JP2013093339A - ゲルマニウム光学素子 - Google Patents

Abstract

【課題】一般に市場に出回っている安価なＳＯＩウェハを用いて直接遷移化して発光するゲルマニウム発光素子、あるいはゲルマニウム単結晶に大きな伸長歪みを印加することなく、良好な発光特性を有するゲルマニウム発光素子、あるいはレーザ発振のためのしきい値電流を低減することが出来るゲルマニウム発光素子を提供する。
【解決手段】（１００）面、もしくは（１１０）面、またはそれらと結晶学的に等価な面方位を表面に持つゲルマニウム層が絶縁体上に設けられた薄膜レーザ・ダイオード、あるいは、発光部として基板方向に垂直に形成された薄膜状のゲルマニウム・フィンを備え、該発光部は（１００）面または（１１０）面、もしくはそれと結晶学的に等価な面方位をを表面に持ち、一つまたは複数の発光層を有するゲルマニウム・レーザ・ダイオードであることを特徴とする。
【選択図】図１Ｎ

Description

本発明はゲルマニウムを用いた光学素子に関するものであり、特に、ゲルマニウム・レーザ・ダイオード及びその製造方法に関する。

インターネット産業を支えるブロード・バンド・ネットワークでは、光通信が採用されている。この光通信における光の送受信には、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族などの化合物半導体を用いたレーザ・ダイオードが使用されている。

一方、情報処理や記憶はシリコンを基幹としたＬＳＩ上で行われており、情報の送信は化合物半導体を基幹としたレーザによって行われている。シリコンのチップ間やチップ内といった近距離の光配線をシリコンを用いた光学素子で実現しようとする研究分野はシリコン・フォトニクスと呼ばれている。これは、世界的に広く普及している洗練されたシリコン・ラインを用いて、光学素子を作ろうとする技術である。現在はこれらのシリコン・ラインで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略、相補的ＭＯＳ型トランジスタ）に基づくＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎの略、大規模集積回路）が生産されているが、将来的には、このようなシリコン・フォトニクスによる光回路をＣＭＯＳ回路と集積したフォトニクスとエレクトロニクスの融合回路技術が実現すると考えられている。

シリコン・フォトニクスにおいて最もチャレンジングな課題であるのが光源である。なぜならバルク状態のシリコンやゲルマニウムは間接遷移半導体であるため、極めて発光効率が悪いからである。
そこで、シリコンやゲルマニウムを高効率で発光させるために直接遷移半導体へ変貌させる方法が提案されている。

シリコンを直接遷移半導体へと変える方法のひとつとして、シリコンのナノ構造を用いるバレー・プロジェクションという方法が知られている。ナノ構造中のシリコンでは、空間的に電子が動き回る領域が制限されているため、電子の運動量が実効的に小さくなる。シリコンやゲルマニウムなど、物質は固有のバンド構造に基づいて電子が運動量を持つ方向が決まっている。バレー・プロジェクションは電子が運動量を持つ方向に対してナノ構造に電子を閉じこめる手法である。その結果、電子の運動量が実効的に０になる。即ち、実効的に伝導帯のエネルギーの谷がΓ点になり、擬似的に直接遷移化する手法である。たとえばシリコンのバルクにおけるバンド構造では伝導帯底がＸ点付近に存在するので、（１００）面を表面とし、シリコンの膜厚を薄くすることによって、実効的にエネルギーの谷をΓ点とすることが出来、擬似的に直接遷移半導体とすることができる。また、ゲルマニウムの場合にはバルクではＬ点に伝導帯底があるため、（１１１）面を表面とする薄膜を形成する事によって実効的にエネルギーの谷をΓ点とすることが出来、擬似的に直接遷移半導体とすることが出来る。特許文献１（特開２００７−２９４６２８）で開示されたように（１００）面を表面に持つ極薄単結晶シリコンに直接電極を接続させ、基板と水平方向にキャリアを注入する事によって、効率良く極薄単結晶シリコンを発光させる素子が発明された。

間接遷移半導体を直接遷移半導体へと変貌させる技術として、ナノ構造を用いる方法とは別に引張り歪みを印加させる方法も知られている。非特許文献１では、約２ＧＰａの伸長歪みを印加することによってゲルマニウムが直接遷移半導体に変貌することが報告されている。また、作成方法として特許文献２（特表２００５−５３０３６０）には、ゲルマニウムをシリコン上に直接エピタキシャル成長させ、シリコンとゲルマニウムの熱膨張係数の差を利用して、ゲルマニウムに引張り歪みを印加させる方法が開示されている。また、特許文献３（特表２００９−５１４２３１）にはシリコン上に０．２５％の引張歪みを印加したゲルマニウムをエピタキシャル成長して、直接遷移型にはなっていないものの高濃度のキャリアを注入することによって発光させ、レーザ・ダイオードを作成する技術が開示されている。特許文献４（特開２００７−１７３５９０）には、シリコンに引張り歪みを印加する事によって、発光素子を形成する技術が開示されている。
また、特許文献５（特開２００９−７６４９８）にはゲルマニウムに光を強く閉じ込めることによって生じるパーセル効果を用いたゲルマニウム・レーザ・ダイオードが開示されている。

また、光源から出た光を信号として利用するために、シリコン電子回路内の電気的な信号を光の強度変調に変換する素子がシリコン光変調器である。シリコン光変調器にはいくつかの方式が提案されているが、電流によって注入されたキャリアやＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳ）構造の界面に誘起されたキャリアのプラズマ分散効果による屈折率変化が用いられている。非特許文献２によるとＭＯＳ構造とマッハツェンダ干渉構造を組み合わせて１０Ｇｂ／ｓの応答特性を得ている。マッハツェンダ干渉計では屈折率変化が十分に大きくない場合には導波路の変調領域を長くする必要がある。小型の変調器としては、例えば非特許文献３で４０Ｇｂ／ｓで動作するリング型光変調器が報告されている。

特開２００７−２９４６２８号公報 特表２００５−５３０３６０号公報 特表２００９−５１４２３１号公報 特開２００７−１７３５９０号公報 特開２００９−７６４９８号公報

Ｆ．Ｚｈａｎｇ，Ｖ．Ｈ．Ｃｒｅｓｐｉ，フィジカル・レビュー・レターズ（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ），１０２，２００９年，ｐ．１５６４０１ Ｌ．Ｌｉａｏ，Ｄ．Ｓ．−Ｒｕｂｉｏ，Ｍ．Ｍｏｒｓｅ，Ａ．Ｌｉｕ，Ｄ．Ｈｏｄｇｅ，Ｕ．Ｄ．Ｋｅｉｌ，ａｎｄ Ｔ．Ｆｒａｎｃｋ，オプティクス・エクスプレス（Ｏｐｔｉｃｓ ｅｘｐｒｅｓｓ），１３巻，８，２００５年，ｐ．３１２９−３１３５ Ｓ．Ｍａｎｉｐａｔｒｕｎｉ，Ｑ．Ｘｕ，Ｍ．Ｌｉｐｓｏｎ，オプティクス・エクスプレス（Ｏｐｔｉｃｓ Ｅｘｐｒｅｓｓ）１５巻，Ｎｏ．２０，２００７年，ｐ．１３０３５−１３０４２

上述のようにシリコンのチップ内光配線、あるいはチップ間光配線のための発光素子としてゲルマニウムを直接遷移化して発光素子を作成する研究が行われている。
上述のようにバレー・プロジェクションでゲルマニウムを発光させる際、（１００）面や（１１０）面の方向に電子を閉じ込めても電子の運動量が０にならないため、ゲルマニウムを疑似的に直接遷移化させることが出来ない。従って、ゲルマニウムを疑似直接遷移化させるためには（１１１）面を表面に持つ薄膜に加工する必要があり、そのためには表面、もしくは側面に（１１１）面が出るようなウェハを用いる必要がある。しかしそのような面を持つウェハは一般に市場に出回っておらず、非常に高価である。従って、一般に量産プロセスで用いられている（１００）面、または（１１０）面、あるいはこれらと等価な面方位を表面に持つウェハで高効率に発光するゲルマニウム発光素子を作成するという課題がある。

また、ゲルマニウムに伸長歪みを印加して直接遷移化する手法もあるが、上述のようにゲルマニウムを直接遷移型に変貌させるためには約２ＧＰａの非常に大きな伸長歪みが必要である。ゲルマニウム単結晶にこれほど大きな伸長歪みを印加すると多数の貫通転位が発生し、デバイスの信頼性を確保することができない。また、転位や欠陥はキャリアをトラップしたり、光を吸収する準位となるので発光特性が劣化するという問題もある。また、上述のようにシリコン上にゲルマニウムをエピタキシャル成長して、直接遷移型には至らない程度に伸長歪みを印加してキャリアを高濃度に注入することによって発光させる手法もあるが、ゲルマニウムとシリコンの格子定数が約４％も異なるために１０^７／ｃｍ^２以上の多数の貫通転位が発生する。その結果として、発光特性の劣化や信頼性の低下いう問題を避けられない。従って、発光特性の劣化や信頼性の低下を防ぐために、貫通転位密度の小さいゲルマニウムを用いた発光素子を作成するという課題がある。

発光特性を劣化させる他の要因として結晶中の自由キャリアによって光が吸収されてしまう自由キャリア吸収という現象がある。上述のようにバルクのゲルマニウムを発光層としてだけでなく導波路のコアとして使用する場合は発光させるために注入したキャリアによって、発光した光が吸収され、レーザ発振のためのしきい値電流が上昇するという問題が生じる。従って、自由キャリア吸収の少ないゲルマニウム発光素子を作成するという課題ある。

また、レーザ発振のためのしきい値電流を低減するには効果的に発光層のキャリア密度を高める必要がある。しかし、上述のように発光層を光閉じ込め層として使用する場合は発光層の膜厚を厚くする必要があり、キャリア密度を高めることが難しい。従って、キャリア密度を効果的に高めることができる構造を持つゲルマニウム発光素子を作成するという課題がある。

また、チップ内やチップ間といった短距離での高速光伝送を行うためには光を高速変調する必要がある。しかし一般に間接遷移型半導体では発光効率が悪く、キャリアの再結合寿命が長い。バレー・プロジェクションでシリコンを疑似的に直接遷移半導体に変貌させるとキャリアの再結合寿命が短くなり、１Ｇｂ／ｓから１０Ｇｂ／ｓ程度の直接変調速度が達成可能となる。しかしながら、スーパーコンピューティングなど、さらなる高速変調が求められる用途では直接変調速度の限界を超える４０Ｇｂ／ｓ以上での変調速度を達成するという課題がある。

高速変調を達成する手段の一つには外部変調があるが、その中でもリング共振器を用いたリング変調器はフットプリントが小さく、消費電力も小さいというメリットがある。しかしながらリング共振器の共振波長は温度依存性が大きいのでリング変調器の変調波長は温度によって変化する。即ち、発光波長が一定であれば温度によって変調の可否が左右されて動作が非常に不安定となる問題がある。従って周囲の温度変化が存在する状況で安定に光を変調するためには、リング変調器の変調波長の温度依存性と発光素子の発光波長の温度依存性が同一であるような発光素子を提供するという課題がある。

また、チップ内の光配線と外部の光ファイバを結合する場合、チップと垂直に光を出射する用途が存在する。従ってチップであるＳＯＩ基板と垂直方向に光を出射することが出来る発光素子の作成という課題がある。

そこで、本発明の目的は、一般に市場に出回っている安価なＳＯＩウェハを用いて直接遷移化して発光するゲルマニウム発光素子を提供することである。

あるいは、ゲルマニウム単結晶に大きな伸長歪みを印加することなく、良好な発光特性を有するゲルマニウム発光素子を提供することである。

あるいは、レーザ発振のためのしきい値電流を低減することが出来るゲルマニウム発光素子を提供することである。

以下、本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば以下のとおりである。
本発明によるゲルマニウム発光素子は（１００）面、もしくは（１１０）面、またはそれらと結晶学的に等価な面方位を表面に持つゲルマニウム薄膜レーザ・ダイオードであり、発光部は絶縁体上に形成されている。

あるいは、本発明によるゲルマニウム発光素子は、発光部として基板方向に垂直に形成された薄膜状のゲルマニウム（フィン）を用いることもでき、発光部は（１００）面または（１１０）面、もしくはそれと結晶学的に等価な面方位をを表面に持ち、一つまたは複数の発光層を有するゲルマニウム・レーザ・ダイオードである。

あるいは、本発明によるゲルマニウム発光素子は、リング状の導波路を備えたリング・レーザ・ダイオードとすることもできる。該リング状導波路は基板上のシリコン細線導波路とエバネッセント結合している事を特徴とする。

あるいは、該リング・レーザ・ダイオードにおいて誘電体の小片を周期的に配置することによってリング状導波路を形成すると同時に、二次のグレーティングとすることができ、光を基板に対して垂直に出射することもできる。

あるいは、本発明では、リング状の導波路を備えたリング・レーザ・ダイオードとシリコン・リング・変調器が共にシリコン細線導波路に光結合する方法を開示する。この時、該シリコン・リング変調器の変調波長と該ゲルマニウム・リング・レーザ・ダイオードの発振波長の温度依存性を同一にできるためにリング共振器を同一の材料によって構成している。

本発明は、ゲルマニウムの直接遷移化に関する新たな知見に基づいている。図１９に我々が行った最新のシリコンとゲルマニウムの光学利得の原子層数依存性の第一原理計算結果を示す。図１９から薄膜ゲルマニウムは従来バレー・プロジェクションによって直接遷移化されるといわれている（１１１）面以外の（１００）面においても高い光学利得があるという結果が得られた。これは、ゲルマニウム薄膜はバレー・プロジェクションとは異なる量子閉じ込め効果によって直接遷移化し、発光効率が高くなるということを意味している。詳しい解析の結果、（１００）面、もしくは（１１０）面のゲルマニウム量子井戸ではΓ点とＬ点とのエネルギー差が小さく電流注入によって厚膜のバルク状態より高濃度でキャリアを注入されるため、Ｌ点だけでなくΓ点にキャリアが注入され、直接遷移過程によって効率良く発光するからである。そこで、本発明では伸長歪みを印加しない（１００）面、もしくは（１１０）面、あるいはこれらと等価な面を持つゲルマニウム量子井戸に電流注入することによってゲルマニウム・レーザ・ダイオードを実現する。

従来の厚いゲルマニウム膜を用いたバルク状態では単にドーピング濃度を高めるだけではキャリア密度が不十分であり、伸長歪みを印加することによってΓ点のエネルギーを下げる必要があった。本発明では伸長歪みを印加しなくともΓ点にキャリアを注入することができる（１００）面あるいは（１１０）面を表面に持つゲルマニウム量子井戸を発光部とすることで高い光学利得を得る。また、バレー・プロジェクションでは（１１１）面に垂直な方向に量子閉じ込めを行う必要があるが、一般的に用いられているウェハでは（１１１）面を表面に持つ量子井戸を作成することが困難であった。本発明では、一般的に用いられているウェハを使用して（１００）面、あるいは（１１０）面を持つゲルマニウム量子井戸を作成することによって発光効率の高いゲルマニウム発光素子を提供できる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

本発明によるゲルマニウム・レーザ・ダイオードではバレー・プロジェクションとは異なる量子閉じ込め効果による直接遷移化で発光しているので（１００）面または（１１０）面、もしくはそれらと結晶学的に等価な面方位を表面に有するゲルマニウム薄膜が直接遷移化して発光する。従って一般に市場に出回っている安価なＳＯＩウェハでゲルマニウム発光素子を作成することが出来る。

あるいは、本発明によるゲルマニウム発光素子は発光層を絶縁膜上に形成しているのでプロセス中にゲルマニウムが二酸化シリコン上で滑ることができるので発光層に印加される歪みを低減することができる。

あるいは、本発明によるゲルマニウム・レーザ・ダイオードでは導波路として発光部と絶縁された誘電体を用いるので、発光部を導波路として使用する素子に比べて実効的に導波路中の自由キャリアを低減することができる。即ち光の自由キャリア吸収を低減することができるので、レーザ発振のためのしきい値電流を低減することが出来る。

あるいは、本発明によるゲルマニウム発光素子は電極部分に比べて発光層を薄膜化しているため、発光層の電流注入密度を上昇させることができ、レーザ発振のためのしきい値電流を低減することが出来る。

本発明によれば、ゲルマニウム・リング・レーザ・ダイオードとシリコン・リング変調器を集積することにより、小型かつ低消費電力で４０Ｇｂ／ｓ以上の変調速度を達成することが出来る。

また、その際にゲルマニウム・リング・レーザ・ダイオードのリング共振器とシリコン・リング変調器のリング共振器を同一の材料で構成することにより、ゲルマニウム・リング・レーザ・ダイオードの発振波長とシリコン・リング変調器の変調波長の温度依存性を同一にすることが出来る。その結果、周囲の温度が変化してもレーザ・ダイオードの発光をシリコン・リング変調器で変調することが可能となり、ペルチェ素子によって温度を一定に保つ必要が無くなる。

また、本発明によるゲルマニウム・リング・レーザ・ダイオードによるとリング共振器に二次のグレーティングを備えており、基板に対して垂直に光を出射することができ、ファイバへの光結合を容易にすることが出来た。

第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第１の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 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第５の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第５の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第５の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第５の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第５の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第５の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第５の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第６の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第７の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第８の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程断面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第９の実施例に係るゲルマニウム・レーザ・ダイオードの製造工程における工程平面図。 第一原理により計算したシリコンおよびゲルマニウムの光学利得と原子層数との関係を示す図。

以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
以下に具体的な実施例について述べる。図面記載された図は、必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。

本実施例では、通常のシリコン・プロセスを用いて容易に形成可能な方法によって作成したファブリ・ペロー型（Ｆａｂｒｙ−Ｐｅｒｏｔ，ＦＰと略）ゲルマニウム・レーザ・ダイオード及びその製造方法を開示する。

図１Ａ〜図１Ｎには，製造工程順に断面構造を示す。また、図２Ａ〜図２Ｎに上から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｎ、それぞれ図２Ａ〜図２Ｎ横方向の断面図であり、例えば図１Ｎは、図２Ｎおける断面２３で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１Ｎ及び図２Ｎである。

以下、順をおって製造工程を説明する。
まず、図１Ａ及び図２Ａに示すように、支持基板として、シリコン基板１、埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ：以下ＢＯＸと略す。）として二酸化シリコン２及び（１００）面を有するＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（以下、ＳＯＩと略す。）３層が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ３のプロセス前の初期膜厚は７０ｎｍであった。また、二酸化シリコン２の膜厚は２０００ｎｍであった。ＢＯＸ層の厚さを厚くすることで、光は屈折率が大きい材料に広がるため、光がシリコン基板１に拡散しないようにこのように厚い二酸化シリコン２を有する基板を用いた。図１Ａより明白なように、シリコン基板１の裏側にも二酸化シリコン２が形成されている。これは、シリコン基板１のウェハの反りを防止するためのものである。２０００ｎｍと厚い二酸化シリコン２を形成しているため、シリコン基板１に強い圧縮応力が印加されており、表面と裏面に同じ膜厚だけ形成させることでウェハ全体として反らないように工夫されている。この裏面の二酸化シリコン２もプロセス中に無くならないように注意を払わねばならない。洗浄やウェットエッチングのプロセス中に裏面の二酸化シリコン２が消失してしまうとウェハが反ってしまい静電チャックにウェハが吸着されないようになりその後の製造プロセスが行えなくなる懸念がある。

次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施す事によって、ＳＯＩ３を図１Ｂ及び図２Ｂに示すように、メサ形状に加工した。図では簡略するために、ひ一つの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコン・プロセスを使っているため、高い歩留まりで多くの素子を集積化できる。この工程によって、素子間の電気的な分離が確定する。
また、本実施例で行ったようにＳＯＩ３をメサ形状に加工する代わりに、後の実施例で示すようにＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）やＬｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ（ＬＯＣＯＳ）工程などによって素子分離を施しても差し支えない。

引き続き、洗浄工程を施したのち、表面を保護するために、ＳＯＩ３の表面を１５ｎｍ程酸化して、図１Ｃ及び図２Ｃに示すように厚さ約３０ｎｍの二酸化シリコン４を形成した。二酸化シリコン４は、この後のプロセスで導入されるイオン注入によって基板が受けるダメージを軽減するばかりでなく、活性化熱処理によって不純物が大気中に抜けるのを抑制する役割がある。この際、裏面にも二酸化シリコン４は形成される。また、二酸化シリコン４は必ずしも熱酸化プロセスによって形成する必要もなく、Ｃｈｅｍｉｃａｌ、Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）などの装置を用いて、表面にのみ堆積させる工程を用いても差し支えない。

次に、窒化シリコン５を全面に１００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン５を加工することによって、図１Ｃ及び図２Ｃの状態とした。図１Ｃに示すように、窒化シリコン５は、シリコン基板１の裏面にも形成される。

引き続き、洗浄工程及びフッ酸を用いたウェットエッチングによって、開口部に存在する表面の二酸化シリコン４を除去した後、酸化処理を行うことによって表面に熱酸化膜６を形成し、開口部のＳＯＩ３を薄膜化し、図１Ｄ及び図２Ｄの状態とした。この工程では、窒化シリコン５を酸化の際のマスク材料として用いる事によって、ＳＯＩ３を局所酸化した。ここで、酸化前に表面の二酸化シリコン４を部分的に除去したのは、洗浄工程などを経て二酸化シリコン４に発生するダメージを考慮したためである。ダメージを受けた膜を残したまま酸化工程を行うと、シリコンが不均一に酸化されてしまうため、膜厚のバラツキを生じてしまう。この際、ＳＯＩ３の薄膜化した部分の膜厚が１０ｎｍとなるように熱酸化膜６の酸化膜厚を約９０ｎｍに調整した。

引き続き、フッ酸を用いたウェットエッチングによって、開口部に存在する表面の熱酸化膜６を除去した図１Ｅ及び図２Ｅの状態とした。

次に、洗浄工程によって表面を清浄化させた後、９０％のシリコンと１０％のゲルマニウムとからなるシリコン・ゲルマニウム７ａを開口部の薄膜化したＳＯＩ３上にのみ膜厚３０ｎｍとなるように選択エピタキシャル成長して図１Ｆ及び図２Ｆの状態とした。ここで、シリコンとゲルマニウムの混合比と膜厚は、エピタキシャル成長する際に欠陥が入らないような条件に設定した。良く知られているように、シリコン・ゲルマニウムをシリコン上にエピタキシャル成長させる際に欠陥が発生しないようにするためには、ゲルマニウム濃度で決まる臨界膜厚よりも薄い膜を形成すればよい。ゲルマニウム濃度が薄いほど臨界膜厚を厚くできる。本実施例で用いた条件では結晶欠陥や転位が発生しなかった。

次に、酸化処理を行うことによって、シリコン・ゲルマニウム７ａに存在するシリコンを選択的に酸化し、熱酸化膜９が膜厚５４ｎｍとなるように酸化処理を行い、図１Ｇ及び図２Ｇの状態とした。本図に示すように、ＳＯＩ３表面付近のシリコン・ゲルマニウム７ａは、酸化処理によりゲルマニウム濃度の高いシリコン・ゲルマニウム７ｂからなる層に変化している。

引き続き、ウェットエッチングによって、熱酸化膜９をエッチングした後、再度、熱酸化膜の膜厚が２０ｎｍになるように酸化処理を行い、濃縮された極薄単結晶ゲルマニウム８と二酸化シリコン１０を形成して図１Ｈ及び図２Ｈの状態とした。
次に、熱燐酸によるウェットエッチング及び洗浄工程によって窒化シリコン５を除去した図１１及び図２１の状態とした。

引き続き、イオン注入によって不純物をＳＯＩ３中の所望の領域に入れる。その際、ゲルマニウム８にはほとんど不純物が注入されないようにした。これは、発光部に高濃度の不純物が残ると、不純物が非発光再結合中心となり、発光効率を低下させるため、発光部分の不純物濃度は低い方が望ましいからである。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをドーズ量：１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ３中に、ｐ型拡散層電極１１を形成した。

引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをドーズ量１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ層３中にｎ型拡散層電極１２を形成した。このイオン注入工程においては、イオンが注入された部分のＳＯＩ３がアモルファス化するため、結晶性が悪くなる。

そこで、図には示していないが、ＳＯＩ３の表面のみがアモルファス化し、ＳＯＩ３がＢＯＸ２と隣接している領域には結晶シリコンが残るようにしている事が重要である。イオン注入の加速電圧を高く設定しすぎると、イオン注入した領域のＳＯＩ３のすべてを非晶質化してしまうため、その後のアニール処理を施しても、単結晶性が回復せずに、多結晶となってしまうという問題が生じる。本実施例で設定したようなイオン注入条件にすれば、ＢＯＸ２と隣接している領域には結晶シリコンが残っているため、イオン注入後の活性化熱処理などによって、結晶性を回復させる事ができる。効率よく発光させるためには、単結晶性が良い事は、極めて重要である。

引き続き、９００℃の窒素雰囲気中で２０分間のアニール処理を行う事によって、不純物を活性化させると同時にＳＯＩ３の結晶性を回復させて、図１Ｊ及び図２Ｊの状態とした。また、この際に単結晶ゲルマニウム８がＢＯＸ２上で滑ることが出来るため、単結晶ゲルマニウムにかかっている歪みを緩和することが出来る。

次に、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いてアモルファス・シリコン１３を形成し、図１Ｋ及び図２Ｋの状態とした。このアモルファス・シリコンは周囲の絶縁膜との屈折率差から構成される誘電ミラーであり、ミラー長を発光波長１／２の整数倍にすることによってファブリ・ペロー型の共振器として機能する。

アモルファス・シリコン１３からなる共振器と活性層となる極薄単結晶ゲルマニウム８の間には二酸化シリコン１０が形成されているため、物理的に離れている。しかしながら、二酸化シリコン１０の膜厚は２０ｎｍしかないため、アモルファス・シリコン共振器１３の中心付近の導波部に閉じ込められた光は、二酸化シリコン１０と極薄単結晶ゲルマニウム８の中に十分しみだしてくる事が可能である。このようなしみだし（エバネッセント結合）によって、本実施例のゲルマニウム・レーザ・ダイオードはレーザ発振する事が可能となる。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン１４を２００ｎｍ堆積し、１Ｌ及び図２Ｌの状態とした。この二酸化シリコン１４はパッシベーション層の役割を担う。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極１１、１２に開口を施した図１Ｍ及び図２Ｍの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極１５、及び、Ａｌ電極１６をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図１Ｎ及び図２Ｎの状態としてデバイスを完成させた。

図１Ｎを用いて、上記で作成したデバイス、即ち、ゲルマニウム・レーザの構成と動作特性について以下に説明する。

ｐ型電極１１、ｎ型電極１２の間に表面に（１００）面を持つ膜厚３ｎｍのゲルマニウム量子井戸８が形成されている。ゲルマニウム量子井戸８は膜厚が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウム量子井戸の膜厚の下限は、１原子層まで形成が可能である。ゲルマニウム量子井戸の近傍にアモルファス・シリコン共振器１３が形成されている。

ｐ型電極１１とｎ型電極１２に順方向に電流を流すことによってゲルマニウム量子井戸８にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン共振器１３に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。発振波長は、設計波長の約１５００ｎｍであった。発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。

レーザ光はシリコン基板１に対して水平方向に出るため、オンチップ上での光配線などの用途に最適であることも実証された。

ところで、上述の図１Ｎ及び図２Ｎまでは、配線工程の前までの工程とその断面構造を示したが、光集積回路を形成する場合には、この後、所望の配線工程を施せば良い。
また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

また、アモルファス・シリコン共振器１３に続けて、ＳＯＩ３を細線構造として残すことによって、ＳＯＩ３を導波路として使うこともできる。これによって、チップ内の光配線に使う事ができる。また、ＳＯＩ３を用いた細線導波路からグレーティングやテーパー形状などを用いることによって、光ファイバや有機導波路などと接続する事も可能であり、これを用いることによってチップ間の光配線も可能になった。特に、本発明に基づく量子閉じ込めゲルマニウム・レーザ・ダイオードは光ファイバの伝送ロスの少ない１５００ｎｍ付近での発振が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格のレーザを提供できる事が明らかになった。

本実施例では、共振構造として分布ブラッグ反射型（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ、ＤＢＲと略）ミラー構造を用いたゲルマニウム・レーザ・ダイオード及びその製造方法を開示する。
図１Ａ〜図１Ｎには製造工程順に断面構造を示す。また、図２Ａ〜図２Ｊ、図３Ｋ〜図３Ｎには、基板の上部から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｊは図２Ａ〜図２Ｊ、図１Ｋ〜図１Ｎは３Ｋ〜図３Ｎの横方向の断面図であり、例えば図１Ｎは、図３Ｎにおける断面２３で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１Ｎ及び図３Ｎである。

以下、順を追って製造工程を説明する。
図１Ａ〜図１Ｊ、図２Ａ〜図２Ｊの製造工程は実施例１と同じなので省略する。

図１Ｊ及び図２Ｊの状態から、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いてアモルファス・シリコンを形成した。この際、単結晶ゲルマニウムの上部にアモルファス・シリコンからなる導波路を、さらに導波路の両端にＤＢＲミラー１７としてアモルファス・シリコンの小片を周期的に形成して図１Ｋ及び図３Ｋの状態とした。

ＤＢＲミラー１７は、シリコンと周囲の絶縁膜との屈折率差から構成される誘電ミラーであり、９９．９％以上もの高反射率を達成する事ができる。このような高反射率のミラーをシリコン・プロセスによって簡便に形成できるため、たとえゲルマニウムからの発光が微弱であったとしてもレーザ発振を達成する事が可能になる。ＤＢＲミラー１７の設計に際してはアモルファス・シリコンの小片の幅と間隔が重要なパラメータであり、それらを媒質中の発光波長の約１／２の整数倍になるように設計されている。また、図３Ｋでは、各ＤＢＲミラー１７に対して、アモルファス・シリコンの小片は３つしか描かれていないが、実際には、このシリコンの小片の数を増やす事で反射率を大きくする事ができる。

本実施例では、この小片の数を４、１０、２０、１００と変えたものをそれぞれ試作したが、小片の数が多い程、発振しきい電流密度が小さく、ＤＢＲミラー１７の反射率が大きくなっている事が確認された。

アモルファス・シリコン共振器１３と活性層となる極薄単結晶ゲルマニウム８の間には二酸化シリコン１０が形成されているため、物理的に離れている。しかしながら、二酸化シリコン１０の膜厚は２０ｎｍしかないため、アモルファス・シリコン共振器１３の中心付近の導波部に閉じ込められた光は、二酸化シリコン１０と極薄単結晶ゲルマニウム８の中に十分しみだしてくる事が可能である。このようなしみだし（エバネッセント結合）によって、本実施例のゲルマニウム・レーザ・ダイオードはレーザ発振する事が可能となる。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン１４を２００ｎｍ堆積し、１Ｌ及び図３Ｌの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極１１、１２に開口を施した図１Ｍ及び図３Ｍの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸、酢酸、及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極１５、及び、Ａｌ電極１６をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図１Ｎ及び図３Ｎの状態としてデバイスを完成させた。
図１Ｎを用いて、上記で作成したデバイス、即ち、ゲルマニウム・レーザの構成と動作特性について以下に説明する。
ｐ型電極１１、ｎ型電極１２の間に表面に（１００）面を持つ膜厚３ｎｍのゲルマニウム量子井戸８が形成されている。ゲルマニウム量子井戸８は、膜厚が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウム量子井戸の膜厚の下限は、１原子層まで形成が可能である。

ゲルマニウム量子井戸の近傍にアモルファス・シリコン共振器１３と、その両端にＤＢＲミラー１７が形成されている。ｐ型電極１１とｎ型電極１２に順方向に電流を流すことによってゲルマニウム量子井戸８にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン共振器１３に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。ＤＢＲミラーによって９９．９％以上の反射率を達成したため、ミラーの反射での損失を低減できたため、ファブリ・ペロー型では３ｍＡであったしきい値電流が１ｍＡまで低減できた。発振波長は、設計波長の約１５００ｎｍであり、そのスペクトル解析によると単一モードであった。発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。レーザ光はシリコン基板１に対して水平方向に出るため、オンチップ上での光配線などの用途に最適であることも実証された。

ところで、上述の図１Ｎ及び図２Ｎまでは、配線工程の前までの工程とその断面構造を示したが、光集積回路を形成する場合には、この後、所望の配線工程を施せば良い。
また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

また、アモルファス・シリコン共振器１３に続けて、ＳＯＩ３を細線構造として残すことによって、ＳＯＩ３を導波路として使うこともできる。これによって、チップ内の光配線に使う事ができる。また、ＳＯＩ３を用いた細線導波路からグレーティングやテーパー形状などを用いることによって、光ファイバや有機導波路などと接続する事も可能であり、これを用いることによってチップ間の光配線も可能になった。特に、本発明に基づく量子閉じ込めゲルマニウム・レーザ・ダイオードは光ファイバの伝送ロスの少ない１５００ｎｍ付近での発振が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格のレーザを提供できる事が明らかになった。

本実施例では、共振構造として、分布帰還型（Ｄｉｓｔｒｉｂｕｔｅｄ Ｆｅｅｄ−Ｂａｃｋ、ＤＦＢと略）を用いたゲルマニウム・レーザ・ダイオード及びその製造方法を開示する。
図１Ａ〜図１Ｎには製造工程順に断面構造を示す。また、図２Ａ〜図２Ｊ、図４Ｋ〜図４Ｎには、基板の上部から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｊはそれぞれ図２Ａ〜図２Ｊ、図１Ｋ〜図１Ｎは図４Ｋ〜図４Ｎの横方向の断面図であり、例えば図４Ｎは、図４Ｎにおける断面２３で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１Ｎ及び図３Ｎである。

以下、順を追って製造工程を説明する。
図１Ａ〜図１Ｊ、図２Ａ〜図２Ｊの製造工程は実施例１と同じなので省略する。

図１Ｊ及び図２Ｊの状態から、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いてアモルファス・シリコン共振器１３を形成した図１Ｋ及び図４Ｋの状態とした。

図４Ｋに示したように、アモルファス・シリコン共振器１３は、アモルファス・シリコンの小片を周期的に配置するようにパターニングされていて、この共振器中を進行する光に対して屈折率の変調を与えている。すなわち、アモルファス・シリコン共振器１３の小片が存在する部分は屈折率が大きく、２つのアモルファス・シリコンの隙間の部分では屈折率が小さくなっている。このアモルファス・シリコンの小片と隙間の部分の導波方向への長さは、それぞれ発光波長の約１／２の整数倍となるように設計されている。その結果、導波路を進行中の光がこれらの周期構造を感じて反射を繰り返す事によって、共振器中に強く閉じ込められることになる。このようにしてＤＦＢ型の共振器を形成した。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン１４を２００ｎｍ堆積し、１Ｌ及び図４Ｌの状態とした。この二酸化シリコン１４はパッシベーション層の役割を担う。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極１１、１２に開口を施した図１Ｍ及び図４Ｍの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極１５、及び、Ａｌ電極１６をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図１Ｎ及び図４Ｎの状態としてデバイスを完成させた。

図１Ｎを用いて、上記で作成したデバイス、即ち、ゲルマニウム・レーザの構成と動作特性について以下に説明する。

ｐ型電極１１、ｎ型電極１２の間に表面に（１００）面を持つ膜厚３ｎｍのゲルマニウム量子井戸８が形成されている。ゲルマニウム量子井戸８は膜厚が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウム量子井戸の膜厚の下限は、１原子層まで形成が可能である。

ゲルマニウム量子井戸の近傍にアモルファス・シリコンで形成されたＤＦＢミラー１３が形成されている。ｐ型電極１１とｎ型電極１２に順方向に電流を流すことによってゲルマニウム量子井戸８にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン共振器１３に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。本実施例のＤＦＢミラーを用いたレーザ・ダイオードはＤＢＲミラーを用いないのでＤＢＲミラーを用いたレーザ・ダイオードに比べてフットプリントを低減することが出来た。なお、デバイス特性はＤＢＲミラーを用いたレーザ・ダイオードとほぼ同等であった。

ところで、上述の図１Ｎ及び図２Ｎまでは、配線工程の前までの工程とその断面構造を示したが、光集積回路を形成する場合には、この後、所望の配線工程を施せば良い。

また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

また、アモルファス・シリコンからなるＤＢＲミラーに続けて、ＳＯＩ３を細線構造として残すことによって、ＳＯＩ３を導波路として使うこともできる。これによって、チップ内の光配線に使う事ができる。また、ＳＯＩ３を用いた細線導波路からグレーティングやテーパー形状などを用いることによって、光ファイバや有機導波路などと接続する事も可能であり、これを用いることによってチップ間の光配線も可能になった。特に、本発明に基づく量子閉じ込めゲルマニウム・レーザ・ダイオードは光ファイバの伝送ロスの少ない１５００ｎｍ付近での発振が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格のレーザを提供できる事が明らかになった。

本実施例では、基板方向に垂直に形成された薄膜状のゲルマニウムの単結晶領域（フィン）を用いたゲルマニウム・レーザ・ダイオード及びその製造方法を開示する。

図５Ａ〜図５Ｉには製造工程順に断面構造を示す。また、図７Ａ〜図７Ｉには、基板の上部から見た製造工程順の模式図を示す。ここで、図５Ａ〜図５Ｉは、それぞれ図７Ａ〜図７Ｉの横方向の断面図であり、例えば図５Ｉは、図７Ｉにおける断面２３で切り出した時の構造を表している。また、図６Ａ〜図６Ｉには，図７Ｉにおける断面２４で切り出した時の断面構造を示す。本実施例におけるデバイスの完成図は、図５Ｉ、図６Ｉ及び図７Ｉである。

以下、順を追って製造工程を説明する。
まず、図５Ａ、図６Ａ及び図７Ａに示すように、支持基板として、シリコン基板１０１、埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ：以下ＢＯＸと略す。）として二酸化シリコン１０２及び（１００）面を有するＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（以下、ＳＯＩと略す。）１０３層が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ１０３のプロセス前の初期膜厚は２００ｎｍであった。また、二酸化シリコン１０２の膜厚は２０００ｎｍであった。

次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施す事によって、ＳＯＩ１０３を図５Ｂ、図６Ｂ及び図７Ｂに示すように、メサ形状に加工した。図では簡略するために、一つの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコン・プロセスを使っているため、高い歩留まりで多くの素子を集積化できる。この工程によって、素子間の電気的な分離が確定する。

本プロセスでは図６Ｂ、図７Ｂに示すように基板方向に垂直な薄膜状シリコン単結晶（以下、フィン１２１）を周期的に形成する。本試作ではフィン幅は３０ｎｍであった。また、後にフィン１２１をＤＦＢミラーとして使用するためフィン１２１とフィン１２１の間隔は導波路中での光の１／２波長の整数倍になるように設計してある。図７Ｂにはフィン１２１は７つしか描かれていないが、実際にはフィン１２１の数を任意に増やすことによってデバイスの発光強度を高くすることが出来る。

引き続き、洗浄工程によって表面を清浄化した後、９０％のシリコンと１０％のゲルマニウムとからなるシリコン・ゲルマニウム１０４をＳＯＩ１０３上にのみ膜厚１５ｎｍとなるように選択エピタキシャル成長させた。この際、ＳＯＩ１０３の上面だけでなく両側壁にそれぞれ１５ｎｍずつシリコン・ゲルマニウムがエピタキシャル成長され、フィン部分は幅３０ｎｍのＳＯＩ１０３の両側に１５ｎｍずつシリコン・ゲルマニウム１０４がエピタキシャル成長される。
ここで、シリコンとゲルマニウムの混合比と膜厚は、エピタキシャル成長する際に欠陥が入らないような条件に設定した。本実施例で用いた条件では結晶欠陥や転位が発生しなかった。

次に、酸化処理を行うことによって、シリコン・ゲルマニウム１０４に存在するシリコンを選択的に酸化し、熱酸化膜１０７が膜厚２８．５ｎｍとなるように酸化処理を行い、濃縮された極薄単結晶ゲルマニウム・フィン１０６が厚さ３ｎｍ形成された図５Ｄ、図６Ｄ及び図７Ｄの状態とした。また、フィン以外の部分のＳＯＩ１０３とシリコン・ゲルマニウム１０４に関しては、熱酸化の際にＳＯＩ１０３にシリコン・ゲルマニウム１０４からゲルマニウムが拡散してゲルマニウム濃度の低いシリコン・ゲルマニウム１０５を形成する。

引き続き、イオン注入によって不純物をシリコン・ゲルマニウム１０５中の所望の領域に入れる。その際、ゲルマニウム・フィン１０６にはほとんど不純物が注入されないようにした。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをドーズ量：１×１０^１５／ｃｍ^２でイオン注入することによって、シリコン・ゲルマニウム１０５中に、ｐ型拡散層電極１０８を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをドーズ量１×１０^１５／ｃｍ^２でイオン注入することによって、シリコン・ゲルマニウム１０５層中にｎ型拡散層電極１０９を形成した。

引き続き、９００℃の窒素雰囲気中で２０分間のアニール処理を行う事によって、不純物を活性化させると同時にシリコン・ゲルマニウム１０５の結晶性を回復させて、図５Ｅ、図６Ｅ、及び図７Ｅの状態とした。

次に、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いてアモルファス・シリコン１１０を形成し、図５Ｆ、図６Ｆ及び図７Ｆの状態とした。このアモルファス・シリコンは周囲の絶縁膜との屈折率差から光閉じ込め導波路として機能する。

アモルファス・シリコン導波路１１０と活性層となる極薄単結晶ゲルマニウム・フィン１０６の間には二酸化シリコン１０７が形成されているため、物理的に離れている。しかしながら、二酸化シリコン１０７の膜厚は２８．５ｎｍしかないため、アモルファス・シリコン導波路１１０に閉じ込められた光は二酸化シリコン１０７と極薄単結晶ゲルマニウム１０６の中に十分しみだしてくる事が可能である。このようなしみだし（エバネッセント結合）によって、本実施例のゲルマニウム・レーザ・ダイオードはレーザ発振する事が可能となる。

また、アモルファス・シリコン導波路１１０の下部には周期的にゲルマニウム・フィン１０６が配置されているため、アモルファス・シリコン導波路１１０に実効的な屈折率変化を与えることが出来る。あらかじめフィンの周期を発光波長の１／４波長に設計することでＤＦＢ型のミラーとして機能する。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン１１１を２００ｎｍ堆積し、図５Ｇ、図６Ｇ及び図７Ｇの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極１０８、１０９に開口を施した図５Ｈ、図６Ｈ及び図７Ｈの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極１１２、及び、Ａｌ電極１１３をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図５Ｉ、図６Ｉ及び図７Ｉの状態としてデバイスを完成させた。

作成したゲルマニウム・レーザの構成と動作特性について説明する。
ｐ型電極１０８、ｎ型電極１０９の間に表面に（１００）面を持つｆｉｎ幅３ｎｍのゲルマニウムｆｉｎ１０６が形成されている。ゲルマニウムｆｉｎ１０６はｆｉｎ幅が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウムの膜厚の下限は、１原子層まで形成が可能である。

ゲルマニウム量子井戸の近傍にアモルファス・シリコンで形成された光導波路１１０が形成されている。ｐ型電極１０８とｎ型電極１０９に順方向に電流を流すことによってゲルマニウムｆｉｎ１０６にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン光導波路１１０に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。発光層をｆｉｎで構成しているため、実効的な発光層の体積を大きくすることができ、薄膜型のレーザ・ダイオードに比べて約３倍の発光強度を得ることができた。またｆｉｎが存在することで光導波路１１０に周期的な屈折率変化が生じ、ｆｉｎが実効的にＤＦＢミラーとしての役割も担っているのでアモルファス・シリコン導波路をＤＢＲミラーやＤＦＢミラーに加工することなく単一モードの発振を得ることができた。発振波長は、設計波長の約１５００ｎｍであり、発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。レーザ光はシリコン基板１に対して水平方向に出るため、オンチップ上での光配線などの用途に最適であることも実証された。
光集積回路を形成する場合には、この後、所望の配線工程を施せば良い。

また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

また、アモルファス・シリコン導波路１１０に続けて、ＳＯＩ１０３を細線構造として残すことによって、ＳＯＩ１０３を導波路として使うこともできる。これによって、チップ内の光配線に使う事ができる。また、ＳＯＩ１０３を用いた細線導波路からグレーティングやテーパー形状などを用いることによって、光ファイバや有機導波路などと接続する事も可能であり、これを用いることによってチップ間の光配線も可能になった。特に、本発明に基づく量子閉じ込めゲルマニウム・レーザ・ダイオードは光ファイバの伝送ロスの少ない１５００ｎｍ付近での発振が可能であるため、従来の光通信のインフラをそのまま活用して、高信頼、低価格のレーザを提供できる事が明らかになった。

本実施例では、導波路として単結晶シリコンを用いたゲルマニウム・フィン・レーザ・ダイオード及びその製造方法を開示する。

図５Ａ〜図５Ｅ、図８Ｆ〜図８Ｇには製造工程順に断面構造を示す。また、図１０Ａ〜図１０Ｇには、基板の上部から見た製造工程順の模式図を示す。ここで、図５Ａ〜図５Ｅ、図８Ｆ〜図８Ｇは、それぞれ図１０Ａ〜図１０Ｇの横方向の断面図であり、例えば図８Ｇは、図１０Ｇにおける断面２３で切り出した時の構造を表している。また、図９Ａ〜図９Ｇには，図１０Ｇにおける断面２４で切り出した時の断面構造を示す。本実施例におけるデバイスの完成図は、図８Ｇ、図９Ｇ及び図１０Ｇである。

以下、順を追って製造工程を説明する。
まず、図５Ａ、図９Ａ及び図１０Ａに示すように、支持基板として、シリコン基板１０１，埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ：以下ＢＯＸと略す。）として二酸化シリコン１０２及び（１００）面を有するＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（以下、ＳＯＩと略す。）１０３層が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ３のプロセス前の初期膜厚は２００ｎｍであった。また、二酸化シリコン１０２の膜厚は２０００ｎｍであった。

次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施す事によって、ＳＯＩ１０３を図５Ｂ、図９Ｂ及び図１０Ｂに示すように、メサ形状に加工した。図では簡略するために、一つの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコン・プロセスを使っているため、高い歩留まりで多くの素子を集積化できる。この工程によって、素子間の電気的な分離が確定する。

本プロセスでは図９Ｂ、図１０Ｂに示すように基板方向に垂直な薄膜状シリコン単結晶（以下、フィン）と、フィンとフィンの間にＳＯＩ１０３の小片を周期的に形成する。本試作ではフィン幅は３０ｎｍであった。また、後にフィンをＤＦＢミラーとして使用するためフィンとフィンの間隔は導波路中での光の１／２波長の整数倍になるように設計してある。図１０Ｂにはフィンが４つ、ＳＯＩ１０３の小片が３つしか描かれていないが、実際にはフィン、ＳＯＩ１０３の小片を共に増やすことによってデバイスの発光強度を高くすることが出来る。

引き続き、洗浄工程によって表面を清浄化した後、９０％のシリコンと１０％のゲルマニウムとからなるシリコン・ゲルマニウム１０４をＳＯＩ１０３上にのみ膜厚１５ｎｍとなるように選択エピタキシャル成長させた。ここで、シリコンとゲルマニウムの混合比と膜厚は、エピタキシャル成長する際に欠陥が入らないような条件に設定した。本実施例で用いた条件では結晶欠陥や転位が発生しなかった。

次に、酸化処理を行うことによって、シリコン・ゲルマニウム１０４に存在するシリコンを選択的に酸化し、熱酸化膜１０７が膜厚２８．５ｎｍとなるように酸化処理を行い、濃縮された極薄単結晶ゲルマニウム・フィン１０６が厚さ３ｎｍ形成された図５Ｄ、９Ｄ及び図１０Ｄの状態とした。また、フィン以外の部分のＳＯＩ１０３とシリコン・ゲルマニウム１０４に関しては、熱酸化の際にＳＯＩ１０３にシリコン・ゲルマニウム１０４からゲルマニウムが拡散してゲルマニウム濃度の低いシリコン・ゲルマニウム１０５を形成する。

引き続き、イオン注入によって不純物をシリコン・ゲルマニウム１０３中の所望の領域に入れる。その際、ゲルマニウム・フィン１０６にはほとんど不純物が注入されないようにした。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをドーズ量：１×１０^１５／ｃｍ^２でイオン注入することによって、シリコン・ゲルマニウム中に、ｐ型拡散層電極１０８を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをドーズ量１×１０^１５／ｃｍ^２でイオン注入することによって、シリコン・ゲルマニウム１０５層中にｎ型拡散層電極１０９を形成した。引き続き、９００℃の窒素雰囲気中で２０分間のアニール処理を行う事によって、不純物を活性化させると同時にシリコン・ゲルマニウム１０５の結晶性を回復させて、図５Ｅ、図９Ｅ、及び図１０Ｅの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極１０８、１０９に開口を施した図８Ｆ、図９Ｆ及び図１０Ｆの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極１１２、及び、Ａｌ電極１１３をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図８Ｇ、図９Ｇ及び図１０Ｇの状態としてデバイスを完成させた。

作成したゲルマニウム・レーザの構成と動作特性について説明する。ｐ型電極１０８、ｎ型電極１０９の間に表面に（１００）面を持つｆｉｎ幅３ｎｍのゲルマニウムｆｉｎ１０６が形成されている。ゲルマニウムｆｉｎ１０６はｆｉｎ幅が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウムの膜厚の下限は、１原子層まで形成が可能である。ゲルマニウム量子井戸の近傍に島状の単結晶シリコン・ゲルマニウムで形成された光導波路１０５が形成されている。

ｐ型電極１０８とｎ型電極１０９に順方向に電流を流すことによってゲルマニウムｆｉｎ１０６にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光は島状の単結晶シリコン・ゲルマニウム光導波路１０５に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。本実施例では島状の単結晶シリコン・ゲルマニウム光導波路１０５を用いているので光は導波路１０５と発光層１０６を含む領域に閉じ込められる。従ってｆｉｎの上部にアモルファス・シリコン導波路を設けているレーザ・ダイオードに比べて発光層と光閉じ込め領域の重なりが大きくなり、実効的な光閉じ込め効果が大きくなる。

結果としてアモルファス・シリコン導波路を用いたレーザ・ダイオードはしきい値電流が０．５ｍＡであったのに対して本実施例ではしきい値電流を０．３ｍＡに低減することができた。発振波長は、設計波長の約１５００ｎｍであり、発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。レーザ光はシリコン基板１に対して水平方向に出るため、オンチップ上での光配線などの用途に最適であることも実証された。
光集積回路を形成する場合には、この後、所望の配線工程を施せば良い。

また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

また、シリコン・ゲルマニウム共振器１０５に続けて、ＳＯＩ１０３を細線構造として残すことによって、ＳＯＩ１０３を導波路として使うこともできる。これによって、チップ内の光配線に使う事ができる。また、ＳＯＩ１０３を用いた細線導波路からグレーティングやテーパー形状などを用いることによって、光ファイバや有機導波路などと接続する事も可能であり、これを用いることによってチップ間の光配線も可能になった。

本実施例では、共振構造としてリング共振器を用いたゲルマニウム・レーザ・ダイオード及びその製造方法を開示する。

図１１Ａ〜図１１Ｎには，製造工程順に断面構造を示す。また、図１２Ａ〜図１２Ｎに上から見た製造工程順の模式図を示す。ここで、図１１Ａ〜図１１Ｎ、それぞれ図１２Ａ〜図１２Ｎ横方向の断面図であり、例えば図１１Ｎは、図１２Ｎおける断面２３で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１１Ｎ及び図１２Ｎである。

以下、順を追って製造工程を説明する。
まず、図１１Ａ及び図１２Ａに示すように、支持基板として、シリコン基板２０１、埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ：以下ＢＯＸと略す。）として二酸化シリコン２０２及び（１００）面を有するＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（以下、ＳＯＩと略す。）２０３層が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ２０３のプロセス前の初期膜厚は７０ｎｍであった。また、二酸化シリコン２０２の膜厚は２０００ｎｍであった。

次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施す事によって、ＳＯＩ２０３を図１１Ｂ及び図１２Ｂに示すように、メサ形状に加工した。図では簡略するために、一つの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコン・プロセスを使っているため、高い歩留まりで多くの素子を集積化できる。この工程によって、素子間の電気的な分離が確定する。

また、本実施例で行ったようにＳＯＩ２０３をメサ形状に加工する代わりに、後の実施例で示すようにＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）やＬｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ（ＬＯＣＯＳ）工程などによって素子分離を施しても差し支えない。

引き続き、洗浄工程を施したのち、表面を保護するために、ＳＯＩ２０３の表面を１５ｎｍ程酸化して、図１１Ｃ及び図１２Ｃに示すように厚さ約３０ｎｍの二酸化シリコン２０４を形成した。この際、裏面にも二酸化シリコン２０４は形成される。また、二酸化シリコン２０４は必ずしも熱酸化プロセスによって形成する必要もなく、Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）などの装置を用いて、表面にのみ堆積させる工程を用いても差し支えない。

次に、窒化シリコン２０５を全面に１００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン２０５を加工することによって、図１１Ｃ及び図１２Ｃの状態とした。図１１Ｃに示すように、窒化シリコン２０５は、シリコン基板２０１の裏面にも形成される。

引き続き、洗浄工程及びフッ酸を用いたウェットエッチングによって、開口部に存在する表面の二酸化シリコン２０４を除去した後、酸化処理を行うことによって表面に熱酸化膜２０６を形成し、ＳＯＩ２０３の開口部のみを薄膜化し、図１１Ｄ及び図１２Ｄの状態とした。この工程では、窒化シリコン２０５を酸化の際のマスク材料として用いる事によって、ＳＯＩ２０３を局所酸化した。この際、開口部で薄膜化した部分のＳＯＩ２０３の膜厚は１０ｎｍとなるように熱酸化膜２０６の酸化膜厚を約９０ｎｍに調整した。

引き続き、フッ酸を用いたウェットエッチングによって、開口部に存在する表面の熱酸化膜２０６を除去した図１１Ｅ及び図１２Ｅの状態とした。

次に、洗浄工程によって表面を清浄化させた後、９０％のシリコンと１０％のゲルマニウムとからなるシリコン・ゲルマニウム２０７ａを開口部の薄膜化した部分のＳＯＩ２０３上にのみ膜厚３０ｎｍとなるように選択エピタキシャル成長し、図１１Ｆ及び図１２Ｆの状態とした。ここで、シリコンとゲルマニウムの混合比と膜厚は、エピタキシャル成長する際に欠陥が入らないような条件に設定した。本実施例で用いた条件では結晶欠陥や転位が発生しなかった。

次に、酸化処理を行うことによって、シリコン・ゲルマニウム２０７ａに存在するシリコンを選択的に酸化し、熱酸化膜２０９が膜厚５４ｎｍとなるように酸化処理を行い、図１１Ｇ及び図１２Ｇの状態とした。

引き続き、ウェットエッチングによって、熱酸化膜２０９をエッチングした後、再度、熱酸化膜の膜圧が２０ｎｍになるように酸化処理を行い、濃縮された極薄単結晶ゲルマニウム８と二酸化シリコン１０を形成して図１１Ｈ及び図１２Ｈの状態とした。

次に、ウェットエッチング及び洗浄工程によって窒化シリコン２０９を除去した図１１Ｉ及び図１２Ｉの状態とした。

引き続き、イオン注入によって不純物をＳＯＩ２０３中の所望の領域に入れる。その際、ゲルマニウム２０８にはほとんど不純物が注入されないようにした。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをドーズ量：１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ２０３中に、ｐ型拡散層電極２１１を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをドーズ量１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ層２０３中にｎ型拡散層電極２１２を形成した。引き続き、９００℃の窒素雰囲気中で２０分間のアニール処理を行う事によって、不純物を活性化させると同時にＳＯＩ２０３の結晶性を回復させて、図１１Ｊ及び図１２Ｊの状態とした。また、この際に単結晶ゲルマニウム２０８がＢＯＸ２０２上で滑ることが出来るため、単結晶ゲルマニウムにかかっている歪みを緩和することが出来る。

次に、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて周期的に配置されたアモルファス・シリコン２１３を形成し、図１１Ｋ及び図１２Ｋの状態とした。このアモルファス・シリコン小片は周囲の絶縁膜との屈折率差から構成される誘電ミラーであり、光が導波する方向に向かってアモルファス・シリコン、二酸化シリコンの長さが光の波長の１／２になるように設計されており、二次のグレーティングとなっており、シリコン基板２０１に対して垂直方向に光を出射することができるようになる。

アモルファス・シリコン共振器２１３と活性層となる極薄単結晶ゲルマニウム２０８の間には二酸化シリコン２１０が形成されているため、物理的に離れている。しかしながら、二酸化シリコン２１０の膜厚は２０ｎｍしかないため、アモルファス・シリコン共振器２１３の中心付近の導波部に閉じ込められた光は二酸化シリコン２１０と極薄単結晶ゲルマニウム２０８の中に十分しみだしてくる事が可能である。このようなエバネッセント結合によって、本実施例のゲルマニウム・レーザ・ダイオードはレーザ発振する事が可能となる。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン２１４を２００ｎｍ堆積し、図１１Ｌ及び図１２Ｌの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極２１１、２１２に開口を施した図１１Ｍ及び図１２Ｍの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極２１５、及び、Ａｌ電極２１６をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図１１Ｎ及び図１２Ｎの状態としてデバイスを完成させた。

作成したゲルマニウム・レーザの構成と動作特性について説明する。ｐ型電極２１１、ｎ型電極２１２の間に表面に（１００）面を持つ膜厚３ｎｍのゲルマニウム量子井戸２０８が形成されている。ゲルマニウム量子井戸２０８は膜厚が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウム量子井戸の膜厚の下限は、１原子層まで形成が可能である。ゲルマニウム量子井戸の近傍にアモルファス・シリコン共振器２１３が形成されている。

ｐ型電極２１１とｎ型電極２１２に順方向に電流を流すことによってゲルマニウム量子井戸２０８にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン共振器２１３に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。また、アモルファス・シリコン共振器２１３が二次のグレーティングになっているためレーザ光はシリコン基板２０１に対して垂直に出射される。発振波長は、設計波長の約１５００ｎｍであった。発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。レーザ光はシリコン基板１に対して垂直方向に出るため、チップ間での光配線などの用途に最適であることも実証された。
光集積回路を形成する場合には、この後、所望の配線工程を施せば良い。

また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

また、レーザ光をシリコン基板２０１に対して水平に取り出すには、リング共振器の外周部の電極を一部取り除き、リング共振器の極近傍にシリコン細線導波路を設けるとリング共振器に閉じ込められた光がシリコン細線導波路とエバネッセント結合することによって光をシリコン細線導波路に入力することも出来る。従ってオンチップでの光配線などの用途に最適であることも実証された。

本実施例では、共振構造としてリング共振器を用い、基板方向に垂直に形成された薄膜状のゲルマニウムの単結晶領域（フィン）を用いたフィン型ゲルマニウム・リング・レーザ・ダイオード及びその製造方法を開示する。

図１３Ａ〜図１３Ｉには製造工程順に断面構造を示す。また、図１４Ａ〜図１４Ｉには、基板の上部から見た製造工程順の模式図を示す。ここで、図１３Ａ〜図１３Ｉは、それぞれ図１４Ａ〜図１４Ｉの横方向の断面図であり、例えば図１３Ｉは、図１４Ｉにおける断面２３で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１３Ｉ及び図１４Ｉである。

以下、順を追って製造工程を説明する。
まず、図１３Ａ及び図１４Ａに示すように、支持基板として、シリコン基板３０１、埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ：以下ＢＯＸと略す。）として二酸化シリコン３０２及び（１００）面を有するＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（以下、ＳＯＩと略す。）３０３層が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ３０３のプロセス前の初期膜厚は２００ｎｍであった。また、二酸化シリコン３０２の膜厚は２０００ｎｍであった。

次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施す事によって、ＳＯＩ３０３を図１３Ｂ及び図１４Ｂに示すように、メサ形状に加工した。図では簡略するために、ひとつの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコン・プロセスを使っているため、高い歩留まりで多くの素子を集積化できる。この工程によって、素子間の電気的な分離が確定する。本プロセスでは図１４Ｂに示すように基板方向に垂直な薄膜状シリコン単結晶（以下、フィン）を周期的に形成する。本試作ではフィン幅は３０ｎｍであった。また、後に光をシリコン基板３０１に対して垂直方向に出射するためにフィンを二次のグレーティングとして使用するためフィンとフィンの間隔は導波路中での光の波長の整数倍になるように設計してある。図１４Ｂにはフィンは１２個しか描かれていないが、実際にはフィンの数を任意に増やすことによってデバイスの発光強度を高くすることが出来る。

引き続き、洗浄工程によって表面を清浄化した後、９０％のシリコンと１０％のゲルマニウムとからなるシリコン・ゲルマニウム３０４をＳＯＩ３０３上にのみ膜厚１５ｎｍとなるように選択エピタキシャル成長させた。ここで、シリコンとゲルマニウムの混合比と膜厚は、エピタキシャル成長する際に欠陥が入らないような条件に設定した。本実施例で用いた条件では結晶欠陥や転位が発生しなかった。

次に、酸化処理を行うことによって、シリコン・ゲルマニウム３０４に存在するシリコンを選択的に酸化し、熱酸化膜３０７が膜厚２８．５ｎｍとなるように酸化処理を行い、濃縮された極薄単結晶ゲルマニウム・フィン３０６が厚さ３ｎｍ形成された図１３Ｄ及び図１４Ｄの状態とした。また、フィン以外の部分のＳＯＩ３０３とシリコン・ゲルマニウム３０４に関しては、熱酸化の際にＳＯＩ３０３にシリコン・ゲルマニウム３０４からゲルマニウムが拡散してゲルマニウム濃度の低いシリコン・ゲルマニウム３０５を形成する。

引き続き、イオン注入によって不純物をシリコン・ゲルマニウム３０５中の所望の領域に入れる。その際、ゲルマニウム・フィン３０６にはほとんど不純物が注入されないようにした。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをドーズ量：１×１０^１５／ｃｍ^２でイオン注入することによって、シリコン・ゲルマニウム３０５中に、ｐ型拡散層電極３０８を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをドーズ量１×１０^１５／ｃｍ^２でイオン注入することによって、シリコン・ゲルマニウム３０５層中にｎ型拡散層電極３０９を形成した。引き続き、９００℃の窒素雰囲気中で２０分間のアニール処理を行う事によって、不純物を活性化させると同時にシリコン・ゲルマニウム３０５の結晶性を回復させて、図１３Ｅ、及び図１４Ｅの状態とした。

次に、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いてアモルファス・シリコン３１０を形成し、図１３Ｆ及び図１４Ｆの状態とした。このアモルファス・シリコンは周囲の絶縁膜との屈折率差から光閉じ込め導波路として機能する。

アモルファス・シリコン導波路３１０と活性層となる極薄単結晶ゲルマニウム・フィン３０６の間には二酸化シリコン３０７が形成されているため、物理的に離れている。しかしながら、二酸化シリコン３０７の膜厚は２８．５ｎｍしかないため、アモルファス・シリコン共振器３１０の中心付近の導波部に閉じ込められた光は二酸化シリコン３０７と極薄単結晶ゲルマニウム３０６の中に十分しみだしてくる事が可能である。このようなしみだし（エバネッセント結合）によって、本実施例のゲルマニウム・レーザ・ダイオードはレーザ発振する事が可能となる。

また、アモルファス・シリコン導波路１１０の下部には周期的にゲルマニウム・フィン１０６が配置されているため、アモルファス・シリコン導波路１１０に実効的な屈折率変化を与えることが出来る。あらかじめフィンの周期を発光波長の１／２波長に設計することで二次のグレーティングとし、光をシリコン基板３０１に対して垂直方向に出射出来るようになる。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン３１１を２００ｎｍ堆積し、図１３Ｇ及び図１４Ｇの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極３０８、３０９に開口を施した図１３Ｈ及び図１４Ｈの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極３１２、及び、Ａｌ電極３１３をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図１３Ｉ及び図１４Ｉの状態としてデバイスを完成させた。

作成したゲルマニウム・レーザの構成と動作特性について説明する。ｐ型電極３０８、ｎ型電極３０９の間に表面に（１００）面を持つｆｉｎ幅３ｎｍのゲルマニウムｆｉｎ３０６が形成されている。ゲルマニウムｆｉｎ３０６はｆｉｎ幅が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウムの膜厚の下限は、１原子層まで形成が可能である。ゲルマニウム量子井戸の近傍にアモルファス・シリコンで形成された光導波路３１０が形成されている。

ｐ型電極３０８とｎ型電極３０９に順方向に電流を流すことによってゲルマニウムｆｉｎ３０６にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン光導波路３１０に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。発光層をｆｉｎで構成しているため、薄膜を発光層としているレーザ・ダイオードに比べて実効的な発光層の体積を大きくすることができた。結果として薄膜型のレーザ・ダイオードに比べて約３倍の発光強度を得ることができた。

またｆｉｎが存在することで光導波路１１０に周期的な屈折率変化が生じ、ｆｉｎが実効的に２次のグレーティングとしての役割も担っているのでアモルファス・シリコン導波路を２次のグレーティングになるように微細加工することなく、レーザ光をシリコン基板３０１に対して垂直方向に出射する事ができた発振波長は、設計波長の約１５００ｎｍであり、スペクトル解析の結果、単一モードであった。発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。レーザ光はシリコン基板１に対して垂直方向に出るため、チップ間での光配線などの用途に最適であることも実証された。
光集積回路を形成する場合には、この後、所望の配線工程を施せば良い。

また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

また、リング共振器の外周部の電極を一部取り除き、リング共振器の極近傍にシリコ細線導波路を設けるとリング共振器に閉じ込められた光がシリコン細線導波路とエバネッセント結合することによって光をシリコン細線導波路に入力することも出来る。従ってオンチップでの光配線などの用途に最適であることも実証された。

本実施例では、共振構造としてリング共振器を用いたゲルマニウム・レーザ・ダイオードとシリコンリング変調器の集積及びその製造方法を開示する。

図１５Ａ〜図１５Ｎには，製造工程順に断面構造を示す。また、図１６Ａ〜図１６Ｎに上から見た製造工程順の模式図を示す。ここで、図１５Ａ〜図１５Ｎは、それぞれ図１６Ａ〜図１６Ｎ横方向の断面図であり、例えば図１５Ｎは、図１６Ｎおける断面２３で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１５Ｎ及び図１６Ｎである。

以下、順を追って製造工程を説明する。
まず、図１５Ａ及び図１６Ａに示すように、支持基板として、シリコン基板４０１、埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ：以下ＢＯＸと略す。）として二酸化シリコン４０２及び（１００）面を有するＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（以下、ＳＯＩと略す。）４０３層が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ４０３のプロセス前の初期膜厚は２００ｎｍであった。また、二酸化シリコン４０２の膜厚は２０００ｎｍであった。

次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施す事によって、ＳＯＩ４０３を図１５Ｂ及び図１６Ｂに示すように、メサ形状に加工した。図では簡略するために、ひとつの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコン・プロセスを使っているため、高い歩留まりで多くの素子を集積化できる。この工程によって、素子間の電気的な分離が確定する。

また、本実施例で行ったようにＳＯＩ４０３をメサ形状に加工する代わりに、後の実施例で示すようにＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）やＬｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ（ＬＯＣＯＳ）工程などによって素子分離を施しても差し支えない。

引き続き、洗浄工程を施したのち、表面を保護するために、ＳＯＩ４０３の表面を１５ｎｍ程酸化して、図１５Ｃ及び図１６Ｃに示すように厚さ約３０ｎｍの二酸化シリコン４０４を形成した。この際、裏面にも二酸化シリコン４０４は形成される。また、二酸化シリコン４０４は必ずしも熱酸化プロセスによって形成する必要もなく、Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）などの装置を用いて、表面にのみ堆積させる工程を用いても差し支えない。

次に、窒化シリコン４０５を全面に１００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン４０５を加工することによって、図１５Ｃ及び図１６Ｃの状態とした。図１５Ｃに示すように、窒化シリコン４０５は、シリコン基板４０１の裏面にも形成される。

引き続き、洗浄工程及びフッ酸を用いたウェットエッチングによって、開口部に存在する表面の二酸化シリコン４０４を除去した後、酸化処理を行うことによって表面に熱酸化膜４０６を形成し、ＳＯＩ４０３の開口部のみを薄膜化し、図１５Ｄ及び図１６Ｄの状態とした。この工程では、窒化シリコン４０５を酸化の際のマスク材料として用いる事によって、ＳＯＩ４０３を局所酸化した。この際、薄膜化した部分のＳＯＩ４０３の膜厚が５０ｎｍとなるように熱酸化膜４０６の酸化膜厚を約２７０ｎｍに調整した。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、フッ酸を用いたウェットエッチングによって、開口部に存在する表面の熱酸化膜４０６を除去した図１５Ｅ及び図１６Ｅの状態とした。

次に、洗浄工程によって表面を清浄化させた後、９０％のシリコンと１０％のゲルマニウムとからなるシリコン・ゲルマニウム４０７を開口部の薄膜化したＳＯＩ４０３にのみ膜厚３０ｎｍとなるように選択エピタキシャル成長し、図１５Ｆ及び図１６Ｆとした。ここで、シリコンとゲルマニウムの混合比と膜厚は、エピタキシャル成長する際に欠陥が入らないような条件に設定した。本実施例で用いた条件では結晶欠陥や転位が発生しなかった。

次に、酸化処理を行うことによって、シリコン・ゲルマニウム４０７に存在するシリコンを選択的に酸化し、熱酸化膜４０９が膜厚１３４ｎｍとなるように酸化処理を行い、図１５Ｇ及び図１６Ｇの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、ウェットエッチングによって、熱酸化膜４０９をエッチングした後、再度熱酸化膜の膜圧が２０ｎｍになるように酸化処理を行い、濃縮された極薄単結晶ゲルマニウム４０８と二酸化シリコン４１０を形成して図１５Ｈ及び図１６Ｈの状態とした。

次に、ウェットエッチング及び洗浄工程によって窒化シリコン４０９を除去した図１５Ｉ及び図１６Ｉの状態とした。

引き続き、イオン注入によって不純物をＳＯＩ４０３中の所望の領域に入れる。その際、ゲルマニウム４０８にはほとんど不純物が注入されないようにした。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをドーズ量：１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ４０３中に、ｐ型拡散層電極４１１を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、Ｐイオンをドーズ量１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ層４０３中にｎ型拡散層電極４１２を形成した。

引き続き、９００℃の窒素雰囲気中で２０分間のアニール処理を行う事によって、不純物を活性化させると同時にＳＯＩ４０３の結晶性を回復させて、図１５Ｊ及び図１６Ｊの状態とした。また、この際に単結晶ゲルマニウム４０８がＢＯＸ４０２上で滑ることが出来るため、単結晶ゲルマニウムにかかっている歪みを緩和することが出来る。

次に、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて周期的に配置されたアモルファス・シリコン４１３を形成し、図１５Ｋ及び図１６Ｋの状態とした。

アモルファス・シリコン導波路４１３と活性層となる極薄単結晶ゲルマニウム４０８の間には二酸化シリコン４１０が形成されているため、物理的に離れている。しかしながら、二酸化シリコン４１０の膜厚は２０ｎｍしかないため、アモルファス・シリコン共振器４１３の中心付近の導波部に閉じ込められた光は二酸化シリコン４１０と極薄単結晶ゲルマニウム４０８の中に十分しみだしてくる事が可能である。このようなエバネッセント結合によって、本実施例のゲルマニウム・レーザ・ダイオードはレーザ発振する事が可能となる。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン４１４を２００ｎｍ堆積し、図１５Ｌ及び図１６Ｌの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極４１１、４１２に開口を施した図１５Ｍ及び図１６Ｍの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極４１５、及び、Ａｌ電極４１６をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図１５Ｎ及び図１６Ｎの状態としてデバイスを完成させた。

作成した光デバイスの構成と動作特性について説明する。光デバイスを形成する部品の一つはゲルマニウム・レーザ・ダイオードである。ｐ型電極４１１、ｎ型電極４１２の間に表面に（１００）面を持つ膜厚３ｎｍのゲルマニウム量子井戸４０８が形成されている。ゲルマニウム量子井戸４０８は膜厚が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウム量子井戸の膜厚の下限は、１原子層まで形成が可能である。ゲルマニウム量子井戸の近傍にアモルファス・シリコン共振器４１３が形成されている。

ｐ型電極４１１とｎ型電極４１２に順方向に電流を流すことによってゲルマニウム量子井戸４０８にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン共振器４１３に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。発振波長は、設計波長の約１５００ｎｍであった。発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。アモルファス・シリコン光共振器４１３はＢＯＸ４０２上に形成されているシリコン細線導波路４０３の近傍に形成されており、エバネッセント結合によってシリコン細線導波路４０３に光を入力することができる。光デバイスを構成する部品の一つはシリコン・リング変調器である。単結晶シリコンで形成されたリング形状のリッジ型光導波路の外周及び内周にそれぞれｐ型電極４１１とｎ型電極４１２を有しており、ｐ型電極とｎ型電極の間に順方向に電圧を印加し、リング型光導波路４０３にキャリアを注入することによってリング型光導波路４０３の屈折率を変化させることによって光を変調することが出来る。本実施例によるシリコン・リング変長器では４０Ｇｂｐｓの速度で光を変調することが出来た。本実施例におけるゲルマニウム・レーザ・ダイオードとシリコン・リング変長器は光を共振させる光共振器を同一材料で構成しているの光共振器長と幅を設計することででそれぞれの共振波長の温度依存性を同一にすることが可能である。その結果、周囲の温度を変化させてもゲルマニウム・レーザ・ダイオードから出射された光をシリコン・リング変長器で変調することができたのでペルチェ素子によって温度制御する必要を無くすことができた。また、ゲルマニウム・レーザと同時に集積したシリコン・リング変調器によってレーザ光を４０Ｇｂ／ｓで変調することが出来た。

また、周囲の温度変化に対してリング・レーザ・ダイオードの発振波長変化と変調器の共振波長変化を同一にすることが出来るので周囲の温度変化が存在しても発振したレーザ光をシリコン・リング変調器で変調することが出来た。その結果、リング光共振器にペルチェ素子を設ける必要が無くなった。

また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

本実施例では、発光素子の外部にシリコン・リング・フィルターとＤＢＲミラーを備えたゲルマニウム・レーザ・ダイオードとシリコン・リング変調器の集積及びその製造方法を開示する。

図１７Ａ〜図１７Ｎには，製造工程順に断面構造を示す。また、図１８Ａ〜図１８Ｎに上から見た製造工程順の模式図を示す。ここで、図１７Ａ〜図１７Ｎは、それぞれ図１８Ａ〜図１８Ｎ横方向の断面図であり、例えば図１７Ｎは、図１８Ｎおける断面２３で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１７Ｎ及び図１８Ｎである。

以下、順を追って製造工程を説明する。
まず、図１７Ａ及び図１８Ａに示すように、支持基板として、シリコン基板５０１、埋め込み酸化膜（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ：以下ＢＯＸと略す。）として二酸化シリコン５０２及び（１００）面を有するＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（以下、ＳＯＩと略す。）５０３層が積層されたＳＯＩ基板を用意する。本実施例で試作したＳＯＩ５０３のプロセス前の初期膜厚は２００ｎｍであった。また、二酸化シリコン５０２の膜厚は２０００ｎｍであった。

次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施す事によって、ＳＯＩ５０３を図１７Ｂ及び図１８Ｂに示すように、メサ形状に加工した。図では簡略するために、一つの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコン・プロセスを使っているため、高い歩留まりで多くの素子を集積化できる。この工程によって、素子間の電気的な分離が確定する。

また、本実施例で行ったようにＳＯＩ５０３をメサ形状に加工する代わりに、後の実施例で示すようにＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）やＬｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ（ＬＯＣＯＳ）工程などによって素子分離を施しても差し支えない。

引き続き、洗浄工程を施したのち、表面を保護するために、ＳＯＩ５０３の表面を１５ｎｍ程酸化して、図１７Ｃ及び図１８Ｃに示すように厚さ約３０ｎｍの二酸化シリコン５０４を形成した。この際、裏面にも二酸化シリコン５０４は形成される。また、二酸化シリコン５０４は必ずしも熱酸化プロセスによって形成する必要もなく、Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）などの装置を用いて、表面にのみ堆積させる工程を用いても差し支えない。

次に、窒化シリコン５０５を全面に１００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン５０５を加工することによって、図１７Ｃ及び図１８Ｃの状態とした。図１７Ｃに示すように、窒化シリコン５０５は、シリコン基板５０１の裏面にも形成される。

引き続き、洗浄工程及びフッ酸を用いたウェットエッチングによって、開口部に存在する表面の二酸化シリコン５０４を除去した後、酸化処理を行うことによって表面に熱酸化膜５０６を形成し、ＳＯＩ５０３を開口部のみ薄膜化し、図１７Ｄ及び図１８Ｄの状態とした。この工程では、窒化シリコン５０５を酸化の際のマスク材料として用いる事によって、ＳＯＩ５０３を局所酸化した。この際、薄膜化した部分のＳＯＩ５０３の膜厚は５０ｎｍとなるように熱酸化膜５０６の酸化膜厚を約２７０ｎｍに調整した。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、フッ酸を用いたウェットエッチングによって、開口部に存在する表面の熱酸化膜５０６を除去した図１７Ｅ及び図１８Ｅの状態とした。

次に、洗浄工程によって表面を清浄化させた後、９０％のシリコンと１０％のゲルマニウムとからなるシリコン・ゲルマニウム５０７を開口部の薄膜化した部分のＳＯＩ５０３にのみ膜厚３０ｎｍとなるように選択エピタキシャル成長して図１７Ｆ及び図１８Ｆとした。ここで、シリコンとゲルマニウムの混合比と膜厚は、エピタキシャル成長する際に欠陥が入らないような条件に設定した。本実施例で用いた条件では結晶欠陥や転位が発生しなかった。

次に、酸化処理を行うことによって、シリコン・ゲルマニウム５０７に存在するシリコンを選択的に酸化し、熱酸化膜５０９が膜厚１３４ｎｍとなるように酸化処理を行い、図１７Ｇ及び図１８Ｇの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、ウェットエッチングによって、熱酸化膜５０９をエッチングした後、再度熱酸化膜の膜圧が２０ｎｍになるように酸化処理を行い、濃縮された極薄単結晶ゲルマニウム５０８と二酸化シリコン５１０を形成して図１７Ｈ及び図１８Ｈの状態とした。

次に、ウェットエッチング及び洗浄工程によって窒化シリコン５０９を除去した図１７Ｉ及び図１８Ｉの状態とした。

引き続き、イオン注入によって不純物をＳＯＩ５０３中の所望の領域に入れる。その際、ゲルマニウム５０８にはほとんど不純物が注入されないようにした。不純物注入に際しては、まず、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した後に、ＢＦ_２イオンをドーズ量：１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ５０３中に、ｐ型拡散層電極５１１を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジスト・パターニングによって、所望の領域のみにレジストを残した。その後に、Ｐイオンをドーズ量１×１０^１５／ｃｍ^２でイオン注入することによって、ＳＯＩ層５０３中にｎ型拡散層電極５１２を形成した。引き続き、９００℃の窒素雰囲気中で２０分間のアニール処理を行う事によって、不純物を活性化させると同時にＳＯＩ５０３の結晶性を回復させて、図１７Ｊ及び図１８Ｊの状態とした。また、この際に単結晶ゲルマニウム５０８がＢＯＸ５０２上で滑ることが出来るため、単結晶ゲルマニウムにかかっている歪みを緩和することが出来る。

次に、アモルファス・シリコンを全面に２００ｎｍの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて周期的に配置されたアモルファス・シリコン５１３を形成し、図１７Ｋ及び図１８Ｋの状態とした。

アモルファス・シリコン導波路５１３と活性層となる極薄単結晶ゲルマニウム５０８の間には二酸化シリコン５１０が形成されているため、物理的に離れている。しかしながら、二酸化シリコン５１０の膜厚は２０ｎｍしかないため、アモルファス・シリコン光共振器５１３の中心付近の導波部に閉じ込められた光は二酸化シリコン５１０と極薄単結晶ゲルマニウム５０８の中に十分しみだしてくる事が可能である。このようなエバネッセント結合によって、本実施例のゲルマニウム・レーザ・ダイオードはレーザ発振する事が可能となる。

引き続き、洗浄工程によって表面を清浄化した後、ＣＶＤによって二酸化シリコン５１４を２００ｎｍ堆積し、図１７Ｌ及び図１８Ｌの状態とした。

引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域のみに残した後、ウェットエッチングによって拡散層電極５１１、５１２に開口を施した図１７Ｍ及び図１８Ｍの状態とした。

引き続き、全面にＴｉＮ及びＡｌを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸，酢酸，及び硝酸を含むエッチング溶液を用いてＡｌをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてＴｉＮをウェットエッチングした。その結果、ＴｉＮ電極５１５、及び、Ａｌ電極５１６をパターニングした。引き続き、４００℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなうことで図１７Ｎ及び図１８Ｎの状態として光デバイスを完成させた。

作成した光デバイスの構成と動作特性について説明する。
光デバイスを構成する部品の一つはシリコン波長フィルタである。単結晶シリコンで形成されたリング形状のリッジ型光導波路の外周及び内周にそれぞれｐ型電極５１１とｎ型電極５１２を有しており、ｐ型電極とｎ型電極の間に順方向に電圧を印加し、リング型光導波路５０３にキャリアを注入することによってリング型光導波路５０３の屈折率を変化させることによって結合する光の波長を変化させることが出来る。

光デバイスを形成する部品の一つはゲルマニウム・レーザ・ダイオードである。ｐ型電極５１１、ｎ型電極５１２の間に表面に（１００）面を持つ膜厚３ｎｍのゲルマニウム量子井戸５０８が形成されている。ゲルマニウム量子井戸５０８は膜厚が１０ｎｍ以下であるので量子効果によって直接遷移型半導体に変貌しており、高効率の発光が可能となっている。なお、ここでゲルマニウム量子井戸の膜厚の下限は、１原子層まで形成が可能である。ゲルマニウム量子井戸の近傍にアモルファス・シリコン光共振器４１３が形成されている。ｐ型電極５１１とｎ型電極５１２に順方向に電流を流すことによってゲルマニウム量子井戸５０８にキャリアが高濃度に注入され、電子と正孔が再結合して発光した。発光した光はアモルファス・シリコン光共振器５１３に強く閉じ込められ、しきい値以上の電流を流すと誘導放出が引き起こされ、レーザ発振した。発振波長は、設計波長の約１５００ｎｍであった。発光層には歪みがかかっておらず、また、量子閉じ込め効果によってゲルマニウム本来のバンドギャップエネルギーよりも短波長で発光した。アモルファス・シリコン光共振器５１３はＢＯＸ５０２上に形成されているシリコン波長フィルタの近傍に設けられており、エバネッセント結合によってシリコン波長フィルタ５０３に光を入力することができる。光デバイスを構成する部品の一つはシリコン・リング変調器である。単結晶シリコンで形成されたリング形状のリッジ型光導波路の外周及び内周にそれぞれｐ型電極５１１とｎ型電極５１２を有しており、ｐ型電極とｎ型電極の間に順方向に電圧を印加し、リング型光導波路５０３にキャリアを注入することによってリング型光導波路５０３の屈折率を変化させることによって光を変調することが出来る。本実施例によるシリコン・リング変長器では４０Ｇｂｐｓの速度で光を変調することが出来た。

本実施例におけるシリコン波長フィルタとシリコン・リング変長器は光を共振させる光共振器が同一材料、同一構造であるので光共振器長や幅を設計することなくそれぞれの共振波長の温度依存性を完全に同一にすることが可能である。その結果、周囲の温度を変化させてもゲルマニウム・レーザ・ダイオードから出射された光をシリコン・リング変長器で変調することができたのでペルチェ素子によって温度制御する必要を無くすことができた。

また、電子回路と混載させるときには、上記の工程の幾つかをトランジスタ形成の工程と同時に行う事ができる。このように通常のシリコン・プロセスを通して光デバイスを作製すると、電子デバイスとの混載は容易である。

１，１０１，２０１，３０１，４０１，５０１…シリコン基板、
２，４，６，９，１０，１４…二酸化シリコン、
１０２，１０７，１１１…二酸化シリコン、
２０２，２０４，２０６，２０９，２１０，２１４…二酸化シリコン、
３０２，３０７，３１１…二酸化シリコン、
４０２，４０４，４０６，４０９，４１０，４１４…二酸化シリコン、
５０２，５０４，５０６，５０９，５１０，５１４…二酸化シリコン、
３，１０３，２０３，３０３，４０３，５０３…ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、
５，２０５，４０５，５０５…窒化シリコン、
７ａ，７ｂ，１０４，１０５，２０７ａ，２０７ｂ，３０４，３０５，４０７，５０７…シリコン・ゲルマニウム、
８，１０６，２０８，３０６，４０８，５０８…ゲルマニウム、
１３，１１０，２１３，３１０，４１３，５１３…アモルファス・シリコン光共振器、
１１，１０８，２１１，３０８，４１１，５１１…ｐ型拡散層電極、
１２，１０９，２１２，３０９，４１２，５１２…ｎ型拡散層電極、
１７…ＤＢＲミラー、
１５，１１２，２１５，３１２，４１５，５１５…ＴｉＮ電極、
１６，１１３，２１６，３１３，４１６，５１６…Ａｌ電極。

Claims (22)

1. シリコン基板と、
   該シリコン基板表面上に設けられた二酸化シリコンと、
   前記二酸化シリコン表面上に設けられた第１の電極および第２の電極と、
   前記第１及び前記第２の電極のそれぞれが電気的に接続され、前記二酸化シリコン表面上に設けられた発光部と、を備え、
   前記発光部は単結晶ゲルマニウムからなる薄膜で構成され、前記薄膜の各面の少なくとも一つが（１００）面、もしくは（１１０）面、あるいはこれらと結晶学的に等価な面方位を有し、
   前記第１の電極および前記第２の電極は、記薄膜の平面内の水平方向から電子と正孔が注入されるように前記薄膜の側面と電気的に接続され、前記第１の電極と前記第２の電極の間に電圧を印加することによって、前記発光部より光を発生させることを特徴とする光学素子。
2. 請求項１記載の光学素子において、
   前記第１および第２の電極は、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれか一つの材料で構成され、前記第１の電極及び前記第２の電極が、ｎ型導電体を有する不純物、またはｐ型導電体を有する不純物でドーピングされていることを特徴とする光学素子。
3. 請求項２記載の光学素子において、
   前記発光部を構成する単結晶ゲルマニウムの（１００）面もしくは（１１０）面、あるいはそれらと結晶学的に等価な面に対する垂直方向の膜厚が、前記ゲルマニウム１原子層の厚さ乃至１０ｎｍの範囲にあることを特徴とする光学素子。
4. 請求項３記載の光学素子において、
   前記発光部に隣接して前記二酸化シリコン表面上に配置された第１の誘電体と、
   前記第１の誘電体に隣接して前記二酸化シリコン表面上に配置された第２の誘電体とを有し、
   前記第２の誘電体は、細線状または小片に加工されており、前記第１の誘電体より屈折率が大きいことを特徴とする光学素子。
5. 請求項４記載の光学素子において、
   前記第１の誘電体が、二酸化シリコン、窒化シリコン、ＳｉＯＮ、アモルファス・シリコン、空気のいずれか、またはこれらの組み合わせであることを特徴とする光学素子。
6. 請求項５記載の光学素子において、
   前記第２の誘電体が、単結晶シリコン、窒化シリコン、多結晶シリコン、アモルファス・シリコン、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５，ＨｆＯ_２，ＴｉＯ_２のいずれか、またはこれらの組み合わせからなる材料で構成されることを特徴とする光学素子。
7. 請求項６記載の光学素子において、
   前記第２の誘電体が、細線状で、かつリング状に加工されていることを特徴とする光学素子。
8. 請求項６記載の光学素子において、
   前記第２の誘電体が、小片に加工されており、該第２の誘電体からなる小片が複数個周期的に、かつリング状に配置されていることを特徴とする光学素子。
9. 請求項７記載の光学素子において、
   細線状に加工され前記二酸化シリコン表面上に配置された第３の誘電体と、
   細線状で、かつリング状に加工され前記二酸化シリコン表面上に配置された第４の誘電体と、をさらに有し、
   前記第３の誘電体は、前記第２の誘電体と第５の誘電体を介して隣接して配置され、
   前記第４の誘電体は、前記第３の誘電体と前記第５の誘電体を介して隣接して配置され、
   前記第４の誘電体は、第３の電極と第４の電極と電気的に接続され、
   前記第３の電極と前記第４の電極との間に電圧を印加することによって、前記平面内の水平方向から電子と正孔が前記リング状導波路に注入されることを特徴とする光学素子。
10. 請求項９記載の光学素子において、
    前記第３の誘電体は、単結晶シリコン、窒化シリコン、多結晶シリコン、アモルファス・シリコン、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＴｉＯ_２のいずれか、またはその組み合わせからなる材料で構成されることを特徴とする光学素子。
11. 請求項１０記載の光学素子において、
    前記第５の誘電体は、二酸化シリコン、窒化シリコン、ＳｉＯＮ、アモルファス・シリコン、空気のいずれか、またはその組み合わせからなる材料で構成されることを特徴とする光学素子。
12. 請求項１１に記載の光学素子において、
    前記第４の誘電体は、シリコン、アモルファス・シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかの材料で構成されることを特徴とする光学素子。
13. 請求項１２記載の光学素子において、
    前記第２の誘電体および前記第３の誘電体が同一の材料で構成されていることを特徴とする光学素子。
14. シリコン基板と、
    該シリコン基板表面上に設けられた二酸化シリコンと、
    前記二酸化シリコン表面上に設けられた第１の電極および第２の電極と、
    前記第１及び前記第２の電極のそれぞれが電気的に接続され、前記二酸化シリコン表面上に設けられた発光部と、を備え、
    前記発光部を周期的に複数個有し、
    前記発光部は、単結晶ゲルマニウムからなる薄膜で構成され、前記薄膜の各面の少なくとも一つが（１００）面、もしくは（１１０）面、あるいはこれらと結晶学的に等価な面方位を有し、
    前記第１の電極および前記第２の電極は、記薄膜の平面内の水平方向から電子と正孔が注入されるように前記薄膜の側面と電気的に接続され、前記第１の電極と前記第２の電極の間に電圧を印加することによって、前記発光部より光を発生させることを特徴とする光学素子。
15. 請求項１４記載の光学素子において、
    前記第１および第２の電極は、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれか一つの材料で構成され、前記第１の電極及び前記第２の電極が、ｎ型導電体を有する不純物、またはｐ型導電体を有する不純物でドーピングされていることを特徴とする光学素子。
16. 請求項１５記載の光学素子において、
    前記発光部を構成する単結晶ゲルマニウムの（１００）面もしくは（１１０）面、あるいはそれらと結晶学的に等価な面に対する垂直方向の膜厚が、前記ゲルマニウム１原子層の厚さ乃至１０ｎｍの範囲にあることを特徴とする光学素子。
17. 請求項１６記載の光学素子において、
    前記発光部が配置される周期が、前記発光部が放出する光の波長の１／２の整数倍であることを特徴とする光学素子。
18. 請求項１７記載の光学素子において、
    前記発光部に隣接して前記二酸化シリコン表面上に配置された第１の誘電体と、
    前記第１の誘電体に隣接して前記二酸化シリコン表面上に配置された第２の誘電体とを有し、
    前記第２の誘電体は、細線状または小片に加工されており、前記第１の誘電体より屈折率が大きいことを特徴とする光学素子。
19. 請求項１８記載の光学素子において、
    前記第１の誘電体が二酸化シリコン、窒化シリコン、ＳｉＯＮ、アモルファス・シリコン、空気のいずれか、またはその組み合わせであることを特徴とする光学素子。
20. 請求項１９記載の光学素子において、
    前記第２の誘電体が、単結晶シリコン、窒化シリコン、多結晶シリコン、アモルファス・シリコン、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５，ＨｆＯ_２，ＴｉＯ_２のいずれか、またはこれらの組み合わせからなる材料で構成されることを特徴とする光学素子
21. 請求項２０記載の光学素子において、
    前記第２の誘電体が、細線状で、かつリング状に加工されていることを特徴とする光学素子。
22. 請求項２１記載の光学素子において、
    前記第２の誘電体が、小片に加工されており、該第２の誘電体からなる小片が複数個周期的に、かつリング状に配置されていることを特徴とする光学素子。

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