JP2013055447A - 固体撮像装置 - Google Patents

Abstract

【課題】デジタルノイズキャンセルと、Ａ／Ｄ変換およびデータ転送の並行処理とが可能な固体撮像装置を提供する。
【解決手段】固体撮像装置１００において、選択行の各画素ＰＸは、初期化状態の電荷蓄積部７の電荷量に応じた第１アナログ信号、および電荷蓄積部７に転送された光電荷量に応じた第２アナログ信号を対応の列信号線９に出力する。各列に設けられたＡ／Ｄ変換器２０は、第１および第２アナログ信号をＡ／Ｄ変換して第１および第２デジタル信号としてそれぞれ出力する。各列に設けられた第１〜第３のラッチ回路のうち、第１のラッチ回路３４は、Ａ／Ｄ変換器２０から出力された第１デジタル信号を取込んで保持する。第２のラッチ回路３５は、第１のラッチ回路に保持されている第１デジタル信号を取込んで保持する。第３のラッチ回路３６は、Ａ／Ｄ変換器２０から出力された第２デジタル信号を取込んで保持する。
【選択図】図５

Description

この発明は、固体撮像装置に関する。

これまで一般にカメラといえばフィルム型のものが主流であったが、最近になってデジタル型のカメラがそれに取って代わりだしている。さらにデジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラでは、フィルムカメラをしのぐ性能になってきているという状況にある。

デジタルカメラでは、被写体をレンズで捕らえて固体撮像装置に光学像として結像させるものである。この固体撮像装置には、大きく分けてＣＣＤ（Charge Coupled Device）とＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとがある。カメラの高性能化の観点からは、画像処理用のＣＭＯＳ回路を周辺回路として搭載しやすいＣＭＯＳイメージセンサへの注目が高まっている。

ＣＭＯＳイメージセンサには、アナログイメージセンサとデジタルイメージセンサとがある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が高い。デジタルイメージセンサを用いることによって、高画質の動画の撮影が可能なだけでなく、後段の画像処理と組み合わせてさまざまな応用が可能になる。たとえば、テニスラケットにボールが当たる瞬間や、運動会で運動場を回りながらゴールする子供の顔写真のアップを、その方向にカメラを向けておくだけで、カメラが自動的にシャッターチャンスを判定し、自動的にシャッターを押してくれるようなことが可能となる。

デジタルイメージセンサでは、画素アレイの各列ごとにアナログ・デジタル（Ａ／Ｄ：Analog-to-Digital）変換器が設けられている。たとえば、特開２００９−１３０８２７号公報（特許文献１）は、積分型のＡ／Ｄ変換器を用いたデジタルイメージセンサについて開示する。具体的に、この文献の場合、画素アレイは、Ｎ行×Ｍ列に配列された複数の画素を備え、各列に対応するＭ本の列信号線にアナログ画素信号を出力する。ラッチ回路は、各列に対応して設けられ、ランプ信号の電圧レベルが、対応の列信号線を介して読み出されたアナログ画素信号の電圧レベルに到達するまでのカウント値を所定ビットのデジタル画素信号としてラッチする。ラッチされた所定ビットのデジタル画素信号は、制御部に出力される。

特開２００９−２９０６１３号公報（特許文献２）に開示されるデジタルイメージセンサも積分型のＡ／Ｄ変換器を用いたものである。この文献のデジタルイメージセンサは、ｎビットのカウンタの出力を保持する前段のｎビットラッチ回路にそれぞれ対応して、後段のｎビットラッチ回路がさらに設けられている点で前述の特許文献に記載のデジタルイメージセンサと異なる。後段のｎビットラッチ回路は、前段のｎビットラッチ回路から出力されたデジタル画素信号を保持する。後段の各ｎビットラッチ回路に保持されたデジタル画素信号は、一端側に順次シフトされることによって取り出される。

この文献の場合、さらに、各Ａ／Ｄ変換器の前段にＣＤＳ（相関２重サンプリング： Correlated Double Sampling）回路が設けられている。ＣＤＳ回路は、読出ノイズの低減のための回路であり、ＣＣＤでは一般的に用いられる回路である（たとえば、特開２００７−２８２２０４号公報（特許文献３）参照）。

上記の文献に記載されたＣＤＳ回路は、アナログ画素信号に対してノイズキャンセルを行なうものであるが、Ａ／Ｄ（Analog-to-Digital）変換後のデジタル画素信号に対して同様のノイズキャンセル（デジタルノイズキャンセル）を行なう技術が、特開２００６−２５１８９号公報（特許文献４）に開示されている。

具体的に、この文献に記載のイメージセンサでは、各画素から出力された信号レベルとリセットレベルのそれぞれに対して、Ａ／Ｄ変換器でＡ／Ｄ変換が行なわれる。Ａ／Ｄ変換後の信号レベルが第１のレジスタに、Ａ／Ｄ変換後のリセットレベルが第２のレジスタに格納される。加算器は、第１および第２のレジスタにそれぞれ格納されたレベル信号の差分を求める。この構成によれば、Ａ／Ｄ変換器のオフセットばらつきがキャンセルされるので、縦筋ノイズの原因となるカラム回路のばらつきノイズがキャンセルされるという利点がある。

特開２００９−１３０８２７号公報 特開２００９−２９０６１３号公報 特開２００７−２８２２０４号公報 特開２００６−２５１８９号公報

上記の特開２００９−２９０６１３号公報（特許文献２）に記載されたデジタルイメージセンサでは、各列ごとに前段および後段のｎビットラッチ回路が設けられている。したがって、ｋ＋１行目の各画素のアナログ画素信号に対してＡ／Ｄ変換処理を行なっているバックグラウンドで、後段のｎビットラッチ回路に保持されている１つ前のｋ行目の各画素信号に対するＡ／Ｄ変換結果を取り出す水平転送処理を行なうことができる。

一方、特開２００６−２５１８９号公報（特許文献４）に記載されたデジタルイメージセンサでは、イメージアレイの各列ごとに２個のラッチ回路（レジスタ）が設けられているが、それぞれリセットレベルおよび信号レベルを保持するためのものであるので、上記のようなバックグラウンド処理はできない。本願の発明者の知る限りでは、これまでのところ、特開２００６−２５１８９号公報（特許文献４）のようなデジタルノイズキャンセルを行なう方式で、バックグランド処理を実現した例はない。特開２００９−２９０６１３号公報（特許文献２）に記載された方法をまねて、リセットレベルを保持するためのラッチ回路と、信号レベルを保持するためのラッチ回路とをそれぞれ前段後段の２段構成に変更することが考えられるが、単純にラッチ回路を２段構成にすると回路規模が大きなってしまうという問題が生じる。

この発明の目的は、Ａ／Ｄ変換後のデジタル画素信号に対して相関２重サンプリングによるノイズキャンセルを可能にするともに、Ａ／Ｄ変換処理と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送を可能にする固体撮像装置を提供することである。

この発明の実施の一形態による固体撮像装置は、画素アレイと、複数の列信号線と、行選択回路と、複数のアナログ・デジタル変換器と、複数のデータ保持部とを備える。画素アレイは、行列状に配置された複数の画素を含み、各画素は光電変換素子および電荷蓄積部を有する。複数の列信号線は、画素アレイの列にそれぞれ対応して設けられる。行選択回路は、画素アレイの行を選択し、選択行の各画素に出力するリセット信号および転送信号をこの順で活性化する。選択行の各画素は、入力されたリセット信号が活性状態のときに電荷蓄積部を初期化し、初期化状態の電荷蓄積部の電荷量に応じた信号を第１アナログ信号として対応の列信号線に出力する。選択行の各画素は、入力された転送信号が活性状態のときに光電変換素子によって生成された光電荷を電荷蓄積部に転送し、光電荷が転送された後の電荷蓄積部の電荷量に応じた信号を第２アナログ信号として対応の列信号線に出力する。複数のアナログ・デジタル変換器は、画素アレイの列にそれぞれ対応し、各々が、対応する列の列信号線を介して受けた第１および第２アナログ信号をデジタル変換して第１および第２デジタル信号としてそれぞれ出力する。複数のデータ保持部は、画素アレイの列にそれぞれ対応して設けられる。各データ保持部は、第１〜第３のラッチ回路を含む。第１のラッチ回路は、現在の選択行に対して出力されるリセット信号が非活性状態になった後、引き続いて転送信号が活性状態になるまでの間に発生する第１のパルス信号に基づいて、対応の列に設けられたアナログ・デジタル変換器から出力された第１デジタル信号を取込んで保持する。第２のラッチ回路は、現在の選択行に対して出力される転送信号が非活性状態になった後、次の選択行に対して出力されるリセット信号が活性状態になるまでの間に発生する第２のパルス信号に基づいて、第１のラッチ回路に保持されている第１デジタル信号を取込んで保持する。第３のラッチ回路は、現在の選択行に対して出力される転送信号が非活性状態になった後、次の選択行に対して出力されるリセット信号が活性状態になるまでの間に発生する第３のパルス信号に基づいて、対応の列に設けられたアナログ・デジタル変換器から出力された第２デジタル信号を取込んで保持する。

上記の実施の形態によれば、Ａ／Ｄ変換後の画素信号に対して相関２重サンプリングによるノイズ除去が可能になるともに、Ａ／Ｄ変換処理と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送を行なうことができる。

この発明の実施の形態１による固体撮像装置１００の構成を概略的に示す平面図である。 固体撮像装置１００の画素アレイ１１およびカラム回路１０の部分を拡大した平面図である。 各画素ＰＸの電気的な等価回路図である。 カラム回路１０の構成を示す概略図である。 図４のカラム回路１０の構成をさらに詳しく示した図である。 積分型のＡ／Ｄ変換器２０の構成を示すブロック図である。 図６の各部の電圧波形の一例を示すタイミング図である。 実施の形態１による固体撮像装置１００のタイミング図である。 ランプ信号ＲＭＰの波形図である。 この発明の実施の形態２による固体撮像装置に適用されるカラム回路１０Ａの構成を示すブロック図である。 この発明の実施の形態３による固体撮像装置に適用されるカラム回路１０Ｂの構成を示すブロック図である。 図１１のカラム回路１０Ｂの変形例としてのカラム回路１０Ｃの構成を示すブロック図である。 この発明の実施の形態４による固体撮像装置に適用される画素ＰＸＡの構成を示す回路図である。 実施の形態４による固体撮像装置のタイミング図である。 図１３の画素ＰＸＡの変形例としての画素ＰＸＢの構成を示す回路図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［固体撮像装置の構成］
図１は、この発明の実施の形態１による固体撮像装置１００の構成を概略的に示す平面図である。

図２は、固体撮像装置１００の画素アレイ１１およびカラム回路１０の部分を拡大した平面図である。図１、図２を参照して、固体撮像装置１００は、行列状に配置された複数の画素ＰＸを有する画素アレイ（Image Array）１１と、垂直走査回路（V-Scanner）１２と、画素アレイ１１の列（カラム：Column）にそれぞれ対応する複数のカラム回路１０と、水平走査回路（H-Scanner）１３と、タイミング生成器（ＴＧ：Timing Generator）１４と、デジタル信号処理装置（ＤＳＰ：Digital Signal Processor）１５とを含む。図１、図２において、画素アレイ１１の行方向をＸ方向、水平方向または左右方向とも称し、列方向をＹ方向、垂直方向または上下方向とも称する。

垂直走査回路（行選択回路）１２は、画素アレイ１１の行を順次選択し、選択行の各画素ＰＸに出力する制御信号（図３の選択信号ＳＬ、リセット信号ＲＸ、および転送信号ＴＸ）を所定のタイミングで活性化する。

カラム回路１０は、画素アレイ１１の列に個別に対応して設けられ、垂直走査回路１２の行選択に応じて画素アレイ１１の対応の列から送られてくる信号をＡ／Ｄ変換する。詳しくは図４、図５で説明するように、カラム回路１０は、Ａ／Ｄ変換器（ＡＤＣ：Analog-to-Digital Converter）２０と、Ａ／Ｄ変換器２０によるＡ／Ｄ変換結果を取込んで一時的に保持するレジスタ部（データ保持部）２１とを含む。図１、図２に示すように、カラム回路１０は、画素アレイ１１を挟んで上下に配置される。画素アレイ１１の奇数列に対応するカラム回路１０が画素アレイ１１に対して上下方向（Ｙ方向）の一方側に配置され、偶数列に対応するカラム回路１０が画素アレイ１１に対して上下方向（Ｙ方向）の他方側に配置される。

具体的に、画素アレイ１１の幅および高さは、それぞれ数ｍｍ〜数十ｍｍ程度であり、この領域内に数千行、数千列の画素が配置される。各カラム回路１０の幅は１画素の幅の２倍であり、約数μｍ〜数十μｍである。各Ａ／Ｄ変換部の高さは約数ｍｍである。したがって、各カラム回路１０の形状は、非常に細長い形状となっている。この制約の下でカラム回路１０を設計しなければならないので、小面積で簡単な回路構成にするとともに、省電力化を図らなければならない。

水平走査回路（列選択回路）１３は、画素アレイ１１の列を順次選択する。選択列に対応するカラム回路１０に保持されたＡ／Ｄ変換後のデジタル信号は、Ｘ方向に延在する出力バス１８を介してデジタル信号処理装置１５に転送される。

デジタル信号処理装置１５は、カラム回路１０から転送されたデジタル信号に対して信号処理を行なう。デジタル信号処理装置１５には、画像処理ＩＰ（Intellectual Property）などが組み込まれる。

［デジタルイメージセンサの特徴］
以下、上記の構成のデジタルイメージセンサの一般的な特徴をアナログイメージセンサと対比して説明する。アナログイメージセンサでは、各カラム回路には対応する列から送られてくるアナログ信号を増幅するカラムアンプなどが設けられているが、Ａ／Ｄ変換器は設けられていない。カラムアンプによって増幅されたアナログ信号は、水平走査回路１３による走査によってチップ外に配置されたＡＦＥ（Analog Front End）に出力される。ＡＦＥは、アナログイメージセンサから出力されたアナログ画素信号をＡ／Ｄ変換する。

アナログ方式のＣＭＯＳイメージセンサの場合、チップ外のＡＦＥで、全ての画素から出力されたアナログ信号をＡ／Ｄ変換する処理を行なうので、Ａ／Ｄ変換によって得られたデジタル信号の特性が均一であるといった利点がある。反面、アナログイメージセンサから外部のＡＦＥへアナログ信号を転送する速度には限界があるので、アナログ方式のＣＭＯＳイメージセンサは、動画などの高フレームレートの処理には不向きである。イメージセンサとは別に、ＡＦＥを設計する必要があるといった欠点もある。

デジタル方式のＣＭＯＳイメージセンサの場合、チップ内でＡ／Ｄ変換された画像信号をチップ外に出力するデジタル転送であるため、転送する速度を高速化することが可能である。この場合、既存のＬＶＤＳ（Low Voltage Differential Signaling）などのデータ出力Ｉ／Ｆ（Interface）を流用することが可能である。さらに、カラム回路１０が画素アレイ１１に直結されているため、低ノイズ、高精度の設計が可能である。各列のＡ／Ｄ変換器ごとの特性ばらつきが発生するが、このばらつきは相関２重サンプリングによって除去可能である。

［画素の構成］
図３は、各画素ＰＸの電気的な等価回路図である。図３を参照して、各画素ＰＸは、フォトダイオード（光電変換部）３と、転送トランジスタ２と、リセットトランジスタ１と、増幅トランジスタ４と、選択トランジスタ５と、フローティングディフュージョン（電荷蓄積部）７とを含む。

フォトダイオード３は、光信号を電気信号に光電変換する。転送トランジスタ２は、フォトダイオード３のカソードと接続され、転送信号ＴＸに従ってフォトダイオード３によって生成された光電荷をフローティングディフュージョン７に伝達する。リセットトランジスタ１は、リセット信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベル（図３の場合、電源電圧ＶＤＤレベル）に初期化する。増幅トランジスタ４は、ソースフォロア回路によって、フローティングディフュージョン７上の電荷量に応じた電位を出力する。選択トランジスタ５は、選択信号ＳＬに従って増幅トランジスタ４により伝達された信号を垂直読出線（列信号線）９に伝達する。

転送信号ＴＸ、リセット信号ＲＸ、および選択信号ＳＬは、図１の垂直走査回路１２から引き出された転送信号線、リセット信号線および選択信号線をそれぞれ介して選択行の各画素ＰＸに伝達される。転送信号線、リセット信号線および選択信号線は、画素行ごとに共通である。垂直読出線９は、対応する列のカラム回路１０に接続される。

上記のトランジスタ１，２，４および５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。ＮＭＯＳトランジスタの場合、転送信号ＴＸ、リセット信号ＲＸ、および選択信号ＳＬは、ハイレベル（Ｈレベル）のときが活性状態であり、ローレベル（Ｌレベル）のときが非活性状態である。

なお、図３の各画素ＰＸのフォトダイオード３と並列に別のフォトダイオードを設ける構成もある。この場合、２個のフォトダイオードにそれぞれ対応して２個の転送トランジスタ２が設けられる。フローティングディフュージョン７およびその他のトランジスタ１，４および５は、２個のフォトダイオードによって共用される。したがって、５個のトランジスタによって構成される画素ＰＸ内に２個のフォトダイオードが設けられることになるので、一般に２．５トランジスタ構成と呼ばれる。これに対して、図３の場合には、４個のトランジスタによって構成される画素ＰＸ内に１個のフォトダイオードが設けられているので、４トランジスタ構成と呼ばれる。

［カラム回路１０の構成］
（カラム回路１０の概略的な構成）
図４は、カラム回路１０の構成を示す概略図である。図４を参照して、カラム回路１０は、選択行の画素のうち、対応する列の画素から送られてきたアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換器２０と、レジスタ部２１と、スイッチ素子２２Ａ，２２Ｂと、バッファ２３Ａ，２３Ｂとを含む。レジスタ部２１は、図１のタイミング生成器１４が発生するタイミング信号ＴＲＦ１，ＴＲＦ２に基づいて、Ａ／Ｄ変換器２０によるＡ／Ｄ変換結果を取込んで保持する。スイッチ素子２２Ａ，２２Ｂは、図１の水平走査回路１３が発生する列選択信号ＨＳＣＡＮに応答してオンまたはオフに切替わる。スイッチ素子２２Ａ，２２Ｂがオン状態のとき、レジスタ部２１に保持されたデジタル信号（後述する画素リセット信号ＲＳＴおよび画素信号ＳＩＧ）は、バッファ２３Ａ，２３Ｂでそれぞれ整形された後、出力バス１８Ａ，１８Ｂを介して図１のデジタル信号処理装置１５に転送される。

なお、図４には図示していないが、Ａ／Ｄ変換器２０の前段に、対応する行の各画素から出力されたアナログ信号を増幅するアンプを設けてもよい。

（Ａ／Ｄ変換器２０の構成および動作）
図５は、図４のカラム回路１０の構成をさらに詳しく示した図である。カラム回路１０は、画素アレイ１１の列ごとに並列（カラムパラレル）に設けられる。図５に示すように、実施の形態１の場合には、Ａ／Ｄ変換器２０として積分型の変換器が設けられている。以下、図６、図７を参照して、積分型のＡ／Ｄ変換器２０の構成および動作について説明する。

図６は積分型のＡ／Ｄ変換器２０の構成を示すブロック図である。図６を参照して、Ａ／Ｄ変換器２０は、サンプルホールド（Ｓ／Ｈ：Sample/Hold）回路３１と、比較器３２と、ラッチ（Latch）回路３３とを含む。図６の場合、ラッチ回路３３は、ハイスルー（High Through）型の多ビットのＤラッチ回路である。

サンプルホールド回路３１は、選択行の対応する画素から出力されたアナログ信号をサンプルホールドする。

比較器３２は、サンプルホールド回路３１に保持されたアナログ信号Ｖｘと、ランプ信号ＲＭＰとを比較する。ここで、ランプ信号ＲＭＰは、一定の増加率で電圧レベルが０から徐々に増加する信号であり、図１のタイミング生成器１４に設けられたランプ信号生成器４１によって生成される。比較器３２は、アナログ信号Ｖｘの電圧がランプ信号ＲＭＰの電圧を超えているとき、ハイレベル（Ｈレベル）の信号を出力する。したがって、比較器３２の出力信号ＣＭＰは、アナログ信号Ｖｘの電圧に比例したパルス幅を有する。

ラッチ回路３３は、比較器３２の出力信号の立下がりエッジで、図１のタイミング生成器１４に設けられたカウンタ４２から出力されるカウンタ信号ＣＮＴを取込んで保持する。カウンタ４２は、ランプ信号ＲＭＰに同期してカウントアップを行なう。たとえば、１２ビットのカウンタ４２は、ランプ信号の増加期間（たとえば、１０μｓ）の間に、０から４０９６までデジタル値を増加させる。ラッチ回路３３によって取り込まれたカウンタ信号ＣＮＴ（最下位ビットＤ１〜最上位ビットＤ１２）は、画素から読み出されたアナログ信号のＡ／Ｄ変換結果となる。

図７は、図６の各部の電圧波形の一例を示すタイミング図である。図７では、上から順に、サンプルホールド回路３１から出力されるアナログ信号Ｖｘ、ランプ信号ＲＭＰ、比較器３２の出力信号ＣＭＰ、およびラッチ回路３３の出力信号（下位４ビットＤ４〜Ｄ１）を示す。

図６、図７を参照して、時刻ｔ１で、クロック信号に基づいて発生するタイミング制御信号に応答して、ランプ信号生成器４１は、ランプ信号ＲＭＰの電圧増加を開始する。このタイミング制御信号に応答して、カウンタ４２はカウントアップを開始する。

時刻ｔ２で、ランプ信号ＲＭＰの電圧レベルがサンプルホールド回路３１の出力信号Ｖｘの電圧レベルを超えると、比較器３２の出力信号ＣＭＰがローレベル（Ｌレベル）に立下がる。ラッチ回路３３は、この立下がりエッジで、カウンタ４２の出力を取込んでＡ／Ｄ変換結果として保持する。すなわち、時刻ｔ１からｔ２の間では、ラッチ回路３３はカウンタ信号ＣＮＴをそのまま通過させる（スルーする）モニタ状態であり、時刻ｔ２以降は、時刻ｔ２の時点で取込まれたカウンタ信号ＣＮＴの値を保持するラッチ状態になる。具体的に、図７の場合、Ａ／Ｄ変換結果は、“１００１”となる。

（レジスタ部２１の構成および動作）
再び図５を参照して、レジスタ部２１は、第１〜第３のラッチ回路３４，３５，３６を含む。図５の場合、ラッチ回路３４，３５，３６の各々は、ハイスルー型の多ビットのＤラッチ回路である。

第１のラッチ回路３４は、第１のタイミング信号ＴＲＦ１がＨレベルからＬレベルに変化する立下がりエッジで、Ａ／Ｄ変換器２０のＡ／Ｄ変換結果（ラッチ回路３３に保持されているデータ）を取込んで保持する。第２のラッチ回路３５は、第２のタイミング信号ＴＲＦ２がＨレベルからＬレベルに変化する立下がりエッジで、第１のラッチ回路３４に保持されているデータを取込んで保持する。第３のラッチ回路３６は、第２のタイミング信号ＴＲＦ２がＨレベルからＬレベルに変化する立下がりエッジで、Ａ／Ｄ変換器２０のＡ／Ｄ変換結果（ラッチ回路３３に保持されているデータ）を取込んで保持する。

なお、この明細書では、タイミング信号ＴＲＦ１，ＴＲＦ２がＨレベルのときを、パルス信号ＴＲＦ１，ＴＲＦ２が発生するともいう。ラッチ回路３４，３５（３６）は、それぞれ、パルス信号ＴＲＦ１，ＴＲＦ２が発生しているときに入力されている信号をスルーし、パルス信号ＴＲＦ１，ＴＲＦ２が消滅した瞬間に入力されていた信号を取込んで保持する。

第２および第３のラッチ回路３５，３６に保持されているデータは、列選択信号ＨＳＣＡＮに従ってスイッチ素子２２Ａ，２２Ｂがオン状態になっているときに、後段の回路に転送される。具体的には、第２および第３のラッチ回路３５，３６に保持されているデータは、それぞれ、バッファ２３Ａ，２３Ｂによって整形され、出力バス１８Ａ，１８Ｂを介して演算器２４に出力される。演算器２４は、図１のデジタル信号処理装置１５に設けられ、入力されたデジタル信号の差を算出し、算出した差信号ＤＯＵＴを出力する。

［固体撮像装置１００の動作］
図８は、実施の形態１による固体撮像装置１００のタイミング図である。図３、図５、図８を参照して、固体撮像装置１００の動作について説明する。

図８において、時刻ｔ１から時刻ｔ１４までの区間Ｉで、図１の画素アレイ１１の第Ｎ行目が選択され、時刻ｔ１５から時刻ｔ２８までの区間ＩＩで、画素アレイ１１の第Ｎ＋１行目が選択される。すなわち、区間Ｉでは、図１の垂直走査回路１２から第Ｎ行目の各画素に出力される選択信号ＳＬがＨレベルとなり、区間ＩＩでは、垂直走査回路１２から第Ｎ＋１行目の各画素に出力される選択信号ＳＬがＨレベルとなる。

（区間Ｉの動作）
区間Ｉにおいて、時刻ｔ２から時刻ｔ３までの間、第Ｎ行目の各画素ＰＸに出力されるリセット信号ＲＸがＨレベル（活性状態）となる。これによって、第Ｎ行目の各画素ＰＸのフローティングディフュージョン７が初期化される。この明細書では、初期化状態のフローティングディフュージョン７の電荷量に応じて、増幅トランジスタ４から垂直読出線９に出力される信号を画素リセット信号と称する。

次の時刻ｔ４から時刻ｔ５までの間で、増幅トランジスタ４から出力された画素リセット信号は、各カラム回路１０に設けられたサンプルホールド回路３１によってサンプルホールドされ、引き続いて、サンプルホールドされた画素リセット信号がＡ／Ｄ変換器２０によってＡ／Ｄ変換される。

次の時刻ｔ６から時刻ｔ７までの間、タイミング信号ＴＲＦ１がＨレベルになる（すなわち、パルス信号ＴＲＦ１が発生する）。タイミング信号ＴＲＦ１がＨレベルからＬレベルに切替わる（すなわち、パルス信号ＴＲＦ１が消滅する）時刻ｔ７に、ラッチ回路３４は、Ａ／Ｄ変換器２０によるＡ／Ｄ変換後の画素リセット信号ＲＳＴを取込んで保持する。

このタイミング信号ＴＲＦ１の立上がり時刻ｔ６および立下がり時刻ｔ７（すなわち、パルス信号ＴＲＦ１の発生）は、第Ｎ行目の各画素に出力されるリセット信号ＲＸがＬレベルに切替わった後、第Ｎ行目の各画素に出力される転送信号ＴＸがＨレベルに切替わるまでの間で、Ａ／Ｄ変換器２０によるＡ／Ｄ変換が完了する時刻ｔ５よりも後になるように設定される。

次の時刻ｔ８から時刻ｔ９までの間、第Ｎ行目の各画素ＰＸに出力される転送信号ＴＸがＨレベル（活性状態）となる。これによって、第Ｎ行目の各画素ＰＸにおいて、フォトダイオード３で生成された光電荷がフローティングディフュージョン７に伝達される。光電荷の転送を受けた後のフローティングディフュージョン７の電荷量に応じて、増幅トランジスタ４から垂直読出線９に出力される信号を画素信号と称する。

次の時刻ｔ１０から時刻ｔ１１までの間で、増幅トランジスタ４から出力された画素信号は、各カラム回路１０に設けられたサンプルホールド回路３１によってサンプルホールドされ、引き続いて、サンプルホールドされた画素信号がＡ／Ｄ変換器２０によってＡ／Ｄ変換される。

次の時刻ｔ１２から時刻ｔ１３までの間、タイミング信号ＴＲＦ２がＨレベルになる（すなわち、パルス信号ＴＲＦ２が発生する）。タイミング信号ＴＲＦ２がＨレベルからＬレベルに切替わる（すなわち、パルス信号ＴＲＦ２が消滅する）時刻ｔ１３で、ラッチ回路３５は、ラッチ回路３４に保持されている画素リセット信号ＲＳＴを取込んで保持する。時刻ｔ１３では、さらに、ラッチ回路３６が、Ａ／Ｄ変換器２０によるＡ／Ｄ変換後の画素信号ＳＩＧを取込んで保持する。

このタイミング信号ＴＲＦ２の立上がり時刻ｔ１２および立下がり時刻ｔ１３（すなわち、パルス信号ＴＲＦ２の発生）は、第Ｎ行目の各画素に出力される転送信号ＴＸがＬレベルに切替わった後、次の第Ｎ＋１行目の各画素に出力されるリセット信号ＲＸがＨレベルに切替わるまでの間で、Ａ／Ｄ変換器２０によるＡ／Ｄ変換が完了する時刻ｔ１１よりも後になるように設定される。

なお、ラッチ回路３５，３６のデータ取り込み動作は別個のタイミングで行ってもよい。この場合、図１のタイミング生成器１４は、ラッチ回路３５のクロック端子に入力するタイミング信号ＴＲＦ２とは別のタイミング信号を生成して、ラッチ回路３６のクロック端子に入力することになる。この別のタイミング信号の立上がり時刻および立下がり時刻も、第Ｎ行目の各画素に出力される転送信号ＴＸがＬレベルに切替わった後、次の第Ｎ＋１行目の各画素に出力されるリセット信号ＲＸがＨレベルに切替わるまでの間で、Ａ／Ｄ変換器２０によるＡ／Ｄ変換が完了する時刻ｔ１１よりも後になるように設定される。

以上の区間ＩにおけるＡ／Ｄ変換動作とラッチ回路への取込動作は列ごとに並行して実行される。さらに、これらの第Ｎ行目の各画素から出力された信号の処理と並行して、第Ｎ−１行目の各画素に対応して、ラッチ回路３５，３６に保持されている画素リセット信号ＲＳＴおよび画素信号ＳＩＧが演算器２４に転送される。この転送動作は、図１の水平走査回路１３から出力される列選択信号ＨＳＣＡＮに従って行なわれ、第Ｎ行目の各画素から出力された信号のＡ／Ｄ変換結果をラッチ回路３５，３６に取込むためにパルス信号ＴＲＦ２が発生する時刻ｔ１２までの間に、列ごとに順次実行される。演算器２４は、転送された画素リセット信号ＲＳＴおよび画素信号ＳＩＧの差を順次算出して出力する。

（区間ＩＩの動作）
区間ＩＩにおける動作は、区間Ｉにおける動作と同じであるので、以下、簡単に説明する。まず、時刻ｔ１６から時刻ｔ１７までの間、第Ｎ＋１行目の各画素ＰＸに出力されるリセット信号ＲＸがＨレベル（活性状態）となる。これによって、第Ｎ＋１行目の各画素ＰＸのフローティングディフュージョン７が初期化される。

次の時刻ｔ１８から時刻ｔ１９までの間で、初期化状態のフローティングディフュージョン７の電荷量に応じた電圧を有する画素リセット信号は、Ａ／Ｄ変換器２０によってＡ／Ｄ変換される。

その後、タイミング信号ＴＲＦ１がＨレベルからＬレベルに切替わる時刻ｔ２１で、ラッチ回路３４は、Ａ／Ｄ変換器２０によるＡ／Ｄ変換後の画素リセット信号ＲＳＴを取込んで保持する。

次の時刻ｔ２２から時刻ｔ２３までの間、第Ｎ＋１行目の各画素ＰＸに出力される転送信号ＴＸがＨレベル（活性状態）となる。これによって、第Ｎ＋１行目の各画素ＰＸにおいて、フォトダイオード３で生成された電荷がフローティングディフュージョン７に伝達される。

次の時刻ｔ２４から時刻ｔ２５までの間で、フォトダイオード３から伝達された電荷量に応じた電圧を有する画素信号は、Ａ／Ｄ変換器２０によってＡ／Ｄ変換される。

その後、タイミング信号ＴＲＦ２がＨレベルからＬレベルに切替わる時刻ｔ２７で、ラッチ回路３５が、ラッチ回路３４によって保持されている画素リセット信号ＲＳＴを取込んで保持するとともに、ラッチ回路３６が、Ａ／Ｄ変換器２０から出力されたＡ／Ｄ変換後の画素信号ＳＩＧを取込んで保持する。

以上の区間ＩＩにおけるＡ／Ｄ変換動作とラッチ回路への取込動作は列ごとに並行して実行される。さらに、これらの第Ｎ＋１行目の各画素から出力された信号のＡ／Ｄ変換処理に並行して、第Ｎ行目の各画素から出力された信号に基づいてラッチ回路３５，３６に保持されているＡ／Ｄ変換後の画素リセット信号ＲＳＴおよび画素信号ＳＩＧが演算器２４に転送される。演算器２４では、転送されてきた画素リセット信号ＲＳＴおよび画素信号ＳＩＧの差を順次算出して出力する。

［画素リセット信号の積分時間について]
図８のタイミング図において、画素リセット信号のＡ／Ｄ変換時間（時刻ｔ４〜時刻ｔ５）は、画素信号のＡ／Ｄ変換時間（時刻ｔ１０〜時刻ｔ１１）に比べて短い時間で済む。以下その理由について説明する。

図９は、ランプ信号ＲＭＰの波形図である。図９において、時刻ｔ１０１から時刻ｔ１０２まで波形が、画素リセット信号のＡ／Ｄ変換時に印加されるランプ信号ＲＭＰの波形を示し、時刻ｔ１０３から時刻ｔ１０４までの波形が、画素信号のＡ／Ｄ変換時に印加されるランプ信号ＲＭＰの波形を示す。

図３のフォトダイオード３からフローティングディフュージョン７に転送される光電荷に対応する画素信号をＡ／Ｄ変換する際には、カウンタの最大カウント数Ｃｍａｘを使うとともに、十分大きな振幅Ｖｍａｘのランプ信号を用いる必要がある。

これに対して、初期化状態のフローティングディフュージョン７の電荷量に対応する画素リセット信号は、固定パターンノイズ、ランダムノイズの範囲でのみ変動するので、その変動は比較的に小さい範囲に限定される。したがって、画素リセット信号をＡ／Ｄ変換するときのランプ信号ＲＭＰの振幅は小さくてよく、カウント数も少ない回数ですむ。

具体的に、画素リセット信号の場合には、画素信号の場合の１／ｐ倍の最大カウント数（Ｃｍａｘ／ｐ）および振幅（Ｖｍａｘ／ｐ）で十分だとすれば、画素リセット信号のＡ／Ｄ変換時間は、画素信号のＡ／Ｄ変換時間の１／ｐ倍でよいことになる。したがって、デジタルノイズキャンセルを行なったとしても、全体の信号処理時間は、ノイズキャンセルを行なわない場合の何割かの増加で済む。

［実施の形態１による固体撮像装置の効果］
以上の説明を総括しながら、実施の形態１による固体撮像装置１００の効果について以下に記載する。

（高速信号処理の実現）
ＣＭＯＳイメージセンサにおける一番大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。たとえば、１０００万画素のデータを一般的な動画処理レート（３０ｆｐｓ）で処理する場合を想定する。この場合、単に１つのＡ／Ｄ変換器で処理する場合には、３ｎｓの間に１画素の情報（たとえば４０９６階調）をＡ／Ｄ変換し、データ転送する必要があり、非現実的なものとなる。

実施の形態１による固体撮像装置１００では、図１、図２で示したように、Ａ／Ｄ変換器がカラム回路１０として列状に並べられている。したがって、たとえば、１０００万画素のイメージセンサが水平３９００画素、垂直２６００画素で構成されていると仮定すると、Ａ／Ｄ変換し、データ転送するのに１画素あたり最大１２．８μ秒まで許容することができる。

さらに、実施の形態１による固体撮像装置１００では、データ転送をＡ／Ｄ変換のバックグラウンドで実行することによって、Ａ／Ｄ変換およびデータ転送に許容される時間をより長くとることができ、非常に多いデータ量を効率的に処理することができる。

具体的に、図５、図８で説明したように、Ａ／Ｄ変換後の画素リセット信号ＲＳＴは、パルス信号ＴＲＦ１に基づいてラッチ回路３４に取込まれ、さらに、パルス信号ＴＲＦ２に基づいて後段のラッチ回路３５に転送される。Ａ／Ｄ変換後の画素信号ＳＩＧは、パルス信号ＴＲＦ２に基づいてラッチ回路３６に取込まれる。これらのラッチ回路３５，３６に保持されている画素リセット信号ＲＳＴおよび画素信号ＳＩＧは、次の選択行の各画素に対応するＡ／Ｄ変換後の画素リセット信号および画素信号を、ラッチ回路３５，３６に取込むためにパルス信号ＴＲＦ２が発生するまでの間に、列選択信号ＨＳＣＡＮに従って列ごとに順次読み出される。

さらに、列ごとに順次読み出された画素リセット信号および画素信号は、チップ内に実装されている演算器２４によって差が算出される。このようにチップ内で減算を実行することによって、チップ外に出力するデータ量を減らすことができるので、チップ外へのデータ転送レートを下げることができる。

（低ノイズの画像信号の実現）
Ａ／Ｄ変換器を列ごとに設けた場合には、Ａ／Ｄ変換時にオフセットが発生すると、列ごとに特性が異なることになり問題となる。このようなＡ／Ｄ変換によるオフセットを除去するために、実施の形態１による固体撮像装置１００では、いわゆる相関２重サンプリングによるノイズキャンセルがデジタル領域で実行される。

具体的には、初期化状態のフローティングディフュージョン７の電荷量に対応する画素リセット信号と、フォトダイオード３から光電荷の転送を受けた後のフローティングディフュージョン７の電荷量に対応する画素信号とがそれぞれＡ／Ｄ変換される。そして、Ａ／Ｄ変換後の画素リセット信号と、Ａ／Ｄ変換後の画素信号との差が算出され最終的な画素ごとの読出データが得られる。

このようなデジタルノイズキャンセルを行なうことによって、ＣＭＯＳイメージセンサで特に問題となる固定パターンノイズも除去することができる。

（その他の構成との比較）
図５を参照して、デジタルノイズキャンセルを実現するために、Ａ／Ｄ変換器２０内にカウンタ信号ＣＮＴを受けるラッチ回路３３を２個（第１および第２のラッチ回路３３Ａ，３３Ｂ）設ける構成が考えられる。この場合、第１のラッチ回路３３Ａは、各画素から読み出された画素リセット信号のＡ／Ｄ変換に用いられ、第２のラッチ回路３３Ｂは、各画素から読み出された画素信号のＡ／Ｄ変換に用いられる。したがって、この構成の場合には、レジスタ部２１の内部には、ラッチ回路３５，３６のみが設けられていれば十分であり、ラッチ回路３４は不要になる。ラッチ回路３５は、タイミング信号ＴＲＦ２の立下がり時に、Ａ／Ｄ変換器２０内の第１のラッチ回路３３Ａから転送されたＡ／Ｄ変換後の画素リセット信号ＲＳＴを取込んで保持する。ラッチ回路３６は、タイミング信号ＴＲＦ２の立下がり時に、Ａ／Ｄ変換器２０内の第２のラッチ回路３３Ｂから転送されたＡ／Ｄ変換後の画素信号ＳＩＧを取込んで保持する。

このような構成でも、デジタルノイズキャンセルや、Ａ／Ｄ変換処理のバックグランドで水平データ転送を行なうことが可能であるが、Ａ／Ｄ変換器のオフセットの除去ができないという問題がある。この理由は、以下のとおりである。

図６で説明した積分型のＡ／Ｄ変換器の場合、カウンタ４２が設けられるタイミング生成器１４から各カラム回路１０までの配線長は非常に長いので、配線インピーダンスが高くなる。このため、各カラム回路１０に入力されるカウンタ信号ＣＮＴの波形になまり（角が丸くなる）が生じ、結果として、Ａ／Ｄ変換器の出力信号にオフセット電圧が生じる。カウンタ信号ＣＮＴを受けるラッチ回路３３を、画素リセット信号ＲＳＴ用と、画素信号ＳＩＧ用とに分けた場合には、このオフセット電圧は、各ラッチ回路３３Ａ，３３Ｂで異なる大きさになる。したがって、画素信号ＳＩＧから画素リセット信号ＲＳＴを減算してもオフセット電圧はキャンセルされない。

これに対して、実施の形態１の場合には、図５のＡ／Ｄ変換器２０の構成に示すように、カウンタ信号ＣＮＴを受けるラッチ回路３３は、画素リセット信号と、画素信号とで共通に用いられる。このため、Ａ／Ｄ変換後の画素リセット信号ＲＳＴと画素信号ＳＩＧとの差を演算器２４によって算出することによって、Ａ／Ｄ変換器の出力に生じるオフセット電圧を除去することができる。

＜実施の形態２＞
図１０は、この発明の実施の形態２による固体撮像装置に適用されるカラム回路１０Ａの構成を示すブロック図である。図１０のカラム回路１０Ａは、積分型のＡ／Ｄ変換器２０に代えて逐次比較型のＡ／Ｄ変換器５０が設けられている点で、図５のカラム回路１０と異なる。図１０のその他の点は図５の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１０を参照して、逐次比較型のＡ／Ｄ変換器５０は、サンプルホールド（Ｓ／Ｈ）回路５１と、比較器５２と、逐次比較レジスタ（ＳＡＲ：Successive Approximation Resister）５３と、デジタル・アナログ（Ｄ／Ａ）変換器（ＤＡＣ：Digital-to-Analog Converter）５４とを含む。対応列の選択行の画素から出力されたアナログ信号（画素リセット信号、画素信号）は、サンプルホールド回路３１によってサンプルホールドされる。

ＳＡＲ５３は、Ａ／Ｄ変換処理の最初に、最上位ビット（ＭＳＢ：Most Significant Bit）を“１”に設定して、デジタル信号“１０…０”を出力する。ＳＡＲ５３の出力は、Ｄ／Ａ変換器５４によってＤ／Ａ変換され比較器５２に出力される。比較器５２は、サンプルホールド回路５１に保持されたアナログ信号と、Ｄ／Ａ変換器５４の出力とを比較する。この結果、サンプルホールド回路５１の出力が、Ｄ／Ａ変換器５４の出力以下の場合（すなわち、比較器５２の出力が“０”の場合）には、ＳＡＲ５３は、ＭＳＢを“０”に戻し、次のビットを“１”に設定して、デジタル信号“０１０…０”を出力する。比較器５２は、再び、サンプルホールド回路５１の出力と、ＳＡＲ５３の出力信号のＤ／Ａ変換結果とを比較する。

一方、サンプルホールド回路５１の出力のほうが、デジタル信号“１０…０”のＤ／Ａ変換結果よりも大きい場合（すなわち、比較器５２の出力が“１”の場合）には、ＳＡＲ５３は、ＭＳＢを“１”にしたまま、次のビットを“１”に設定して、デジタル信号“１１０…０”を出力する。比較器５２は、再び、サンプルホールド回路５１の出力と、ＳＡＲ５３の出力信号のＤ／Ａ変換結果とを比較する。

このようにして、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ：Least Significant Bit）まで全ビットの値が決定される。決定された全ビットの値は、パルス信号ＴＲＦ１に基づいてラッチ回路３４に取込まれるか、もしくは、パルス信号ＴＲＦ２に基づいてラッチ回路３６に取込まれる。

上記の逐次比較型のＡ／Ｄ変換器５０を備えた固体撮像装置によっても、実施の形態１の場合と同様に、Ａ／Ｄ変換後のデジタル画素信号に対して相関２重サンプリングによるノイズ除去が可能になるともに、Ａ／Ｄ変換処理と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送を行なうことができる。この結果、高速かつ高精度の信号処理が可能になるので、高品質の画像信号を得ることができる。

なお、実施の形態１でも説明したように、ラッチ回路３５，３６のデータ取り込み動作は別個のタイミングで行ってもよい。この場合、ラッチ回路３５のクロック端子に入力されるタイミング信号ＴＲＦ２とは別のタイミング信号がタイミング生成器１４によって生成されて、ラッチ回路３６のクロック端子に入力される。

＜実施の形態３＞
図１１は、この発明の実施の形態３による固体撮像装置に適用されるカラム回路１０Ｂの構成を示すブロック図である。図１１のカラム回路１０Ｂは、積分型のＡ／Ｄ変換器２０に代えてパイプライン型のＡ／Ｄ変換器６０が設けられている点で、図５のカラム回路１０と異なる。

図１１を参照して、パイプライン型のＡ／Ｄ変換器６０は、ｍ段のステージＳＴ１〜ＳＴｍを含む。各段のステージＳＴは、サンプルホールド（Ｓ／Ｈ）回路６１と、１ビットＡ／Ｄ変換器６２と、１ビットＤ／Ａ変換器６３と、演算器６４と、アンプ６５とを含む。演算器６４は、サンプルホールド回路６１に保持されたアナログ信号から、このアナログ信号の１ビットＡ／Ｄ変換結果（ただし、Ｄ／Ａ変換器６３によってアナログ信号に再変換されたもの）を減算して出力する。アンプ６５は、演算器６４の出力を２倍して後段に出力する。各ステージのＡ／Ｄ変換結果は、パルス信号ＴＲＦ１に基づいてラッチ回路３４に取込まれるか、もしくは、パルス信号ＴＲＦ２に基づいてラッチ回路３６に取込まれる。

上記の構成によれば、第１ステージＳＴ１によって、各画素から読み出されたアナログ信号は１ビットＡ／Ｄ変換され、ＭＳＢが決定される。この決定されたＭＳＢの値とアナログ信号との量子化誤差がアンプ６５で２倍された後、第２ステージＳＴ２に入力される。第２ステージＳＴ２は、第１ステージＳＴ１から入力されたアナログ信号に対して１ビットＡ／Ｄ変換を行なうことによってＭＳＢから２ビット目を決定する。以下、最終段の第ｍステージＳＴｍまで、前段の量子化誤差を２倍した値に対して１ビットＡ／Ｄ変換を繰返すことによってＬＳＢまでの全ビットが決定される。

Ａ／Ｄ変換器６０によって得られた画素リセット信号ＲＳＴおよび画素信号ＳＩＧは、列選択信号ＨＳＣＡＮに従って演算器２４に入力され、両者の差が算出される。

図１１のその他の点は図５の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

上記のパイプライン型のＡ／Ｄ変換器６０を備えた固体撮像装置によっても、実施の形態１の場合と同様に、Ａ／Ｄ変換後のデジタル画素信号に対して相関２重サンプリングによるノイズ除去が可能になるともに、Ａ／Ｄ変換処理と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送処理を行なうことができる。この結果、高速かつ高精度の信号処理が可能になるので、高品質の画像信号を得ることができる。

なお、実施の形態１でも説明したように、ラッチ回路３５，３６のデータ取り込み動作は別個のタイミングで行ってもよい。この場合、ラッチ回路３５のクロック端子に入力されるタイミング信号ＴＲＦ２とは別のタイミング信号がタイミング生成器１４によって生成されて、ラッチ回路３６のクロック端子に入力される。

＜実施の形態３の変形例＞
図１２は、図１１のカラム回路１０Ｂの変形例としてのカラム回路１０Ｃの構成を示すブロック図である。図１２のカラム回路１０Ｃは、パイプライン型のＡ／Ｄ変換器６０に代えて巡回型のＡ／Ｄ変換器６０Ａが設けられている点で、図１１のカラム回路１０Ｂと異なる。図１２のその他の点は図１１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１２を参照して、巡回型のＡ／Ｄ変換器６０Ａは、図１１のパイプライン型のＡ／Ｄ変換器６０の１段分のステージＳＴと、レジスタ６６とを含む。ステージＳＴのアンプ６５の出力は、ステージＳＴの入力側のサンプルホールド回路６１に再入力される。このようにして信号を巡回させることによって、図１１のパイプライン型のＡ／Ｄ変換器６０の場合と同様に、ＭＳＢから順番に１ビットずつＡ／Ｄ変換結果が決定される。各ビットのＡ／Ｄ変換結果はレジスタ６６に格納される。レジスタ６６の値は、パルス信号ＴＲＦ１に基づいてラッチ回路３４に取込まれるか、もしくは、パルス信号ＴＲＦ２に基づいてラッチ回路３６に取込まれる。

＜実施の形態４＞
図１３は、この発明の実施の形態４による固体撮像装置に適用される画素ＰＸＡの構成を示す回路図である。

図１３の画素ＰＸＡには、選択トランジスタ５を含まない点で、図３の画素ＰＸと異なる。さらに、画素ＰＸＡの場合、トランジスタ１，４のドレイン（ノード８）には、電源電圧ＶＤＤでなく、制御電圧ＤＲＮが印加される。

図１３に示すように、画素ＰＸＡは、フォトダイオード（光電変換部）３と、転送トランジスタ２と、リセットトランジスタ１と、増幅トランジスタ４と、フローティングディフュージョン（電荷蓄積部）７とを含む。図１３の場合、トランジスタ１，２，４は、一例として、ＮチャネルＭＯＳトランジスタによって構成されている。

フォトダイオード３は、光信号を電気信号に光電変換する。転送トランジスタ２は、フォトダイオード３のカソードと接続され、転送信号ＴＸに従ってフォトダイオード３によって生成された電気信号をフローティングディフュージョン７に伝達する。リセットトランジスタ１は、リセット信号ＲＸに従ってフローティングディフュージョン７の電圧を制御電圧ＤＲＮ（電源電圧ＶＤＤまたは接地電圧ＧＮＤ）に設定する。画素ＰＸＡを選択しない場合には、制御電圧ＤＲＮは接地電圧ＧＮＤ（Ｌレベル）に設定される。これによって、増幅トランジスタ４はオフ状態になる。画素ＰＸＡを選択する場合には、制御電圧ＤＲＮは電源電圧ＶＤＤ（Ｈレベル）に設定される。増幅トランジスタ４は、画素ＰＸＡが選択状態のとき、フローティングディフュージョン７上の信号電位に応じた信号を垂直読出線９に出力する。

図１４は、実施の形態４による固体撮像装置のタイミング図である。固体撮像装置を構成する各画素には図１３の画素ＰＸＡが用いられ、カラム回路には図５のカラム回路１０が用いられているものとする。以下、図５、図１３、図１４を参照して、実施の形態４による固体撮像装置の動作について説明する。

図１４の区間Ｉで第Ｎ行目の各画素が選択され、選択された各画素からの信号が読み出される。区間ＩＩで第Ｎ＋１行目の各画素が選択され、選択された各画素からの信号が読み出される。

具体的に区間Ｉの最初の時間帯、すなわち、制御電圧ＤＲＮがＬレベルのときに、全行に供給されるリセット電圧ＲＸがＨレベルに切替わる。このとき、制御電圧ＤＲＮは接地電圧ＧＮＤ（Ｌレベル）であるので、全行の各画素のフローティングディフュージョン７は接地電圧ＧＮＤになる。これによって、全行の各画素の増幅トランジスタ４はオフ状態になる。全行に供給されるリセット信号ＲＸがＬレベルに戻った後に、制御電圧ＤＲＮがＨレベルに切替わり、その後、第Ｎ行目の各画素に供給されるリセット信号ＲＸ（Ｎ）がＨレベルに切替わる。このとき、制御電圧ＤＲＮは電源電圧ＶＤＤ（Ｈレベル）であるので、選択行である第Ｎ行目の各画素のフローティングディフュージョン７は電源電圧ＶＤＤによってリセットされる。

その後の動作は、図８の場合と同様である。簡単に説明すると、選択行の各画素から出力される画素リセット信号がＡ／Ｄ変換器２０によってＡ／Ｄ変換される。Ａ／Ｄ変換結果は、タイミング信号ＴＲＦ１の立下がり時に、ラッチ回路３４に取込まれて保持される。次に、選択行（第Ｎ行）に各画素に供給される転送信号ＴＸ（Ｎ）がＨレベルになることによって、選択行の各画素のフォトダイオード３に生成された光電荷がフローティングディフュージョン７に伝達される。転送信号ＴＸ（Ｎ）がＬレベルに戻った後、選択行の各画素から出力される画素信号がＡ／Ｄ変換器２０によってＡ／Ｄ変換される。Ａ／Ｄ変換結果は、タイミング信号ＴＲＦ２の立下がり時に、ラッチ回路３６に取込まれて保持される。このとき、ラッチ回路３４に保持されていたＡ／Ｄ変換後の画素リセット信号ＲＳＴは、ラッチ回路３５に取込まれて保持される。ラッチ回路３４，３５にそれぞれ保持されている画素リセット信号ＲＳＴおよび画素信号ＳＩＧは、次の区間ＩＩにおいてタイミング信号ＴＲＦ２がＨレベルとなる（すなわち、パルス信号ＴＲＦ２が発生する）までの間に、列選択信号ＨＳＣＡＮに従って演算器２４に順次転送される。

以上のとおり、実施の形態４の固体撮像装置によっても、実施の形態１の場合と同様に、Ａ／Ｄ変換後のデジタル画素信号に対して相関２重サンプリングによるノイズ除去が可能になるともに、Ａ／Ｄ変換処理と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送を行なうことができる。この結果、高速かつ高精度の信号処理が可能になるので、高品質の画像信号を得ることができる。

＜実施の形態４の変形例＞
図１５は、図１３の画素ＰＸＡの変形例としての画素ＰＸＢの構成を示す回路図である。図１５の画素ＰＸＢは、フォトダイオードと転送トランジスタとをそれぞれ２個ずつ有している点で図１３の画素ＰＸＡと異なる。すなわち、画素ＰＸＢは、フォトダイオード（光電変換部）３Ａ，３Ｂと、転送トランジスタ２Ａ，２Ｂと、リセットトランジスタ１と、増幅トランジスタ４と、フローティングディフュージョン（電荷蓄積部）７とを含む。図１５の場合、トランジスタ１，２Ａ，２Ｂ，４は、一例として、ＮチャネルＭＯＳトランジスタによって構成されている。

フォトダイオード３Ａ，３Ｂの各々は、光信号を電気信号に光電変換する。転送トランジスタ２Ａは、フォトダイオード３Ａのカソードと接続され、転送信号ＴＸＡに従ってフォトダイオード３Ａによって生成された電気信号をフローティングディフュージョン７に伝達する。転送トランジスタ２Ｂは、フォトダイオード３Ｂのカソードと接続され、転送信号ＴＸＢに従ってフォトダイオード３Ｂによって生成された電気信号をフローティングディフュージョン７に伝達する。なお、転送トランジスタ２Ａ，２Ｂは選択的にオン状態になる。リセットトランジスタ１は、リセット信号ＲＸに従ってフローティングディフュージョン７の電圧を制御電圧ＤＲＮ（電源電圧ＶＤＤまたは接地電圧ＧＮＤ）に設定する。画素ＰＸＢを選択する場合には、制御電圧ＤＲＮは電源電圧ＶＤＤに設定される。増幅トランジスタ４は、画素ＰＸＢが選択状態のとき、フローティングディフュージョン７上の信号電位に応じた信号を垂直読出線９に出力する。

上記の構成は、４個のトランジスタによって構成される画素ＰＸＢ内に２個のフォトダイオードが設けられることになるので、一般に２トランジスタ構成と呼ばれる。これに対して、図１３の場合には、３個のトランジスタによって構成される画素ＰＸ内に１個のフォトダイオードが設けられているので、３トランジスタ構成と呼ばれる。

図１５の構成の画素ＰＸＢによっても、図１３、図１４に示した実施の形態４の場合と同様の制御によって、Ａ／Ｄ変換後のデジタル画素信号に対して相関２重サンプリングによるノイズ除去が可能になるともに、Ａ／Ｄ変換処理と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送を行なうことができる。ただし、図１５の場合には、転送トランジスタ２Ａ，２Ｂは選択的にオン状態になり、フォトダイオード３Ａ，３Ｂのいずれか一方に発生した光電荷が選択的に読み出される。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ リセットトランジスタ、２，２Ａ，２Ｂ 転送トランジスタ、３，３Ａ，３Ｂ フォトダイオード（光電変換部）、４ 増幅トランジスタ、５ 選択トランジスタ、７ フローティングディフュージョン（電荷蓄積部）、９ 垂直読出線、１０，１０Ａ，１０Ｂ，１０Ｃ カラム回路、１１ 画素アレイ、１２ 垂直走査回路（行選択回路）、１３ 水平走査回路（列選択回路）、１４ タイミング生成器、１８，１８Ａ，１８Ｂ 出力バス、２０，５０，６０，６０Ａ Ａ／Ｄ変換器、２１ レジスタ部（データ保持部）、２４ 演算器、３１ サンプルホールド回路、３４ 第１のラッチ回路、３５ 第２のラッチ回路、３６ 第３のラッチ回路、４１ ランプ信号生成器、４２ カウンタ、１００ 固体撮像装置、ＣＮＴ カウンタ信号、ＨＳＣＡＮ 列選択信号、ＰＸ，ＰＸＡ，ＰＸＢ 画素、ＲＭＰ ランプ信号、ＲＳＴ 画素リセット信号、ＲＸ リセット信号、ＳＩＧ 画素信号、ＳＬ 選択信号、ＴＲＦ１ 第１のタイミング信号（パルス信号）、ＴＲＦ２ 第２のタイミング信号（パルス信号）、ＴＸ，ＴＸＡ，ＴＸＢ 転送信号。

Claims (7)

1. 各々が光電変換素子および電荷蓄積部を有する、行列状に配列された複数の画素を含む画素アレイと、
   前記画素アレイの列にそれぞれ対応して設けられた複数の列信号線と、
   前記画素アレイの行を選択し、選択行の各画素に出力するリセット信号および転送信号をこの順で活性化する行選択回路とを備え、
   選択行の各画素は、入力された前記リセット信号が活性状態のときに前記電荷蓄積部を初期化し、初期化状態の前記電荷蓄積部の電荷量に応じた信号を第１アナログ信号として対応の列信号線に出力し、
   選択行の各画素は、入力された前記転送信号が活性状態のときに前記光電変換素子によって生成された光電荷を前記電荷蓄積部に転送し、前記光電荷が転送された後の前記電荷蓄積部の電荷量に応じた信号を第２アナログ信号として対応の列信号線に出力し、
   さらに、前記画素アレイの列にそれぞれ対応し、各々が、対応する列の列信号線を介して受けた前記第１および第２アナログ信号をデジタル変換して第１および第２デジタル信号としてそれぞれ出力する複数のアナログ・デジタル変換器と、
   前記画素アレイの列にそれぞれ対応して設けられた複数のデータ保持部とを備え、
   前記複数のデータ保持部の各々は、
   現在の選択行に対して出力される前記リセット信号が非活性状態になった後、引き続いて前記転送信号が活性状態になるまでの間に発生する第１のパルス信号に基づいて、対応の列に設けられたアナログ・デジタル変換器から出力された前記第１デジタル信号を取込んで保持する第１のラッチ回路と、
   現在の選択行に対して出力される前記転送信号が非活性状態になった後、次の選択行に対して出力される前記リセット信号が活性状態になるまでの間に発生する第２のパルス信号に基づいて、前記第１のラッチ回路に保持されている前記第１デジタル信号を取込んで保持する第２のラッチ回路と、
   現在の選択行に対して出力される前記転送信号が非活性状態になった後、次の選択行に対して出力される前記リセット信号が活性状態になるまでの間に発生する第３のパルス信号に基づいて、対応の列に設けられたアナログ・デジタル変換器から出力された前記第２デジタル信号を取込んで保持する第３のラッチ回路とを含む、固体撮像装置。
2. 前記第３のパルス信号は、前記第２のパルス信号と同じ信号である、請求項１に記載の固体撮像装置。
3. 前記画素アレイの列を選択する列選択回路と、
   前記列選択回路によって選択された列に対応する前記第２および第３のラッチ回路がそれぞれ保持する前記第１および第２デジタル信号の転送を受け、受信したこれらの信号の差を算出する演算器とをさらに備える、請求項２に記載の固体撮像装置。
4. 現在の選択行に対応して前記第２および第３のラッチ回路に保持されている前記第１および第２デジタル信号は、次の選択行に対応する前記第１および第２デジタル信号を前記第２および第３のラッチ回路に取込むために前記第２および第３のパルス信号が発生するまでの間に、前記演算器に転送される、請求項３に記載の固体撮像装置。
5. 前記複数のアナログ・デジタル変換器の各々は、積分型の変換器である、請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 前記複数のアナログ・デジタル変換器の各々は、逐次比較型の変換器である、請求項１〜４のいずれか１項に記載の固体撮像装置。
7. 前記複数のアナログ・デジタル変換器の各々は、巡回型またはパイプライン型の変換器である、請求項１〜４のいずれか１項に記載の固体撮像装置。

Images