WO2018181463A1 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

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俊介 大倉
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ブリルニクスジャパン株式会社
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Definitions

  • the present invention relates to a solid-state imaging device, a driving method for the solid-state imaging device, and an electronic apparatus.
  • CMOS Complementary Metal Oxide Semiconductor
  • image sensor solid-state imaging device
  • CMOS image sensors are widely applied as a part of various electronic devices such as digital cameras, video cameras, surveillance cameras, medical endoscopes, personal computers (PCs), and mobile terminal devices (mobile devices) such as mobile phones. Yes.
  • the CMOS image sensor has an FD amplifier having a photodiode (photoelectric conversion element) and a floating diffusion layer (FD: Floating Diffusion) for each pixel, and the readout selects one row in the pixel array.
  • FD floating diffusion layer
  • a column parallel output type in which these are simultaneously read in the column output direction is the mainstream.
  • CMOS image sensor By the way, in the CMOS image sensor, an operation of sequentially scanning and reading out the photoelectric charge generated and accumulated by the photodiode for each pixel or for each row is performed.
  • this rolling scan that is, when a rolling shutter is employed as an electronic shutter, the start time and end time of exposure for accumulating photocharges cannot be made to coincide for all pixels. Therefore, in the case of sequential scanning, there is a problem that a captured image is distorted when a moving subject is imaged.
  • exposure is started at the same timing for all pixels in the pixel array unit as an electronic shutter.
  • a global shutter that executes the end of exposure is employed.
  • CMOS image sensor that employs a global shutter as an electronic shutter
  • a signal holding unit that holds a signal read from a photoelectric conversion reading unit in a signal holding capacitor is provided in a pixel.
  • CMOS image sensor employing a global shutter electric charges from photodiodes are accumulated as voltage signals all at once in a signal holding capacitor of a signal holding unit, and then sequentially read out to ensure simultaneity of the entire image (for example, Non-Patent Document 1).
  • This CMOS image sensor has a bypass switch that bypasses the signal holding unit and transfers the output of the photoelectric conversion readout unit to the signal line, and has a rolling shutter function in addition to the global shutter function. Has been.
  • the stacked CMOS image sensor described in Non-Patent Document 1 has a stacked structure in which a first substrate (Pixel die) and a second substrate (ASIC die) are connected through microbumps (connection portions).
  • a photoelectric conversion readout unit for each pixel is formed on the first substrate, and a signal holding unit, a signal line, a vertical scanning circuit, a horizontal scanning circuit, a column readout circuit, etc. are formed on the second substrate. ing.
  • Non-Patent Document 2 describes a configuration example of a column readout circuit of a CMOS image sensor (FIG. 5).
  • This column readout circuit has a configuration corresponding to a rolling shutter function, and includes a column amplifier, a correlated double sampling (CDS) circuit, and an analog-digital converter (ADC). .
  • CDS correlated double sampling
  • ADC analog-digital converter
  • a column readout circuit has a capacitor capacity for holding a reset level and a signal level of pixel output, and different pixel output signals are arranged for each function.
  • AD converter it is necessary to perform processing by an AD converter, and the area occupied by the capacitor capacity and the power consumption for driving it are problematic.
  • the readout reset signal and readout luminance signal are sequentially read from the pixels and processed by the column readout circuit.
  • the global shutter mode the readout luminance signal and readout reset signal are read out in order from the pixel and processed by the column readout circuit. Therefore, the current situation is that the column readout circuit must be configured separately for the rolling shutter function and the global shutter function.
  • a readout signal read from the pixel a case of a single end signal or a case of a differential signal can be considered. And disadvantages such as complicating control.
  • the present invention makes it possible to share a readout circuit regardless of the operation mode and the signal form of the readout signal, and thus, solid-state imaging capable of realizing a reduction in circuit scale, easy control, and low power consumption.
  • An apparatus, a driving method of a solid-state imaging device, and an electronic apparatus are provided.
  • a solid-state imaging device includes a pixel unit in which pixels that perform photoelectric conversion are disposed, and analog digital (AD) that converts a pixel signal read from the pixel to a signal line from an analog signal to a digital signal.
  • AD analog digital
  • a read circuit having a conversion function wherein the pixel signal read from the pixel includes a first pixel signal including a read reset signal and a read luminance signal sequentially read from the pixel by a first operation; And a second pixel signal including a readout luminance signal and a readout reset signal that are sequentially read out from the pixel by the operation of 2, and the readout circuit includes an amplification unit that amplifies the pixel signal;
  • the AD signal that converts the pixel signal amplified by the amplifying unit from an analog signal to a digital signal in association with the search signal. It includes a part, and wherein the first first when the pixel signal of the second search signal when the searching signal and the second pixel signal can be set in a relationship search level is inverted.
  • the second aspect of the present invention has a pixel portion in which pixels that perform photoelectric conversion are arranged, and an analog-to-digital (AD) conversion function that converts a pixel signal read from the pixel to a signal line from an analog signal to a digital signal.
  • the pixel signal read from the pixel is a first pixel signal including a read reset signal and a read luminance signal that are sequentially read from the pixel by a first operation.
  • the search signal supplied to the readout circuit is at least one of a first search signal for the first pixel signal and a second search signal for the second pixel signal. The search level is reversed.
  • An electronic apparatus includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device includes pixels that perform photoelectric conversion.
  • a pixel circuit, and a readout circuit having an analog-digital (AD) conversion function for converting a pixel signal read from the pixel to a signal line from an analog signal into a digital signal, and the pixel signal read from the pixel is: A first pixel signal including a read reset signal and a read luminance signal sequentially read from the pixels by the first operation, and a second pixel including a read luminance signal and a read reset signal sequentially read from the pixels by the second operation.
  • AD analog-digital
  • a pixel signal, and the readout circuit includes: an amplification unit that amplifies the pixel signal; and the amplification unit.
  • An AD converter that converts the widened pixel signal from an analog signal to a digital signal in association with the search signal, and includes the first search signal and the second pixel signal of the first pixel signal.
  • the second search signal at that time can be set in a relationship in which the search level is inverted.
  • the present invention it is possible to share a read circuit regardless of the operation mode and the signal form of the read signal, and as a result, it is possible to reduce the circuit scale, facilitate control, and reduce power consumption.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating an example of the first pixel and the second pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram for explaining the pixel array in the pixel portion of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 4 is a diagram for explaining a configuration example of a column output readout system of the pixel unit of the solid-state imaging device according to the embodiment of the present invention.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the column readout circuit of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 6 is a diagram for explaining a stacked structure of the solid-state imaging device according to the first embodiment.
  • FIGS. 7A to 7D are timing charts for mainly explaining the reading operation in the pixel portion in the rolling shutter mode of the solid-state imaging device according to the first embodiment.
  • FIGS. 8A to 8L are timing charts for explaining mainly the reading operation in the column reading circuit in the rolling shutter mode of the solid-state imaging device according to the first embodiment.
  • FIGS. 9A to 9G are timing charts mainly for explaining the reading operation in the pixel portion in the global shutter mode of the solid-state imaging device according to the first embodiment.
  • (A) to (L) are timing charts for mainly explaining the reading operation in the column reading circuit in the global shutter mode of the solid-state imaging device according to the first embodiment.
  • FIG. 11 is a diagram illustrating a configuration example of the pixel and column readout circuit of the solid-state imaging device according to the second embodiment of the present invention.
  • FIGS. 12A to 12K are timing charts for mainly explaining the reading operation in the column reading circuit in the differential rolling shutter mode of the solid-state imaging device according to the second embodiment.
  • FIG. 13 is a diagram illustrating a configuration example of the first pixel of the solid-state imaging device according to the third embodiment of the present invention.
  • FIGS. 14A to 14F are timing charts for mainly explaining the reading operation in the pixel section in the global shutter mode of the solid-state imaging device according to the third embodiment.
  • FIG. 15A to 15L are timing charts for mainly explaining the reading operation in the column reading circuit in the global shutter mode of the solid-state imaging device according to the third embodiment.
  • FIG. 16 is a circuit diagram showing a configuration example of the first operational amplifier of the column readout circuit according to the third embodiment.
  • FIG. 17 is a diagram for explaining an example of control of the input range of the first operational amplifier in the differential global shutter mode.
  • FIG. 18 is a circuit diagram showing a configuration example of a column read circuit according to the fourth embodiment of the present invention.
  • 19A and 19B are diagrams for explaining a configuration example of a search signal input unit corresponding to the inverted binary search method employed in the AD conversion unit according to the fourth embodiment. It is a figure which shows an example of a structure of the electronic device to which the solid-state imaging device which concerns on embodiment of this invention is applied.
  • Solid-state imaging device 20, 20A, 20B: Pixel unit, PD21, PD22 ... Photodiode, TG1-Tr, TG2-Tr ... Transfer transistor, RST1-Tr, RST2 -Tr ... reset transistor, SF1-Tr, SF2-Tr, SF3-Tr ... source follower transistor, SEL1-Tr, SEL2-Tr, SEL3-Tr ... selection transistor, FD21, FD22 ... floating Diffusion, 21 ... first pixel, 211 ... photoelectric conversion readout unit, 212 ... signal holding unit, 22 ... second pixel, 221 ... photoelectric conversion readout unit, 30 ...
  • Vertical scanning circuit 40, 40C... Readout circuit (column readout circuit), 420... Amplification section, 430.
  • PRC Signal processing circuit
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • the solid-state imaging device 10 is configured by, for example, a CMOS image sensor.
  • the solid-state imaging device 10 includes a pixel unit 20 as an imaging unit, a vertical scanning circuit (row scanning circuit) 30, a readout circuit (column readout circuit) 40, and a horizontal scanning circuit (column scanning circuit) 50. , And a timing control circuit 60 as main components.
  • the vertical scanning circuit 30, the readout circuit 40, the horizontal scanning circuit 50, and the timing control circuit 60 constitute a pixel signal readout unit 70.
  • the solid-state imaging device 10 includes a first pixel including a photoelectric conversion readout unit and a signal holding unit as pixels, and a photoelectric conversion readout unit in the pixel unit 20, as will be described in detail later.
  • a stacked CMOS image sensor having both the operation functions of the rolling shutter as the first operation and the global shutter as the second operation is mixed.
  • the pixel unit 20 includes a first pixel array in which photoelectric conversion readout units of a plurality of first pixels are arranged in a matrix, and a plurality of first pixels.
  • the signal holding units are configured to include a holding unit array in which the signal holding units are arranged in a matrix, and a second pixel array in which the photoelectric conversion readout units of the plurality of second pixels are arranged in a matrix.
  • the rolling shutter mode which is the first operation
  • the readout signals of the photoelectric conversion readout units of the first pixel and the second pixel are immediately output without following the bypass path to the first vertical signal line.
  • the global shutter mode which is the second operation
  • the holding signal of the signal holding unit of the first pixel is output to the second vertical signal line.
  • the column readout circuit 40 performs amplification processing and AD conversion processing on the pixel readout signal transmitted through the first vertical signal line or the second vertical signal line.
  • the column readout circuit 40 is one regardless of the operation mode and the signal form of the readout signal (signal such as single end or differential). It can be shared by two circuit configurations.
  • FIG. 2 is a circuit diagram illustrating an example of the first pixel and the second pixel of the solid-state imaging device 10 according to the first embodiment of the present invention.
  • the first pixel 21 arranged in the pixel unit 20 includes a photoelectric conversion readout unit 211 and a signal holding unit 212.
  • the second pixel 22 disposed in the pixel unit 20 includes a photoelectric conversion readout unit 221.
  • the photoelectric conversion readout unit 211 of the first pixel 21 includes a photodiode (photoelectric conversion element) and an in-pixel amplifier.
  • the photoelectric conversion readout unit 211 includes a photodiode PD21 that is a photoelectric conversion element, for example.
  • a transfer transistor TG1-Tr as a transfer element
  • a reset transistor RST1-Tr as a reset element
  • a source follower transistor SF1-Tr as a source follower element
  • an output node ND21 and a selection element (selection switch)
  • Selection switch selection switch
  • the photoelectric conversion readout unit 211 of the first pixel 21 includes the transfer transistor TG1-Tr, the reset transistor RST1-Tr, the source follower transistor SF1-Tr, and the selection transistor SEL1-Tr. 4 transistors (4Tr) are included.
  • the output node ND21 is connected to the input unit of the signal holding unit 212 of the first pixel 21, and the first vertical signal line is connected via the selection transistor SEL1-Tr. It is connected to LSGN11.
  • the photoelectric conversion readout unit 211 outputs a readout reset signal (signal voltage) (VRST1) and a readout luminance signal (signal voltage) (VSIG1), which are the first pixel signal pixout1, to the first vertical signal line LSGN11 in the rolling shutter mode. To do.
  • the photoelectric conversion readout unit 211 outputs a readout luminance signal (signal voltage) (VSIG1) and a readout reset signal (signal voltage) (VRST1), which are the second pixel signal pxout2, in the global shutter mode to the signal holding unit 212.
  • VSIG1 readout luminance signal
  • VRST1 readout reset signal
  • the first vertical signal line LSGN11 is driven by the constant current source Ibias1 in the rolling shutter mode
  • the second vertical signal line LSGN12 is driven by the constant current source Ibias1 in the global shutter mode.
  • the constant current source Ibias1 is shared by the rolling shutter mode and the global shutter mode.
  • the constant current source Ibias1 is switched in connection destination according to the operation mode by the switch unit 410.
  • the first vertical signal line LSGN11 is connected to the constant current source Ibias1
  • the second vertical signal line LSGN12 is connected to the reference potential VSS (for example, ground).
  • the second vertical signal line LSGN12 is connected to the constant current source Ibias1
  • the first vertical signal line LSGN11 is connected to the reference potential VSS (for example, ground).
  • the photodiode PD21 generates and accumulates signal charges (here, electrons) corresponding to the amount of incident light.
  • signal charges here, electrons
  • each transistor is an n-type transistor
  • the signal charge may be a hole or each transistor may be a p-type transistor.
  • the present embodiment is also effective when a plurality of photodiodes and transfer transistors share each transistor.
  • the transfer transistors TG1-Tr of the photoelectric conversion readout unit 211 are connected between the photodiode PD21 and the floating diffusion FD21, and are controlled by a control signal TG applied to the gate through the control line.
  • the transfer transistors TG1-Tr are in a conductive state when the control signal TG is selected during a transfer period in which the control signal TG is high (H), and transfer charges (electrons) photoelectrically converted and accumulated by the photodiode PD21 to the floating diffusion FD21.
  • the reset transistors RST1-Tr are connected between the power supply potential VDD and the floating diffusion FD21, and are controlled by a control signal RST applied to the gate through the control line.
  • the reset transistors RST1-Tr are turned on when the control signal RST is selected during the reset period when the H level is reset, and reset the floating diffusion FD21 to the potential of the power supply voltage VDD.
  • the source follower transistor SF1-Tr and the selection transistor SEL1-Tr are connected in series between the power supply potential VDD and the first vertical signal line LSGN11 driven by the constant current source Ibias1.
  • An output node ND21 is formed by a connection point between the source of the source follower transistor SF1-Tr and the drain of the selection transistor SEL1-Tr.
  • the signal line LSGN13 between the output node ND21 and the input unit of the signal holding unit 212 is driven by, for example, a constant current source Ibias3 arranged at the input unit of the signal holding unit 212.
  • the source follower transistor SF1-Tr is a column output read reset signal (VRST1) and read luminance signal (VSIG1) or read luminance signal (VSIG1) and read reset signal obtained by converting the charge of the floating diffusion FD21 into a voltage signal corresponding to the amount of charge. (VRST1) is output to the output node ND21.
  • a floating diffusion FD21 is connected to the gate of the source follower transistor SF1-Tr, and the selection transistors SEL1-Tr are controlled by a control signal SEL applied to the gate through a control line.
  • the selection transistors SEL1-Tr are turned on when the control signal SEL is selected during a selection period of H level.
  • the source follower transistor SF1-Tr outputs the read reset signal (VRST1) and the read luminance signal (VSIG1) obtained by converting the charge of the floating diffusion FD21 into a voltage signal corresponding to the amount of charge to the first vertical signal line LSGN11. .
  • the signal holding unit 212 of the first pixel 21 basically includes an input unit 2121 to which the constant current source Ibias3 is connected, a sample hold unit 2122, an output unit 2123, and nodes ND22 to ND24.
  • the constant current source Ibias3 is connected between the node ND22 and the reference potential VSS, and is controlled to be in an on state, for example, during a predetermined period during the global shutter period.
  • a switch element connected between the node ND22 and the reference potential VSS and controlled to be in an on state during a predetermined period in the global shutter period may be provided.
  • the sample hold unit 2122 includes a switch element SW21 that selectively connects the signal holding capacitor of the sample hold unit 2122 to the output node ND21 of the photoelectric conversion readout unit 211 and the first pixel 21 in the global shutter period that is the second period.
  • Signal holding capacitors C21 and C22 capable of holding a signal output from the output node ND21 of the photoelectric conversion readout unit 211, and a reset transistor RST3-Tr for resetting the no ND24.
  • a terminal a of the switch element SW21 is connected to an input node ND22 connected to the third signal line LSGN13, and a terminal b is connected to a node ND23 connected to the sample hold unit 2122 side.
  • the switch element SW21 becomes conductive when terminals a and b are connected, for example, during a period when the signal sw1 is at a high level.
  • the signal holding capacitor C21 is connected between the node ND23 and the node ND24.
  • the signal holding capacitor C22 is connected between the node ND24 and the reference potential VSS.
  • the reset transistor RST3-Tr is connected between the power supply potential VDD and the node ND24, and is controlled by a control signal RST3 applied to the gate through the control line.
  • the reset transistors RST3-Tr are turned on when the control signal RST3 is selected during the reset period of the H level, and reset the node ND24 (and the capacitors C21, C22) to the potential of the power supply voltage VDD.
  • the output unit 2123 includes a source follower transistor SF3-Tr that outputs a signal held in the signal holding capacitors C21 and C22 in accordance with the holding voltage during the global shutter period, which is the second period, and selectively holds the held signal.
  • the signal is output to the second vertical signal line LSGN12 driven by the constant current source Ibias1 through the selection transistor SEL3-Tr.
  • the source follower transistor SF3-Tr and the selection transistor SEL3-Tr are connected in series between the power supply potential VDD and the second vertical signal line LSGN12 driven by the constant current source Ibias1.
  • a node ND24 is connected to the gate of the source follower transistor SF3-Tr, and the selection transistor SEL3-Tr is controlled by a control signal SEL3 applied to the gate through a control line.
  • the selection transistors SEL3-Tr are turned on when the control signal SEL3 is selected during the selection period of the H level.
  • the source follower transistor SF3-Tr outputs a column output read voltage (VRST, VSIG) corresponding to the holding voltage of the signal holding capacitors C21, C22 to the second vertical signal line LSGN12.
  • the configuration of the signal holding unit 212 described above is an example, and the readout luminance signal (VSIG1) and readout reset signal (VRST1) output from the photoelectric conversion readout unit 211 described above during the global shutter period that is the second period.
  • Any circuit may be used as long as it is a circuit having a function of holding
  • the second pixel 22 disposed in the pixel unit 20 includes a photoelectric conversion readout unit 221.
  • the photoelectric conversion readout unit 221 of the second pixel 22 has the same configuration as the photoelectric conversion readout unit 211 of the first pixel 21 described above.
  • the photoelectric conversion readout unit 221 of the second pixel 22 includes a photodiode (photoelectric conversion element) and an in-pixel amplifier.
  • the photoelectric conversion readout unit 221 includes a photodiode PD22 that is a photoelectric conversion element, for example.
  • a transfer transistor TG2-Tr as a transfer element
  • a reset transistor RST2-Tr as a reset element
  • a source follower transistor SF2-Tr as a source follower element
  • selection switch Each has one transistor SEL2-Tr.
  • the photoelectric conversion readout unit 221 of the second pixel 22 includes the transfer transistor TG2-Tr, the reset transistor RST2-Tr, the source follower transistor SF2-Tr, and the selection transistor SEL2-Tr. 4 transistors (4Tr) are included.
  • the photoelectric conversion read unit 221 outputs a read reset signal (signal voltage) (VRST2) and a read luminance signal (signal voltage) (VSIG2) to the first vertical signal line LSGN11 in the rolling shutter mode. To do.
  • the photodiode PD22 generates and accumulates signal charges (here, electrons) corresponding to the amount of incident light.
  • signal charges here, electrons
  • each transistor is an n-type transistor
  • the signal charge may be a hole or each transistor may be a p-type transistor.
  • the present embodiment is also effective when a plurality of photodiodes and transfer transistors share each transistor.
  • the transfer transistor TG2-Tr of the photoelectric conversion readout unit 221 is connected between the photodiode PD22 and the floating diffusion FD22, and is controlled by a control signal TG applied to the gate through the control line.
  • the transfer transistors TG2-Tr are in the conductive state when the control signal TG is selected during the H level transfer period, and transfer the charges (electrons) photoelectrically converted and accumulated by the photodiode PD22 to the floating diffusion FD22.
  • the reset transistor RST2-Tr is connected between the power supply potential VDD and the floating diffusion FD22, and is controlled by a control signal RST applied to the gate through the control line.
  • the reset transistors RST2-Tr are turned on when the control signal RST is selected during the H level reset period and reset the floating diffusion FD22 to the potential of the power supply voltage VDD.
  • the source follower transistor SF2-Tr and the selection transistor SEL2-Tr are connected in series between the power supply potential VDD and the first vertical signal line LSGN11 driven by the constant current source Ibias1.
  • a floating diffusion FD22 is connected to the gate of the source follower transistor SF2-Tr, and the selection transistor SEL2-Tr is controlled by a control signal SEL applied to the gate through a control line.
  • the selection transistors SEL2-Tr are turned on when the control signal SEL is selected during the selection period of the H level.
  • the source follower transistor SF2-Tr converts the column output read reset signal (VRST2) and read luminance signal (VSIG2) obtained by converting the charge of the floating diffusion FD22 into a voltage signal corresponding to the charge amount to the first vertical signal line LSGN11. Output to.
  • a first pixel 21 and a second pixel 22 having the above-described configuration are arranged as a pixel array, for example, as shown in FIG. An array is combined.
  • FIG. 3 is a diagram for explaining a pixel array in the pixel unit 20 of the solid-state imaging device 10 according to the first embodiment of the present invention.
  • the pixel unit 20 of the solid-state imaging device 10 includes a first pixel array 230, a holding unit array 240, an upper second pixel array 250-1, and a lower second pixel array 250. -2.
  • the photoelectric conversion readout units 211 of the plurality of first pixels 21 are arranged in a two-dimensional matrix (matrix) of N rows ⁇ M columns.
  • the photoelectric conversion readout unit 211 of the plurality of first pixels 21 is in a two-dimensional matrix form of N rows ⁇ M columns so that an image with an aspect ratio of 16: 9 can be output. Arranged in a matrix).
  • the signal holding units 212 of the plurality of first pixels 21 are arranged in a two-dimensional matrix (matrix) of N rows ⁇ M columns corresponding to the first pixel array 230. .
  • the holding unit array 240 includes N rows ⁇ M columns of signal holding units 212 for the plurality of first pixels 21 so that an image with an aspect ratio of, for example, 16: 9 can be output.
  • Matrix a two-dimensional matrix
  • the upper second pixel array 250-1 includes photoelectric conversion readout units 221 of a plurality of second pixels 22 arranged in a two-dimensional matrix (matrix) of P (P ⁇ N) rows ⁇ M columns. Yes.
  • the photoelectric conversion readout unit 221 of the plurality of second pixels 22 has a two-dimensional matrix shape (matrix shape) of P (P ⁇ N) rows ⁇ M columns. Is arranged.
  • the second pixel arrays 250-1 and 250-2 are disposed on both sides (upper and lower sides) of the first vertical signal line LSGN11 in the first pixel array 230 in the wiring direction.
  • the second pixel array 250 may be disposed on at least one side of both sides of the first vertical signal line LSGN11 in the wiring direction of the first pixel array 230.
  • the second pixel arrays 250-1 and 250-2 are activated together with the first pixel array 230 in the rolling shutter mode so that an image having an aspect ratio of 1: 1 can be output as a whole.
  • the photoelectric conversion readout units 221 of the second pixels 22 are arranged in a two-dimensional matrix (matrix) of P (P ⁇ N) rows ⁇ M columns.
  • the aspect ratio may be an arbitrary ratio such as 4: 3.
  • the first pixel array 230 may be used as an area for electronic camera shake correction to output an image with an aspect ratio of 16: 9.
  • the photoelectric conversion readout units 211 in the same column of the first pixel array 230 and the second pixel arrays 250-1 and 250-2 are connected to the common first vertical signal line LSGN11.
  • the solid-state imaging device 10 has a laminated structure of a first substrate (upper substrate) and a second substrate (lower substrate), the first pixel array 230 and the second substrate are formed on the first substrate. Pixel arrays 250-1 and 250-2 are formed, and the holding unit array 240 is formed on the second substrate so as to face the first pixel array 230.
  • the pixel unit 20 activates the first pixel array 230 and the second pixel arrays 250-1 and 250-2 in the rolling shutter mode, which is the first operation under the control of the reading unit 70, so that the pixels are sequentially arranged.
  • the pixel signal is read out and accessed in units of rows.
  • the pixel unit 20 controls the photoelectric conversion reading unit of the first pixel array 230 and the second pixel arrays 250-1 and 250-2 in the global shutter mode which is the second operation under the control of the reading unit 70.
  • the selection transistors SEL1-Tr and SEL2-Tr in 221 are in a non-selected state (the signal SEL is at a low level)
  • the first pixel array 230 and the holding unit array 240 are activated to read out pixel signals.
  • the gates of the transfer transistor TG-Tr, reset transistor RST-Tr, and selection transistor SEL-Tr are connected in units of rows. Is called.
  • each of the control lines LSEL, LRST, and LTG has (N + 2P) lines, the first vertical signal line LSGN11, and the second vertical signal line.
  • the vertical scanning circuit 30 controls the photoelectric conversion readout unit 211 and the signal holding unit 212 of the first pixel 21 and the second pixel 22 through the row scanning control line in the shutter row and readout row according to the control of the timing control circuit 60.
  • the photoelectric conversion readout unit 221 is driven. Further, the vertical scanning circuit 30 outputs a row selection signal of a row address of a read row that reads out the signal and a shutter row that resets the charge accumulated in the photodiode PD in accordance with the address signal.
  • the column readout circuit 40 includes a plurality of column signal processing circuits (not shown) arranged corresponding to the respective column outputs of the pixel unit 20, and enables a column parallel processing by the plurality of column signal processing circuits. It may be configured.
  • the column readout circuit 40 is connected to the first vertical signal line LSGN11 from the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22 in the rolling shutter mode which is the first operation.
  • the read first pixel signal pixout1 (VSL1) and the second operation are read from the signal holding unit 212 of the first pixel 21 to the second vertical signal line LSGN12 in the global shutter mode which is the second operation.
  • amplification processing and AD conversion processing are performed on the second pixel signal pixout2 (VSL2).
  • the first pixel signal pixout1 (VSL1) is the pixel (in this example, the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout of the second pixel 22 in the rolling shutter mode which is the first operation).
  • the second pixel signal pixout2 (VSL2) is read luminance sequentially read out from the pixels (in this example, the photoelectric conversion readout unit 211 of the first pixel 21 and further the signal holding unit 212) in the global shutter mode which is the second operation.
  • the column readout circuit 40 can be shared by one circuit configuration regardless of the operation mode and the signal form of the readout signal (signal such as single end or differential). It is made possible.
  • the column readout circuit 40 includes an amplifier (AMP) 41 and an ADC (analog / digital converter; AD converter) 42.
  • the column readout circuit 40 amplifies the first pixel signal pixout1 (VSL1) and the second pixel signal pixout2 (VSL2), and is amplified by the amplification unit 420.
  • the AD conversion unit 430 includes an AD converter that converts the analog readout signals VSL1 and VSL2 output from each column of the pixel unit 20 into digital signals.
  • the column readout circuit 40 sends, for example, a signal transmitted through the first vertical signal line LSGN11 and a signal transmitted through the second vertical signal line LSGN12 to the column signal processing circuit of each column.
  • a circuit for selectively inputting according to the operation mode is arranged.
  • FIG. 5 is a circuit diagram showing a configuration example of the column readout circuit of the solid-state imaging device according to the first embodiment of the present invention.
  • the column readout circuit 40 amplifies the first pixel signal pixout1 (VSL1), the second pixel signal pixout2 (VSL2), and the pixel signal amplified by the amplification unit 420.
  • an AD conversion unit 430 that converts an analog signal into a digital signal in association with a search signal (for example, Vramp) is connected in cascade.
  • An input unit 440 for selectively inputting to the input terminal is disposed.
  • the amplifying unit 420 includes a first operational amplifier (hereinafter referred to as an operational amplifier) 421, a first sampling capacitor (input capacitor) Cs1, a first feedback capacitor (feedback capacitor) Cf1, a second sampling capacitor Cs2, a second The feedback capacitor Cf2, the first switch unit SW421, the second switch unit SW422, the first auto-zero switch unit SW423, the output node ND421, the offset potential VOS, and the reference potential Vref are configured.
  • an operational amplifier hereinafter referred to as an operational amplifier
  • the feedback capacitor Cf2 the first switch unit SW421, the second switch unit SW422, the first auto-zero switch unit SW423, the output node ND421, the offset potential VOS, and the reference potential Vref are configured.
  • the first operational amplifier 421 has two input terminals, a first input terminal, which is an inverting input terminal ( ⁇ ) in the present embodiment, and a second input terminal, which is a non-inverting input terminal (+) in the present embodiment.
  • the difference between the input voltage Vin1 to the first input terminal ( ⁇ ) and the input voltage Vin2 to the second input terminal (+) is multiplied (amplified) by a gain A0 to obtain an amplifier output ampout. If the gain (A0) is sufficiently high, when the negative feedback circuit is configured via the first switch unit SW421 or the first auto-zero switch unit SW423, The input terminal (+) is virtually grounded.
  • the output terminal of the first operational amplifier 421 is connected to the output node ND421.
  • the first sampling capacitor Cs1 includes a first output terminal TO1 of the input unit 440 as an input line end of the first pixel signal or the second pixel signal and a first input terminal ( ⁇ ) of the first operational amplifier 421. Connected between and.
  • the second sampling capacitor Cs2 includes the second output terminal TO2 of the input unit 440 as the input line end of the first pixel signal or the second pixel signal and the second input terminal (+) of the first operational amplifier 421. Connected between and.
  • the following pixel signals are supplied according to the four mode signals MOD1 to MOD4.
  • the first mode signal MOD1 the single-ended first pixel signal pixout1 in the rolling shutter mode is supplied from the first output terminal TO1 of the input unit 440.
  • the second mode signal MOD2 the single-ended second pixel signal pixout2 in the global shutter mode is supplied from the first output terminal TO1 of the input unit 440.
  • the third mode signal MOD3 one first pixel signal pixout1d1 of the differential signals in the differential rolling shutter mode is supplied from the first output terminal TO1 of the input unit 440.
  • the fourth mode signal MOD4 one second pixel signal pixout2d1 of the differential signals in the differential global shutter mode is supplied from the first output terminal TO1 of the input unit 440.
  • the following pixel signals are supplied according to the four mode signals MOD1 to MOD4.
  • the pixel signal is not supplied from the second output terminal TO2 of the input unit 440.
  • the pixel signal is not supplied from the second output terminal TO2 of the input unit 440.
  • the other first pixel signal pixout1d2 of the differential signals in the differential rolling shutter mode is supplied from the second output terminal TO2 of the input unit 440.
  • the other second pixel signal pixout2d2 of the differential signals in the differential global shutter mode is supplied from the second output terminal TO2 of the input unit 440.
  • the first feedback capacitor Cf1 has one electrode end connected to the first input terminal ( ⁇ ) of the first operational amplifier 421 and the other electrode end connected to the first switch unit SW421.
  • the second feedback capacitor Cf2 has one electrode end connected to the second input terminal (+) of the first operational amplifier 421 and the other electrode end connected to a reference potential VSS (for example, ground GND).
  • VSS for example, ground GND
  • the terminal a is connected to the other electrode end of the first sampling capacitor Cf1
  • the terminal b is connected to the output node ND421 (the output terminal of the first operational amplifier 421)
  • the terminal c is offset. It is connected to the potential VOS.
  • the control signal CKOS is at a low level (L)
  • the first switch unit SW421 connects the terminal a to the terminal b
  • the control signal CKOS is at a high level (H)
  • the first switch unit SW421 connects the terminal a to the terminal c.
  • the control signal CKOS includes a first mode signal MOD1 (single-ended rolling shutter mode) and a third mode signal MOD3 (differential rolling shutter mode) supplied to the input unit 440.
  • the fourth mode signal MOD4 (differential global shutter mode) is supplied at the L level
  • the second mode signal MOD2 (single-ended global shutter mode) is supplied with a clock. That is, in the first feedback capacitor Cf1, the mode signal supplied to the input unit 440 includes a first mode signal MOD1 (single-ended rolling shutter mode) and a third mode signal MOD3 (differential rolling shutter mode).
  • the fourth mode signal MOD4 (differential global shutter mode)
  • the fourth mode signal MOD4 is connected between the first input terminal ( ⁇ ) of the first operational amplifier 421 and the output node ND421.
  • the first feedback capacitor Cf1 has a first input terminal ( ⁇ ) of the first operational amplifier 421 when the mode signal supplied to the input unit 440 is the second mode signal MOD2 (single-ended global shutter mode). Transitions between a state connected to the output node ND421 and a state connected to the offset potential VOS.
  • the second switch unit SW422 has a terminal a connected to the second input terminal (+) of the first operational amplifier 421 and a terminal b connected to the reference potential Vref.
  • the second switch unit SW422 is supplied with a control signal VREFSH as a clock. When the clock is at an H level, the terminals a and b are held in a conductive state (on state), and when the clock is at an L level, the terminals a and b are not connected. It is held in a conductive state (off state).
  • the second switch unit SW422 When the mode signal supplied to the input unit 440 is the first mode signal MOD1 (single-end rolling shutter mode) and the second mode signal MOD2 (single-end global shutter mode), the second switch unit SW422 The terminals a and b are held in the conducting state (ON state), and are conducted when the third mode signal MOD3 (differential rolling shutter mode) and the fourth mode signal MOD4 (differential global shutter mode). The state (on state) and non-conduction state (off state) are transitioned.
  • the mode signal supplied to the input unit 440 is the first mode signal MOD1 (single-end rolling shutter mode) and the second mode signal MOD2 (single-end global shutter mode)
  • the second switch unit SW422 The terminals a and b are held in the conducting state (ON state), and are conducted when the third mode signal MOD3 (differential rolling shutter mode) and the fourth mode signal MOD4 (differential global shutter mode).
  • the auto zero switch unit SW423 has a terminal a connected to the first input terminal ( ⁇ ) of the first operational amplifier 421 and a terminal b connected to the output node ND421 (output terminal of the first operational amplifier 421).
  • the control signal AZ1 is at the H level
  • the auto zero switch unit SW423 holds the terminal a and the terminal b in the conductive state (ON state)
  • the control signal AZ1 is the L level
  • the terminal a and the terminal b are held in the non-conductive state (OFF state).
  • the first operational amplifier 421 is in a reset state when the auto zero switch unit SW423 is in a conductive state.
  • the AD conversion unit 430 includes a second operational amplifier 431, a search signal input unit 432, a sample hold switch unit SW431, a third sampling capacitor Cs3, a second auto zero switch unit SW432, an input node ND431, and an output node ND432. It is configured.
  • the second operational amplifier 431 has two input terminals, a first input terminal, which is an inverting input terminal ( ⁇ ) in the present embodiment, and a second input terminal, which is a non-inverting input terminal (+) in the present embodiment.
  • the input signal voltage Vcmp supplied to the first input terminal ( ⁇ ) of the second operational amplifier 431 is the voltage held in the third sampling capacitor Cs3 and held in the fourth sampling capacitor Cs4 during AD conversion. And a signal voltage obtained by synthesizing the search signal Vramp by the search signal input unit 432.
  • the search signal Vramp is a signal having a slope waveform that changes linearly with a certain slope.
  • the search signal Vramp is supplied as a slope waveform with a downward slope to the right such that the left side has a high level and the right side has a low level like the first search signal Vramp1 in FIG.
  • the search signal Vramp for example, as the second search signal Vramp2 in FIG. 5, the left side has a low-level level and the right side has a high level slope waveform.
  • the first search signal Vramp1 and the second search signal Vramp2 have a relationship in which the search level, here, the level of the slope waveform is inverted.
  • the mode signal supplied to the input unit 440 as the search signal Vramp is the first mode signal MOD1 (single-ended rolling shutter mode) and the third mode signal MOD3 (differential rolling shutter mode).
  • the fourth mode signal MOD4 differential global shutter mode
  • the first search signal Vramp1 is supplied to the search signal input unit 432.
  • the second search signal Vramp2 is the search signal input unit. 432 is supplied.
  • the search signal input unit 432 in FIG. 5 includes a fourth sampling capacitor (input capacitor) Cs4.
  • the fourth sampling capacitor Cs4 is connected between the input node ND431 and the supply line of the search signal Vramp.
  • the second operational amplifier 431 receives the input signal voltage Vcmp input to the first input terminal ( ⁇ ) via the third sampling capacitor Cs3 and the reference potential Vref2 supplied to the second input terminal (+). In comparison, when the input signal voltage Vcmp crosses the reference potential Vref2, the comparison output signal cmpout is switched from the L level to the H level or from the H level to the L level. AD conversion is performed by measuring the time until the intersection with a counter (not shown). As described above, the second operational amplifier 431 functions as a comparator.
  • the third sampling capacitor (input capacitor) Cs3 is connected between the input node ND431 and the first input terminal ( ⁇ ) of the second operational amplifier 431.
  • the sample hold switch unit SW431 has a terminal a connected to the output node ND421 of the amplifying unit 420 and a terminal b connected to the input node ND431.
  • the sample hold switch unit SW431 for example, when the control signal SH is at the H level, the terminals a and b are held in the conductive state (on state), and when the control signal SH is at the L level, the terminals a and b are in the nonconductive state (off state). Retained.
  • the AD conversion unit 430 causes the amplifier output ampout of the amplification unit 420 to be input to the input node ND431 when the sample hold switch unit SW431 is in a conductive state.
  • the terminal a is connected to the first input terminal ( ⁇ ) of the second operational amplifier 431, and the terminal b is connected to the output node ND432 (output terminal of the second operational amplifier 431).
  • the control signal AZ2 is at the H level
  • the auto zero switch unit SW432 holds the terminal a and the terminal b in the conductive state (ON state)
  • the control signal AZ2 is at the L level
  • the terminal a and the terminal b are held in the non-conductive state (OFF state).
  • the second operational amplifier 431 is in a reset state when the auto zero switch unit SW432 is in a conductive state.
  • the first pixel signal pixout1 (VSL1) of the single end signal corresponding to the first mode signal MOD1 is input to the first sampling capacitor Cs1 of the amplifying unit 420.
  • the first feedback capacitor Cf1 of the amplifying unit 420 is connected to the output node ND421 (output terminal of the first operational amplifier 421) by the first switch unit SW421, and the second input terminal (+) of the first operational amplifier 421. Is connected to the reference potential Vref.
  • the AD converter 430 is supplied with the first search signal Vramp1 having a slope waveform that descends to the right through the search signal input unit 432.
  • the amplifying unit 420 when the second pixel signal pixout2 (VSL2) of the single end signal corresponding to the second mode signal MOD2 is input to the amplifying unit 420 and the first sampling capacitor Cs1, the amplifying unit 420 is used.
  • the feedback capacitor Cf1 is connected to the offset potential VOS or the output node ND421 (output terminal of the first operational amplifier 421) by the first switch unit SW421, and the second input terminal (+) of the first operational amplifier 421 is the reference potential.
  • the AD conversion unit 430 is supplied with the second search signal Vramp2 having a slope waveform rising to the right through the search signal input unit 432 and having a level-inverted relationship with the first search signal Vramp1.
  • the differential first pixel signals pixout1d1 (VSL1D1) and pixout1d2 (VSL1D2) corresponding to the third mode signal MOD3 are the first sampling capacitor Cs1 and the second sampling capacitor Cs1 of the amplifying unit 420.
  • the feedback capacitor Cf1 of the amplifying unit 420 is connected to the output node ND421 (the output terminal of the first operational amplifier 421) by the first switch unit SW421.
  • the AD converter 430 is supplied with the first search signal Vramp1 having a slope waveform that descends to the right through the search signal input unit 432.
  • the differential second pixel signals pixout2d1 (VSL2D1) and pixout2d2 (VSL2D2) corresponding to the fourth mode signal MOD4 are used as the first sampling capacitor Cs1 and the second sampling capacitor Cs1 of the amplifying unit 420.
  • the feedback capacitor Cf1 of the amplifying unit 420 is connected to the output node ND421 (the output terminal of the first operational amplifier 421) by the first switch unit SW421.
  • the AD converter 430 is supplied with the first search signal Vramp1 having a slope waveform that descends to the right through the search signal input unit 432.
  • the column readout circuit 40 of the first embodiment includes the pixel signal corresponding to the first mode signal MOD1, the second mode signal MOD2, the third mode signal MOD3, and the fourth mode signal MOD4. Can be processed.
  • the pixel unit 20 is configured to generate a pixel signal corresponding to the first mode signal MOD1 and the second mode signal MOD2. Therefore, the column readout circuit 40 of the first embodiment uses the single-ended first pixel signal pixout1 (VSL1) and the second mode signal MOD2 in the rolling shutter mode according to the first mode signal MOD1.
  • the single-ended second pixel signal pixout2 (VSL2) in the corresponding global shutter mode is processed.
  • the horizontal scanning circuit 50 scans a signal processed by a plurality of column signal processing circuits such as an ADC of the column readout circuit 40, transfers it in the horizontal direction, and outputs it to a signal processing circuit (not shown).
  • the timing control circuit 60 generates timing signals necessary for signal processing of the pixel unit 20, the vertical scanning circuit 30, the column readout circuit 40, the horizontal scanning circuit 50, and the like.
  • the readout unit 70 activates the first pixel array 230 and the second pixel arrays 250-1 and 250-2 in the rolling shutter mode, which is the first operation, to sequentially process pixels.
  • the first pixel signal pixout1 of the single end is read and accessed in units of rows.
  • the readout unit 70 is in the photoelectric conversion readout unit 221 of the first pixel array 230 and the second pixel arrays 250-1 and 250-2 in the global shutter mode that is the second operation.
  • Select transistor SEL1-Tr In a state where SEL2-Tr is in a non-selected state (signal SEL is at a low level), the first pixel array 230 and the holding unit array 240 are activated, and the single-ended second pixel signal pixout2 is read.
  • FIG. 6 is a diagram for explaining a stacked structure of the solid-state imaging device 10 according to the first embodiment.
  • the solid-state imaging device 10 has a stacked structure of a first substrate (upper substrate) 110 and a second substrate (lower substrate) 120.
  • the solid-state imaging device 10 is formed as an imaging device having a laminated structure that is bonded at a wafer level and cut out by dicing, for example.
  • the first substrate 110 is stacked on the second substrate 120.
  • a first pixel array 230 is formed in which the photoelectric conversion read-out portions 211 of the first pixels 21 of the pixel unit 20 are arranged around the center thereof.
  • Second pixel arrays 250-1 and 250-2 are formed on both sides (upper and lower sides) of the first vertical signal line LSGN11 in the wiring direction.
  • a first vertical signal line LSGN 11 is formed on the first substrate 110.
  • the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22 are formed in a matrix on the first substrate 110. ing.
  • the signal holding units 212 of the first pixels 21 connected to the output nodes ND21 of the photoelectric conversion readout units 211 of the first pixel array 230 centering on the center are arranged in a matrix.
  • the arranged holding unit array 240 (region 121) and the second vertical signal line LSGN12 are formed.
  • the regions 122 and 123 for the column readout circuit 40 are formed around the holding unit array 240, and in the example of FIG. Note that the column readout circuit 40 may be configured to be disposed on either the upper side or the lower side of the region 121 of the holding unit array 240.
  • a region 124 for the vertical scanning circuit 30 and a digital system or output system region 125 are formed on the side of the holding unit array 240.
  • the vertical scanning circuit 30, the horizontal scanning circuit 50, and the timing control circuit 60 may also be formed on the second substrate 120.
  • the input node ND21 of each photoelectric conversion readout unit 211 of the first pixel array 230 of the first substrate 110 and the input of the signal holding unit 212 of each first pixel 21 of the second substrate 120 are used.
  • the node ND22 is electrically connected using vias (Die-to-Die Vias), micro-bumps, or the like.
  • the first vertical signal line LSGN11 of the first substrate 110 and the input portion of the column readout circuit 40 of the second substrate 120 are respectively connected to vias (Die-to-Die Via) as shown in FIG. Electrical connection is made using micro bumps or the like.
  • FIGS. 7A to 7D are timing charts for mainly explaining the reading operation in the pixel portion in the rolling shutter mode of the solid-state imaging device according to the first embodiment.
  • FIGS. 8A to 8L are timing charts for mainly explaining the reading operation in the column reading circuit in the rolling shutter mode of the solid-state imaging device according to the first embodiment.
  • FIG. 7A shows control signals SEL of the selection transistors SEL1-Tr and SEL2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • FIG. 7B shows control signals RST of the reset transistors RST1-Tr and RST2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • FIG. 7C shows control signals TG of the transfer transistors TG1-Tr and TG2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • FIG. 7D shows the control signal sw1 of the switch element SW21 of the signal holding unit 212 of the first pixel 21 and the control signal SEL3 of the selection transistors SEL3-Tr.
  • FIG. 8A shows an equivalent circuit of a pixel and column readout circuit
  • FIG. 8B shows a selection transistor SEL1- of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • the control signal SEL for Tr and SEL2-Tr is shown.
  • FIG. 8C shows the reset signals RST1-Tr and RST2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22, and the transfer transistor TG1-
  • the control signals TG for Tr and TG2-Tr are shown.
  • FIG. 8D shows the single-ended first pixel signal pixout1 in the rolling shutter mode
  • FIG. 8E shows the control signal AZ1 of the auto-zero switch unit SW423, and FIG. 8F shows the first switch.
  • 8G shows the control signal CKOS of the part SW421,
  • FIG. 8G shows the control signal SH of the sample hold switch part SW431, and
  • FIG. 8H shows the control signal AZ2 of the auto zero switch part SW432.
  • 8I shows the output signal (amplifier output) ampout of the first operational amplifier 421
  • FIG. 8J shows the first search signal Vramp1
  • FIG. 8K shows the input of the second operational amplifier 431.
  • the signal (signal voltage) Vcmp is shown
  • FIG. 8 (L) shows the output signal (comparison output) cmpout of the second operational amplifier 431.
  • the control signal sw1 of the switch element SW21 that controls the driving of all the signal holding units 212 of the holding unit array 240 and the control signal SEL3 that controls the selection transistors SEL3-Tr are at the L level.
  • the switch element SW21 and the selection transistor SEL3-Tr are controlled to be non-conductive.
  • the constant current source Ibias3 is controlled to be in an off state.
  • the rolling shutter mode period all the signal holding units 212 of the holding unit array 240 formed on the second substrate 120 are not accessed.
  • the first pixel array 230 and the second pixel arrays 250-1 and 250-2 formed on the first substrate 110 are sequentially accessed in units of rows.
  • the selected row is selected.
  • the control signal SEL for controlling (driving) each photoelectric conversion readout unit 211 of the first pixel array 230 or the photoelectric conversion readout unit 221 of the second pixel arrays 250-1 and 250-2 in the same row is set to the H level.
  • the selection transistor SEL2-Tr (or SEL1-Tr) of the pixel becomes conductive.
  • the reset transistor RST2-Tr (or RST1-Tr) is selected during the reset period PR while the control line RST is at the H level and becomes conductive, and the floating diffusion FD is reset to the potential of the power supply voltage VDD.
  • the reset period PR elapses (the reset transistor RST2-Tr or RST1-Tr is in a non-conducting state)
  • a period including a time t1 until the transfer period PT is started is the first to read out the pixel signal in the reset state. It becomes a reading period.
  • the source follower transistor SF2-Tr (or SF1-Tr) of the selected row converts the charge of the floating diffusion FD22 (or FD21) into a voltage signal corresponding to the amount of charge, and a column output read reset signal VRST is immediately output to the first vertical signal line LSGN 11 and supplied to the column readout circuit 40.
  • the first read period ends and the transfer period PT begins.
  • the transfer transistor TG2-Tr (or TG1-Tr) is selected during the period when the control signal TG is at the high level (H) and becomes conductive, and is photoelectrically converted and stored by the photodiode PD22 (or PD21). Charges (electrons) are transferred to the floating diffusion FD22 (or FD21).
  • the transfer transistor TG2-Tr or TG1-Tr is in a non-conductive state
  • it includes a time t2 when the photodiode PD22 (or PD21) reads out a pixel signal corresponding to the charge accumulated by photoelectric conversion.
  • the second readout period is entered.
  • the source follower transistor SF2-Tr (or SF1-Tr) in the selected row converts the charge of the floating diffusion FD22 (or FD21) into a voltage signal corresponding to the amount of charge. Then, it is immediately output to the first vertical signal line LSGN 11 as a column output readout luminance signal VSIG and supplied to the column readout circuit 40.
  • amplification processing and AD conversion processing are performed on the readout reset signal VRST and readout luminance signal VSIG of the first pixel signal pixout1 sequentially supplied, Also, the difference ⁇ VRST ⁇ VSIG ⁇ between the two signals is taken and the CDS process is performed.
  • the first mode signal MOD1 is supplied to the input unit 440 of the column readout circuit 40.
  • the control signal CKOS is supplied to the first switch unit SW421 of the amplification unit 420 of the column readout circuit 40 at the L level.
  • the first switch unit SW421 has the terminal a connected to the terminal b, and the first feedback capacitor Cf1 is connected between the first input terminal ( ⁇ ) of the first operational amplifier 421 and the output node ND421. Connected between.
  • the second switch unit SW422 of the amplification unit 420 of the column readout circuit 40 is held in a conductive state, and the second input terminal (+) of the first operational amplifier 421 is set to the reference potential Vref. It is connected.
  • the first pixel signal is input to the input unit 440, and the single-ended first pixel signal pixout1 in the rolling shutter mode is output from the first output terminal TO1 of the input unit 440 to the first
  • the voltage is supplied to the first input terminal ( ⁇ ) side of the first operational amplifier 421 to which the sampling capacitor Cs1 is connected.
  • the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit of the second pixel 22 On the first input terminal ( ⁇ ) side of the first operational amplifier 421, as shown in FIG. 8D, the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit of the second pixel 22.
  • a single-end read reset signal VRST and a read luminance signal VSIG are sequentially read from 221.
  • a predetermined period after the read reset signal VRST is input (a predetermined period after the start of the first read period for reading the pixel signal in the reset state).
  • control signals AZ1, SH, and AZ2 are set to the H level.
  • the auto-zero switch unit SW423 of the amplification unit 420, the sample hold switch unit SW431 of the AD conversion unit 430, and the auto-zero switch unit SW432 become conductive.
  • the period during which the control signals AZ1, SH, and AZ2 are set to the H level is set longer in the order of the control signals SH, AZ2, and AZ1.
  • the first operational amplifier 421 of the amplification section 420 and the second operational amplifier 431 of the AD conversion section 430 are reset.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 becomes the reference potential Vref and is transferred to the AD conversion unit 430 through the sample hold switch unit SW431, and the third sampling capacitor Cs3 and the fourth Of the sampling capacitor Cs4.
  • the AD converter 430 is supplied with the first search signal Vramp1 having a slope waveform having a downward slope to the right through the search signal input unit 432.
  • a signal voltage Vcmp obtained by synthesizing the voltage held in the fourth sampling capacitor Cs4 and the search signal Vramp1 by the search signal input unit 432 is the first input of the second operational amplifier 431. Supplied to the terminal (-) side.
  • the comparison output signal cmpout is output at the H level as shown in FIG. By holding this H level period in a counter (not shown), AD conversion is performed.
  • the amplifying unit 420 When the first readout period ends, the amplifying unit 420 is supplied with a readout luminance signal VSIG having a lower potential than the readout reset signal VRST.
  • the output signal ampout of the first operational amplifier 421 is a level-amplified signal (Vref + G) obtained by multiplying the difference between the read reset signal VRST and the low-potential read luminance signal VSIG by the capacitance ratio multiple G with reference to the reference potential Vref. * (VRST-VSIG)). Then, during a predetermined period after the transfer period, as shown in FIG. 8G, the control signal SH is set to the H level, and the sample hold switch unit SW431 of the AD conversion unit 430 becomes conductive.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 becomes a signal (Vref + G * (VRST ⁇ VSIG)), which is transferred to the AD conversion unit 430 through the sample hold switch unit SW431.
  • Vref + G * VRST ⁇ VSIG
  • the AD converter 430 is supplied with the first search signal Vramp1 having a slope waveform having a downward slope to the right through the search signal input unit 432.
  • a signal voltage Vcmp obtained by synthesizing the voltage held in the fourth sampling capacitor Cs4 and the search signal Vramp1 by the search signal input unit 432 is the first input of the second operational amplifier 431. Supplied to the terminal (-) side.
  • the comparison output signal cmpout is output at the H level as shown in FIG. By holding this H level period in a counter (not shown), AD conversion is performed.
  • the difference ⁇ VRST ⁇ VSIG ⁇ between the readout reset signal VRST and the readout luminance signal VSIG is taken, and the CDS processing is performed.
  • the first pixel array 230 and the second pixel arrays 250-1 and 250-2 formed on the first substrate 110 are sequentially accessed in units of rows.
  • the read operations are sequentially performed.
  • FIGS. 9A to 9G are timing charts mainly for explaining the reading operation in the pixel portion in the global shutter mode of the solid-state imaging device according to the first embodiment.
  • FIGS. 10A to 10L are timing charts for mainly explaining the reading operation in the column reading circuit in the global shutter mode of the solid-state imaging device according to the first embodiment.
  • FIG. 9A shows control signals SEL of the selection transistors SEL1-Tr and SEL2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • FIG. 9B shows control signals RST of the reset transistors RST1-Tr and RST2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • FIG. 9C shows control signals TG for the transfer transistors TG1-Tr and TG2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • FIG. 9D shows the control signal sw ⁇ b> 1 of the switch element SW ⁇ b> 21 of the signal holding unit 212 of the first pixel 21.
  • FIG. 9E shows the control signal RST3 of the reset transistors RST3-Tr of the signal holding unit 212 of the first pixel 21.
  • FIG. 9F shows the control signal SEL3 of the selection transistors SEL3-Tr of the signal holding unit 212 of the first pixel 21.
  • FIG. 9G shows the driving state (on / off state) of the constant current source Ibias3 arranged in the signal holding unit 212 of the first pixel 21.
  • FIG. 10A shows an equivalent circuit of the pixel and column readout circuit
  • FIG. 10B shows a control signal SEL3 of the selection transistors SEL3-Tr of the signal holding unit 212 of the first pixel 21
  • FIG. 10C shows the control signal RST3 of the reset transistors RST3-Tr of the signal holding unit 212 of the first pixel 21
  • FIG. 10D shows the single-ended second pixel signal pixout2 in the global shutter mode
  • FIG. 10E shows the control signal AZ1 of the auto zero switch unit SW423
  • FIG. 10F shows the first switch.
  • 10G shows the control signal CKOS of the part SW421
  • FIG. 10G shows the control signal SH of the sample hold switch part SW431, and FIG.
  • 10H shows the control signal AZ2 of the auto zero switch part SW432.
  • 10I shows the output signal (amplifier output) ampout of the first operational amplifier 421
  • FIG. 10J shows the second search signal Vramp2
  • FIG. 10K shows the input of the second operational amplifier 421.
  • the signal voltage Vcmp is shown
  • FIG. 10 (L) shows the output signal (comparison output) cmpout of the second operational amplifier 431.
  • the control of the selection transistors SEL1-Tr and SEL2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22 is performed.
  • the signal SEL is set to the low level (L) during the entire period of the global shutter mode. This suppresses (stops) the output of voltage signals from the first pixel array 230 and the second pixel arrays 250-1 and 250-2 to the first vertical signal line LSGN11 during the entire period of the global shutter mode. . Therefore, the second pixel arrays 250-1 and 250-2 are controlled to be inactive. Further, the first pixel array 230 is in an active state, and is in a state in which a voltage signal from the output node ND21 can be output to the signal holding unit 212.
  • times t11 to t12 are a reset period and a charge accumulation period of the photodiode PD21 and the floating diffusion FD21 in all the photoelectric conversion readout units 211 of the first pixel array 230.
  • sw1 the control signal RST3 for controlling the reset transistor RST3-Tr, and the control signal SEL3 for controlling the selection transistor SEL3-Tr are set to L level, and the switch element SW21, the reset transistor RST3-Tr, and the selection transistor SEL3-Tr are non-conductive.
  • the constant current source Ibias3 is controlled to the off state.
  • the reset transistors RST1-Tr are selected during the period when the control signal RST is at the H level and become conductive. Then, during the period when the control signal RST is at the H level, the transfer transistors TG1-Tr are selected during the period when the control signal TG is at the H level and become conductive, and the charge (electrons) accumulated by the photoelectric conversion by the photodiode PD21 is stored. The storage node becomes conductive with the floating diffusion FD21, and the photodiode PD21 and the floating diffusion FD21 are reset to the potential of the power supply voltage VDD.
  • the control signal TG of the transfer transistor TG1-Tr is switched to the L level, the transfer transistor TG1-Tr is turned off, and the photodiode PD21 starts accumulating the photoelectrically converted charge.
  • the control signal RST of the reset transistors RST1-Tr is held at the H level, and the floating diffusion FD21 is kept reset to the potential of the power supply voltage VDD.
  • the control signal RST of the reset transistors RST1-Tr is switched to the L level, and the reset transistors RST1-Tr are turned off.
  • a period including time t12 until the transfer period PT is started is a first readout period for reading out pixel signals in the reset state.
  • the control signal RST3 for controlling the reset transistor RST3-Tr is switched to the H level for a predetermined period including the time t12, the reset transistor RST3-Tr is held in the conductive state, and the node ND24 is Reset to the potential of the power supply voltage VDD. Further, for a predetermined period including times t12, t13, and t14, the control signal sw1 of the switch element SW21 is held at the H level, and the switch element SW21 is held in the on state (conductive state). Similarly, the constant current source Ibias3 is controlled to be on for a predetermined period including times t12, t13, and t14. The constant current source Ibias3 is controlled to be turned off after the time t14 has elapsed and the control signal sw1 of the switch element SW21 is switched to the L level and the switch element SW21 is turned off (non-conducting state).
  • the charge of the floating diffusion FD21 is converted into a voltage signal corresponding to the amount of charge by the source follower transistors SF1-Tr of all the pixels, and the third signal line LSGN13 is set as a pixel read reset signal VRST0.
  • the signal holding unit 212 To the signal holding unit 212, and further held in the signal holding capacitor C21 through the switch element SW21.
  • the first reading period ends, and a predetermined period including time t13 becomes the transfer period PT.
  • the transfer transistors TG1-Tr are selected when the control signal TG is at the high level (H) and become conductive, and the charges (electrons) photoelectrically converted and stored by the photodiode PD21 are transferred to the floating diffusion FD21. Is done.
  • a second readout period including a time t14 in which the pixel signal corresponding to the charge accumulated by photoelectric conversion by the photodiode PD2 is read out.
  • the charge of the floating diffusion FD21 is converted into a voltage signal corresponding to the amount of charge by the source follower transistors SF1-Tr of all the pixels, and a third readout luminance signal VSIG0 of the pixel is obtained.
  • the control signal SEL3 of each selection transistor SEL3-Tr in the selected row is set to H level.
  • the selection transistor SEL3-Tr becomes conductive.
  • the holding signal VSIG (VSIG-VRST) held in the signal holding capacitors C21 and C22 is read.
  • column output is read out by the source follower transistor SF3-Tr whose gate is connected to the node ND24 according to the holding voltage of the signal holding capacitors C21 and C22 connected to the node ND24.
  • the luminance signal (VSIG-VRST) is output to the second vertical signal line LSGN12 and supplied to the column readout circuit 40.
  • the control signal RST3 is switched to the H level, the reset transistor RST3-Tr is turned on, and the node ND24 is reset.
  • the reset holding signal (VRST) held in the signal holding capacitors C21 and C22 connected to the node ND24 is read.
  • column output is read out by the source follower transistor SF3-Tr whose gate is connected to the node ND24 according to the holding voltage of the signal holding capacitors C21 and C22 connected to the node ND24.
  • the reset signal (VRST) is output to the second vertical signal line LSGN 12 and supplied to the column readout circuit 40.
  • the readout luminance signal (VSIG-VRST) read out during a predetermined period including time t15 and the readout read out during a predetermined period including time t16.
  • the reset signal VRST is sequentially supplied to the amplifying unit 420 as the second pixel signal pixout2.
  • the column readout circuit 40 that constitutes a part of the readout unit 70, amplification processing and AD conversion for the readout luminance signal VSIG (CMS) and readout reset signal VRST of the second pixel signal pixout2 sequentially supplied through the input unit 440 Processing is performed. Further, the difference ⁇ VSIG ⁇ VRST ⁇ between the two signals is taken and further CDS processing is performed to cancel the offset voltage of the source follower transistor SF3-Tr.
  • CMS readout luminance signal
  • VRST readout reset signal
  • the second mode signal MOD2 is supplied to the input unit 440 of the column readout circuit 40 in the single-ended global shutter mode period.
  • the second switch unit SW422 of the amplification unit 420 of the column readout circuit 40 is held in a conductive state, and the second input terminal (+) of the first operational amplifier 421 is referred to. It is connected to the potential Vref.
  • the second pixel signal is input to the input unit 440, and the single-ended second pixel signal pixout2 in the global shutter mode is output from the first output terminal TO1 of the input unit 440 from the first output terminal TO1.
  • the voltage is supplied to the first input terminal ( ⁇ ) side of the first operational amplifier 421 to which the sampling capacitor Cs1 is connected.
  • the first operational amplifier 421 reads out from the photoelectric conversion readout unit 211 of the first pixel 21, and further from the signal holding unit 212.
  • a single-ended read luminance signal VSIG and a read reset signal VRST are sequentially supplied.
  • the control signal AZ1 is set to the H level for a predetermined period after the read luminance signal VSIG is input.
  • the auto-zero switch unit SW423 of the amplification unit 420 becomes conductive.
  • the first operational amplifier 421 of the amplification unit 420 is in a reset state.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 becomes the reference potential Vref.
  • the control signal CKOS is changed from the L level to the H level for the first switch unit SW421 of the amplification unit 420 of the column readout circuit 40.
  • the terminal a of the first switch unit SW421 is connected from the terminal b to the terminal c, and the connection of the first feedback capacitor Cf1 is changed from the offset potential VOS to the output of the first operational amplifier 421.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplifying unit 420 is shifted to the reference potential Vref by the offset vfs and offset shifted to the offset potential VOS.
  • the output range of the first operational amplifier 421 is maintained at the same level as that in the rolling shutter mode described above.
  • control signals SH and AZ2 are set to the H level for a predetermined period after the control signal CKOS is switched to the H level.
  • the sample hold switch unit SW431 and the auto zero switch unit SW432 of the AD conversion unit 430 are turned on.
  • the period during which the control signals SH and AZ2 are set to the H level is set longer in the order of the control signals SH and AZ2.
  • the second operational amplifier 431 of the AD conversion unit 430 is reset.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 has a portion corresponding to the read luminance signal VSIG as an offset potential VOS, and is transferred to the AD conversion unit 430 through the sample hold switch unit SW431. 3 sampling capacitors Cs3 and the fourth sampling capacitor Cs4.
  • the AD conversion unit 430 passes a search signal input unit 432, and the first search signal Vramp1 having a right-down slope waveform has a level-inverted slope having an inverted relationship.
  • a second search signal Vramp2 having a waveform is supplied.
  • the signal voltage Vcmp obtained by synthesizing the voltage held in the fourth sampling capacitor Cs4 and the search signal Vramp2 by the search signal input unit 432 is the first input of the second operational amplifier 431. Supplied to the terminal (-) side.
  • the comparison output signal cmpout is output at the H level as shown in FIG. AD conversion is performed by measuring the time until the intersection with a counter (not shown).
  • the amplifying unit 420 is supplied with a read reset signal VRST having a higher potential than the read luminance signal VSIG.
  • the portion corresponding to the read reset signal VRST becomes a potential (VOS-G * (VRST-VSIG)) lower than the offset potential VOS by G * (VRST ⁇ VSIG) due to the offset shift.
  • the control signal SH is set to the H level, and the sample hold switch section SW431 of the AD conversion section 430 becomes conductive.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 becomes a signal (VOS-G * (VRST-VSIG)), which is transferred to the AD conversion unit 430 through the sample hold switch unit SW431. It is held in the fourth sampling capacitor Cs4.
  • the AD converter 430 is supplied with the second search signal Vramp2 having a slope waveform rising to the right through the search signal input unit 432.
  • the signal voltage Vcmp obtained by synthesizing the voltage held in the sampling capacitor Cs4 and the search signal Vramp2 by the search signal input unit 432 is the first input terminal ( ⁇ ) Side.
  • the second operational amplifier 431 the input signal voltage Vcmp input to the first input terminal ( ⁇ ) via the third sampling capacitor Cs3 and the reference potential Vref2i supplied to the second input terminal (+) Until the reference potential Vref is crossed, the comparison output signal cmpout is output at the H level as shown in FIG. AD conversion is performed by measuring the time until the intersection with a counter (not shown).
  • This comparison output signal cmpout gives the same result as in the rolling shutter mode described above.
  • the difference ⁇ VSIG ⁇ VRST ⁇ between the readout reset signal VRST and the readout luminance signal VSIG is taken, and the CDS processing is performed.
  • the solid-state imaging device 10 includes, from an analog signal, a pixel unit 20 in which pixels that perform photoelectric conversion are arranged, and a pixel signal read from the pixels to a vertical signal line. And a column readout circuit 40 having an AD (analog / digital) conversion function for converting into a digital signal.
  • the pixel signal read from the pixel includes a first pixel signal pixout1 including a read reset signal VRST and a read luminance signal that are sequentially read from the pixel by the rolling shutter that is the first operation, and a second operation.
  • the column readout circuit 40 includes an amplifier 420 that amplifies the pixel signal, and an AD converter 430 that converts the pixel signal amplified by the amplifier 420 from an analog signal to a digital signal in association with the search signal.
  • the first search signal Vramp1 at the time of the first pixel signal pixout1 and the second search signal Vramp2 at the time of the second pixel signal pixout2 can be set in a relationship in which the search level is inverted.
  • the column readout circuit 40 can share the readout circuit regardless of the operation mode and the signal form of the readout signal. As a result, the circuit scale is reduced, the control is facilitated, and the low Power consumption can be realized. According to the first embodiment, in particular, for a pixel capable of acquiring both a low-noise rolling shutter mode in which a reset level is output in advance and a global shutter mode pixel signal without moving object distortion, It is possible to perform processing with a small area and a low voltage without adding a sample hold circuit.
  • the connection destination of the first feedback capacitor Cf1 is set to one of the output terminal of the first operational amplifier 421 and the offset potential VOS in a single-ended rolling shutter mode.
  • the readout circuit can be shared regardless of the operation mode and the signal form of the readout signal. .
  • the solid-state imaging device 10 includes, in the pixel unit 20, the first pixel 21 including the photoelectric conversion readout unit and the signal holding unit as the pixels, and the second including the photoelectric conversion readout unit.
  • the pixel 22 is mixed, and is configured as, for example, a stacked CMOS image sensor that has both the rolling shutter function as the first operation and the global shutter function as the second operation.
  • the pixel unit 20 includes a first pixel array 230 in which the photoelectric conversion readout units 211 of the plurality of first pixels 21 are arranged in a matrix, and a plurality of first pixels.
  • the solid-state imaging device 10 of the first embodiment it is possible to prevent a reduction in area efficiency on the layout while preventing a complicated configuration.
  • an image signal having a desired aspect ratio can be obtained according to the operation mode.
  • the solid-state imaging device 10 has a stacked structure of a first substrate (upper substrate) 110 and a second substrate (lower substrate) 120.
  • a first pixel array 230 is formed in which the photoelectric conversion read-out portions 211 of the first pixels 21 of the pixel unit 20 are arranged around the center thereof.
  • Second pixel arrays 250-1 and 250-2 are formed on both sides (upper and lower sides) of the first vertical signal line LSGN11 in the wiring direction.
  • a first vertical signal line LSGN 11 is formed on the first substrate 110.
  • the signal holding units 212 of the first pixels 21 connected to the output nodes ND21 of the photoelectric conversion readout units 211 of the first pixel array 230 centering on the center are arranged in a matrix.
  • the arranged holding unit array 240 (region 121) and the second vertical signal line LSGN12 are formed.
  • the regions 122 and 123 for the column readout circuit 40 are formed around the holding unit array 240.
  • the first substrate 110 side is basically formed of only NMOS elements, and an effective pixel region is formed by the first pixel array and the second pixel array pixel.
  • FIG. 11 is a diagram illustrating a configuration example of the pixel and column readout circuit of the solid-state imaging device according to the second embodiment of the present invention.
  • the solid-state imaging device 10A according to the second embodiment is different from the above-described solid-state imaging device 10 according to the first embodiment as follows.
  • the first pixel signal to the column readout circuit 40A is supplied as a differential pixel signal instead of a single end in the rolling shutter mode.
  • the first pixel signal pixout1 transferred through the first vertical signal line LSGN11 is supplied to the first input terminal of the first operational amplifier 421 of the amplification unit 420 via the input unit 440 of the column readout circuit 40A.
  • the ( ⁇ ) side is supplied via the first sampling capacitor Cs1.
  • a signal that flows on the connection line side between the current source Ibias1 and the reference potential VSS passes through the input unit 440 to the second input terminal (+) side of the first operational amplifier 421 of the amplification unit 420 and performs the second sampling. It is supplied via the capacitor Cs2.
  • the third mode signal MOD3 is supplied to the input unit 440 of the column readout circuit 40A.
  • the control signal CKOS is supplied at the L level to the first switch unit SW421 of the amplification unit 420 of the column readout circuit 40A.
  • the first switch unit SW421 has the terminal a connected to the terminal b, and the first feedback capacitor Cf1 is connected between the first input terminal ( ⁇ ) of the first operational amplifier 421 and the output node ND421. Connected between.
  • the control signal VREFSH is supplied as a clock to the second switch unit SW422 of the amplification unit 420 of the column readout circuit 40A.
  • FIGS. 12A to 12K are timing charts for mainly explaining the reading operation in the column reading circuit in the differential rolling shutter mode of the solid-state imaging device according to the second embodiment.
  • FIG. 12A shows the control signals SEL of the selection transistors SEL1-Tr and SEL2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22.
  • FIG. 12B shows the reset signals RST1-Tr and RST2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21, the photoelectric conversion readout unit 221 of the second pixel 22, and the transfer transistor TG1-.
  • the control signals TG for Tr and TG2-Tr are shown.
  • FIG. 12C shows the single-ended first pixel signal pixout1 in the global shutter mode
  • 12D shows the control signal AZ1 of the auto zero switch unit SW423 and the control signal VREFSH of the second switch unit SW422.
  • 12E shows the control signal CKOS of the first switch unit SW421
  • FIG. 12F shows the control signal SH of the sample hold switch unit SW431
  • FIG. 12G shows the control of the auto zero switch unit SW432.
  • Signal AZ2 is shown.
  • 12H shows the output signal (amplifier output) ampout of the first operational amplifier 421
  • FIG. 12I shows the first search signal Vramp1
  • FIG. 12J shows the input of the second operational amplifier 431.
  • the signal voltage Vcmp is shown
  • FIG. 12K shows the output signal (comparison output) cmpout of the second operational amplifier 431.
  • the readout operation in the pixel and column readout circuit 40A in the differential rolling shutter mode is the readout operation in the pixel and column readout circuit 40 in the single-ended rolling shutter mode described with reference to FIGS. This is the same except that the control signal VREFSH transitions in the same manner as the control signal AZ1. Therefore, the detailed operation description is omitted here.
  • the signal flowing on the connection line side between the current source Ibias1 and the reference potential VSS is amplified via the input unit 440. Since it is supplied to the second input terminal (+) side of the first operational amplifier 421 of the unit 420 via the second sampling capacitor Cs2, the ground (column) for each column (column) is provided to the rolling shutter pixel. GND) Floating can be canceled, and as a result, noise such as shading can be reduced. Further, the pixel may operate in the global shutter mode.
  • the second pixel signal pixout2 output from the second vertical signal line LSGN12 is supplied to the first input terminal of the first operational amplifier 421 of the amplification unit 420 via the input unit 440 of the column readout circuit 40A.
  • the ( ⁇ ) side is supplied via the first sampling capacitor Cs1.
  • a signal that flows on the connection line side between the current source Ibias1 and the reference potential VSS passes through the input unit 440 to the second input terminal (+) side of the first operational amplifier 421 of the amplification unit 420 and performs the second sampling. It is supplied via the capacitor Cs2.
  • noise such as shading can be reduced with respect to the global shutter pixels.
  • FIG. 13 is a diagram illustrating a configuration example of the first pixel of the solid-state imaging device according to the third embodiment of the present invention.
  • the solid-state imaging device 10B according to the third embodiment is different from the solid-state imaging devices 10 and 10A according to the first embodiment and the second embodiment described above in that the signal holding unit 212B in the first pixel 21B is different. In the configuration.
  • the signal holding unit 212B of the first pixel 21 basically includes an input unit 2121 to which the constant current source Ibias3 is connected, a sample hold unit 2122B, an output unit 2123B, nodes ND22, and ND25 to ND27. Yes.
  • the constant current source Ibias3 is connected between the node ND22 and the reference potential VSS, and is controlled to be in an on state, for example, during a predetermined period during the global shutter period.
  • a switch element connected between the node ND22 and the reference potential VSS and controlled to be in an on state during a predetermined period in the global shutter period may be provided.
  • the sample hold unit 2122B includes switch elements SSW22 to SW24, a reset signal holding capacitor CR21, a signal holding capacitor CS21, and nodes ND25 to ND27.
  • the switch element SW22 selectively connects the signal holding capacitor CS21 of the sample hold unit 2122B to the output node ND21 of the photoelectric conversion readout unit 211 via the node ND26 during the global shutter period that is the second period.
  • the switch element SW22 has a terminal a connected to the input node ND22 connected to the third signal line LSGN13, and a terminal b connected to the node ND26.
  • the switch element SW22 becomes conductive when the terminals a and b are connected during a period when the control signal GSHS is at a high level.
  • the signal holding capacitor CS21 is connected between the node ND26 and a node ND27 connected to the reference potential VSS.
  • the switch element SW23 selectively connects the reset signal holding capacitor CR21 of the sample hold unit 2122B to the output node ND21 of the photoelectric conversion readout unit 211 via the node ND25 during the global shutter period which is the second period.
  • the switch element SW23 has a terminal a connected to the input node ND22 connected to the third signal line LSGN13, and a terminal b connected to the node ND25.
  • the switch element SW23 becomes conductive when the terminals a and b are connected during a period when the control signal GSHR is at a high level.
  • the reset signal holding capacitor CR21 is connected between the node ND25 and the node ND27 connected to the reference potential VSS.
  • the switch element SW24 connects the node ND25 connected to the reset signal holding capacitor CR21 and the node ND26 connected to the signal holding capacitor CS21 during the global shutter period which is the second period.
  • the switch element SW24 has a terminal a connected to the node ND26 and a terminal b connected to the node ND25.
  • the switch element SW24 becomes conductive when the terminals a and b are connected during a period when the control signal CKST is at a high level. Thereby, the reset level and the signal level of the selected row are averaged.
  • the switch elements SW22 to SW24 are formed by MOS transistors, for example, n-channel MOS (NMOS) transistors.
  • MOS transistors for example, n-channel MOS (NMOS) transistors.
  • the output unit 2123B includes a source follower transistor SF3S-Tr that basically outputs a signal held in the signal holding capacitor CS21 in accordance with the holding voltage in the global shutter period, which is the second period, and holds the held signal. It selectively outputs to the second vertical signal line LSGN12-1 driven by the constant current source Ibias1-1 through the selection transistor SEL3S-Tr.
  • the source follower transistor SF3S-Tr and the selection transistor SEL3S-Tr are connected in series between the power supply potential VDD and the second vertical signal line LSGN12-1 driven by the constant current source Ibias1-1.
  • a node ND26 is connected to the gate of the source follower transistor SF3S-Tr, and the selection transistor SEL3S-Tr is controlled by a control signal SEL3 applied to the gate through a control line.
  • the selection transistor SEL3S-Tr is turned on when the control signal SEL3 is selected during the selection period of the H level.
  • the source follower transistor SF3S-Tr outputs the column output read voltage (VRST, VSIG) corresponding to the holding voltage or the average voltage of the signal holding capacitor CS21 to the second vertical signal line LSGN12-1.
  • the output unit 2123B includes a source follower transistor SF3R-Tr that basically outputs a signal held in the reset signal holding capacitor CR21 in accordance with the holding voltage in the second period, ie, the global shutter period.
  • the selected signal is selectively output to the second vertical signal line LSGN12-2 driven by the constant current source Ibias1-2 through the selection transistor SEL3R-Tr.
  • the source follower transistor SF3R-Tr and the selection transistor SEL3R-Tr are connected in series between the power supply potential VDD and the second vertical signal line LSGN12-2 driven by the constant current source Ibias1-2.
  • a node ND25 is connected to the gate of the source follower transistor SF3R-Tr, and the selection transistor SEL3R-Tr is controlled by a control signal SEL3 applied to the gate through a control line.
  • the selection transistor SEL3R-Tr is turned on when the control signal SEL3 is selected during the selection period of the H level.
  • the source follower transistor SF3R-Tr outputs the column output read voltage (VRST, VSIG) corresponding to the holding voltage or the averaged voltage of the reset signal holding capacitor CR21 to the second vertical signal line LSGN12-2.
  • FIGS. 14A to 14F are timing charts for mainly explaining the reading operation in the pixel section in the global shutter mode of the solid-state imaging device according to the third embodiment.
  • FIGS. 15A to 15L are timing charts for mainly explaining the reading operation in the column reading circuit in the global shutter mode of the solid-state imaging device according to the third embodiment.
  • FIG. 14A shows a control signal TG for the transfer transistors TG 1 -Tr of the photoelectric conversion readout unit 211 of the first pixel 21.
  • FIG. 14B shows a control signal RST for the reset transistors RST 1 -Tr of the photoelectric conversion readout unit 211 of the first pixel 21.
  • FIG. 14C shows the control signal GSHS of the switch element SW22 of the signal holding unit 212B of the first pixel 21.
  • FIG. 14D shows the control signal GSHR of the switch element SW23 of the signal holding unit 212B of the first pixel 21.
  • FIG. 14E shows the control signal CKST of the switch element SW24 of the signal holding unit 212B of the first pixel 21.
  • FIG. 14F shows a control signal SEL3 for the selection transistors SEL3-Tr of the signal holding unit 212 of the first pixel 21.
  • FIG. 15A shows an equivalent circuit of a pixel and column readout circuit
  • FIG. 15B shows a control signal SEL3 of the selection transistors SEL3R-Tr and SEL3S-Tr of the signal holding unit 212B of the first pixel 21.
  • FIG. 15C shows the control signal CKST of the switch element SW24 of the signal holding unit 212B of the first pixel 21.
  • FIG. 15D shows the differential second pixel signal pixout2 in the global shutter mode
  • FIG. 15E shows the control signal AZ1 of the auto zero switch unit SW423 and the control signal VREFSH of the second switch unit SW422.
  • 15F shows the control signal CKOS of the first switch unit SW421, FIG.
  • FIG. 15G shows the control signal SH of the sample hold switch unit SW431
  • FIG. 15H shows the control of the auto zero switch unit SW432.
  • Signal AZ2 is shown.
  • FIG. 15I shows the output signal (amplifier output) ampout and the feedback signal ampvst of the first operational amplifier 421
  • FIG. 15J shows the first search signal Vramp1
  • FIG. 15K shows the second search signal Vramp1.
  • the input signal voltage Vcmp of the operational amplifier 431 is shown
  • FIG. 15L shows the output signal (comparison output) cmpout of the second operational amplifier 431.
  • the control signals SEL of the selection transistors SEL1-Tr and SEL2-Tr of the photoelectric conversion readout unit 211 of the first pixel 21 and the photoelectric conversion readout unit 221 of the second pixel 22 are in the entire period of the global shutter mode.
  • the first pixel array 230 is in an active state and is in a state in which a voltage signal from the output node ND21 can be output to the signal holding unit 212B.
  • times t21 to t22 are a reset period and a charge accumulation period Tint of the photodiode PD21 and the floating diffusion FD21 in all the photoelectric conversion readout units 211 of the first pixel array 230. .
  • control signals GSHS, GSHR, CKST, the selection transistors SEL3-Tr of the switch elements SW22 to SW24 that control the driving of all the signal holding units 212B of the holding unit array 240 are changed.
  • the control signal SEL3 to be controlled is set to L level, the switch elements SW22 to SW24 and the selection transistor SEL3-Tr are controlled to be in a non-conductive state, and the constant current source Ibias3 is controlled to be in an off state.
  • the reset transistors RST1-Tr are selected during the period when the control signal RST is at the H level and become conductive. Then, during the period when the control signal RST is at the H level, the transfer transistors TG1-Tr are selected during the period when the control signal TG is at the H level and become conductive, and the charge (electrons) accumulated by the photoelectric conversion by the photodiode PD21 is stored. The storage node becomes conductive with the floating diffusion FD21, and the photodiode PD21 and the floating diffusion FD21 are reset to the potential of the power supply voltage VDD.
  • the control signal TG of the transfer transistor TG1-Tr is switched to the L level, the transfer transistor TG1-Tr is turned off, and the photodiode PD21 starts accumulating the photoelectrically converted charge.
  • the control signal RST of the reset transistors RST1-Tr is held at the H level, and the floating diffusion FD21 is kept reset to the potential of the power supply voltage VDD.
  • the charge of the floating diffusion FD21 is converted into a voltage signal corresponding to the amount of charge by the source follower transistor SF1-Tr, and is output as a column output read reset signal VRST.
  • the read reset signal VRST output from the output node ND21 of each photoelectric conversion read unit 211 is transmitted to the corresponding signal holding unit 212B through the third signal line LSGN13, and the switch element SW23. Is held in the reset signal holding capacitor CR21. Then, the control signal GSHS of the switch element SW22 and the control signal GSHR of the switch element SW23 of the signal holding unit 212B of the first pixel 21B are switched to the L level, and the switch elements SW22 and SW23 are turned off.
  • a predetermined period including time t24 is a transfer period.
  • the transfer period in each photoelectric conversion readout unit 211, the transfer transistors TG1-Tr are selected when the control signal TG is at the H level and become conductive, and the charge (electrons) photoelectrically converted and accumulated by the photodiode PD21. Is transferred to the floating diffusion FD21.
  • the control signal TG of the transfer transistors TG1-Tr is switched to the L level, and the transfer transistors TG1-Tr are turned off.
  • the control signal TG of the transfer transistors TG1-Tr is switched to the L level, and in parallel with the timing when the transfer period ends, all the signal holding units 212B of the holding unit array 240 The following control is performed.
  • the control signal GSHS is switched to the H level for a predetermined period including the time t25, the switch element SW22 is turned on, and the constant current source Ibias3 is controlled to be turned on.
  • the read luminance signal VSIG output from the output node ND21 of each photoelectric conversion read unit 211 is transmitted to the corresponding signal holding unit 212 through the third signal line LSGN13, and the switch element It is held in the signal holding capacitor CS21 through SW22.
  • the control signal GSHS is switched to L level, and the switch element SW22 is turned off.
  • the control signal SEL3 of each selection transistor SEL3-Tr in the selected row is set to the H level, The selection transistors SEL3S-Tr and SEL3R-Tr are turned on.
  • the readout luminance signal VSIG held in the signal holding capacitor CS21 and the readout reset signal VRST held in the reset signal holding capacitor CR21 are read out in parallel.
  • each signal holding unit 212B the column output read luminance is determined by the source follower transistor SF3S-Tr whose gate is connected to the node ND26 according to the holding voltage of the signal holding capacitor CS21 connected to the node ND26.
  • the signal VSIG is output to the second vertical signal line LSGN 12-1 and supplied to the column readout circuit 40.
  • column output is read by the source follower transistor SF3R-Tr whose gate is connected to the node ND25 according to the holding voltage of the reset signal holding capacitor CR21 connected to the node ND25.
  • the reset signal VRST is output to the second vertical signal line LSGN 12-2 and supplied to the column readout circuit 40.
  • the control signal CKST is switched to the H level for a predetermined period including the time t27, and the switch element SW24 becomes conductive. Thereby, the reset level and the signal level of the selected row are averaged.
  • the readout luminance signal VSIG held in the signal holding capacitor CS21 and the readout reset signal VRST held in the reset signal holding capacitor CR21 are averaged, and signals are read out in parallel.
  • the source follower transistor SF3S-Tr whose gate is connected to the node ND26 causes the second vertical signal line as a column output average signal according to the average voltage at the node ND26. It is output to the LSGN 12-1 and supplied to the column readout circuit 40.
  • the source follower transistor SF3R-Tr whose gate is connected to the node ND25 causes the second vertical signal as the column output average signal AVSR according to the average voltage at the node ND25. The signal is output to the line LSGN 12-2 and supplied to the column readout circuit 40.
  • the source follower transistor SF3S-Tr for outputting a signal level V S and the reset level V R to be read from the signal holding unit 212B, when the respective offset of SF3R-Tr V OS1, V OS2 , the following relation obtained It is done.
  • V OUTR (t26) ⁇ V OUTS (t26) V R + V OS2 ⁇ (V S + V OS1 )
  • V OUTR (t28) ⁇ V OUTS (t28) (V R + V S ) / 2 + V OS2 ⁇ ((V R + V S ) / 2 + V OS1 )
  • V OUTR (t26) ⁇ V OUTS (t26) ⁇ ⁇ V OUTR (t28) ⁇ V OUTS (t28) ⁇ V R -V S
  • V OUTR (t26) is a reset signal voltage read at time t26
  • V OUTS (t26) is a signal voltage read at time t26
  • V OUTR (t28) is a reset signal voltage read at time t28.
  • V OUTS (t28) indicates a signal voltage read at time t28.
  • the offset of the source follower transistors SF3S-Tr and SF3R-Tr can be removed by subjecting the differential signal to CDS processing in the subsequent circuit.
  • the readout luminance signal VSIG and readout reset signal VRST read out simultaneously and in parallel at time t26, and the average signal AVSR read out at time t28
  • the second pixel signal pixout2 is supplied to the amplifying unit 420 in parallel.
  • the readout luminance signal VSIG, readout reset signal VRST, and average signal AVSR of the second pixel signal pixout2 supplied simultaneously and in parallel through the input unit 440 Amplification processing and AD conversion processing are performed, and the difference between the two signals ⁇ VRST ⁇ VSIG ⁇ AVSR) ⁇ is taken to perform CDS processing.
  • the fourth mode signal MOD4 is supplied to the input unit 440 of the column readout circuit 40.
  • the control signal CKOS is supplied to the first switch unit SW421 of the amplification unit 420 of the column readout circuit 40 at the L level.
  • the first switch unit SW421 has the terminal a connected to the terminal b, and the first feedback capacitor Cf1 is connected between the first input terminal ( ⁇ ) of the first operational amplifier 421 and the output node ND421. Connected between.
  • the control signal VREFSH is supplied to the second switch unit SW422 of the amplification unit 420 of the column readout circuit 40 as a clock.
  • the second pixel signal pixout2 is input to the input unit 440, and one differential second pixel signal pixout2d1 in the global shutter mode is supplied from the first output terminal TO1 of the input unit 440.
  • the signal is supplied to the first input terminal ( ⁇ ) side of the first operational amplifier 421 to which the first sampling capacitor Cs1 is connected.
  • the second differential pixel signal pixout2d2 in the global shutter mode is supplied from the second output terminal TO2 of the input unit 440 to the first operational amplifier to which the second sampling capacitor Cs2 is connected. 421 is supplied to the second input terminal (+) side.
  • the control signal AZ1 and the control signal VREFSH are set to the H level for a predetermined period after the read luminance signal VSIG and the read reset signal VRST are input.
  • the auto-zero switch unit SW423 and the switch unit SW422 of the amplification unit 420 become conductive.
  • the first operational amplifier 421 of the amplification unit 420 is in a reset state.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 becomes a predetermined DC potential, for example, the reference potential Vref.
  • control signals SH and AZ2 are set to the H level for a predetermined period after the control signal AZ1 and the control signal VREFSH are switched to the L level.
  • the sample hold switch unit SW431 and the auto zero switch unit SW432 of the AD conversion unit 430 are turned on.
  • the period during which the control signals SH and AZ2 are set to the H level is set longer in the order of the control signals SH and AZ2.
  • the second operational amplifier 431 of the AD conversion unit 430 is reset.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 becomes the reference potential Vref and is transferred to the AD conversion unit 430 through the sample hold switch unit SW431, and the third sampling capacitor Cs3 and the fourth sampling capacitor Cs3 are output. Of the sampling capacitor Cs4.
  • the AD converter 430 is supplied with the first search signal Vramp1 having a slope waveform that falls to the right through the search signal input unit 432.
  • a signal voltage Vcmp obtained by synthesizing the voltage held in the fourth sampling capacitor Cs4 and the search signal Vramp1 by the search signal input unit 432 is the first input of the second operational amplifier 431. Supplied to terminal (-).
  • the comparison output signal cmpout is output at the H level as shown in FIG. AD conversion is performed by measuring the time until the intersection with a counter (not shown).
  • the amplification unit 420 is supplied with an average signal AVSR of the read luminance signal VSIG and the read reset signal VRST.
  • the output signal ampout of the first operational amplifier 4211 is a level-amplified signal obtained by multiplying the difference between the read reset signal voltage VRST and the low-potential read luminance signal VSIG by the capacitance ratio multiple G on the basis of the reference potential Vref ( Vref + G * (VRST ⁇ VSIG)).
  • the feedback signal ampvst is (Vref + G ′ * (VRST ⁇ VSIG)).
  • the control signal SH is set to the H level, and the sample hold switch unit SW431 of the AD conversion unit 430 becomes conductive.
  • the output signal (amplifier output) ampout of the first operational amplifier 421 of the amplification unit 420 becomes a signal (Vref + G * (VRST ⁇ VSIG)), which is transferred to the AD conversion unit 430 through the sample hold switch unit SW431.
  • Vref + G * VRST ⁇ VSIG
  • the AD converter 430 is supplied with the first search signal Vramp1 having a slope waveform that falls to the right through the search signal input unit 432.
  • a signal voltage Vcmp obtained by combining the voltage held in the fourth sampling capacitor Cs4 and the search signal Vramp1 by the search signal input unit 432 is the first input of the second operational amplifier 431. Supplied to the terminal (-) side.
  • the comparison output signal cmpout is output at the H level as shown in FIG. AD conversion is performed by measuring the time until the intersection with a counter (not shown).
  • the difference ⁇ VRST ⁇ VSIG ⁇ AVSR) ⁇ between the readout reset signal VRST and the readout luminance signal VSIG is taken, and the digital CDS processing is performed.
  • the CDS processing through the column readout circuit according to the third embodiment will be considered in association with FIGS. 15 (A) to (L).
  • 15A to 15L the read luminance signal VSIG and the read reset signal VRST are read simultaneously and in parallel by the signal holding unit 212B of the first pixel 21 at time t31, and the column read circuit 40
  • the signal is input to one operational amplifier 421.
  • the averaged signal AVSR of the read luminance signal VSIG and the read reset signal VRST is read simultaneously and in parallel by the signal holding unit 212B of the first pixel 21 at time t32.
  • the signal is input to the column readout circuit 40.
  • the input signal Vinp (t31) of the second input terminal (+) of the first operational amplifier 421 at time t31 is given by the following equation.
  • Vout (t31) V′ref ⁇ Qinj / Cf
  • the input signal Vinp (t32) of the second input terminal (+) of the first operational amplifier 421 at time t32 is given by the following equation.
  • Vinp (t32) V′ref + (Cs / (Cs + Cf)) ⁇ (Vrst ⁇ VsiG) / 2
  • Vout (t32) V′ref ⁇ (Qinj / Cf) + (Cs / Cf) ⁇ (Vrst ⁇ Vsig)
  • the difference between the read luminance signal VSIG and the read reset signal VRST can be output by subjecting the differential signal to CDS processing.
  • the offset of the source follower transistors SF3S-Tr, SF3R-Tr, etc. can be removed by CDS processing the average signal AVSR of the read luminance signal VSIG and the read reset signal VRST.
  • FIG. 16 is a circuit diagram showing a configuration example of the first operational amplifier of the column readout circuit according to the third embodiment.
  • FIG. 17 is a diagram for explaining an example of control of the input range of the first operational amplifier in the differential global shutter mode.
  • the first operational amplifier 421 for example, a high-gain operational amplifier with a source couple pair input as shown in FIG. 16 is applicable.
  • the operational amplifier 421B in FIG. 16 includes PMOS transistors PT41 to PT44, NMOS transistors NT41 to NT44, a switch unit SW41, a current source I41, and nodes ND41 and ND42.
  • the PMOS transistors PT41 and PT42 and the NMOS transistors NT41 and NT42 are connected in cascade between the power supply potential VDD and the reference potential VSS, and the PMOS transistors PT43 and PT44 and the NMOS transistors NT43 and NT44 are connected between the power supply potential VDD and the reference potential VSS. Cascade connection.
  • the source of the PMOS transistor PT41 and the source of the PMOS transistor PT43 are connected to each other, and the connection node is connected to the power supply potential VDD.
  • the source of the NMOS transistor PT41 and the source of the NMOS transistor PT43 are connected to each other, and the connection node is connected to the reference potential VSS and connected to the current source I41.
  • a node ND41 is formed by a connection point between the drain of the PMOS transistor PT42 and the drain of the NMOS transistor NT42, and a node ND42 is formed by a connection point between the drain of the PMOS transistor PT44 and the drain of the NMOS transistor NT44.
  • the node ND41 is connected to the gates of the PMOS transistors PT41 and PT43, and the node ND42 is connected to the output node ND421.
  • the gates of the PMOS transistors PT42 and PT44 are commonly connected to the supply terminal Tvbp for the bias potential Vbp.
  • the terminal a is commonly connected to the gates of the NMOS transistors NT42 and NT44, the terminal b is connected to the power supply potential VDD, and the terminal c is connected to the supply terminal Tvtr of the telescopic potential Vtr.
  • the switch unit SW41 holds the terminal a and the terminal b in a conductive state, and holds the terminal a and the terminal c in a conductive state when the control signal CTL is at an H level.
  • the first operational amplifier 421 is controlled by the switch unit SW41 so that the gates of the NMOS transistors NT42 and NT44 are connected to the power supply potential VDD, and is controlled not to function as a so-called telescopic amplifier. .
  • the first operational amplifier 421 is controlled by the switch unit SW41 so that the gates of the NMOS transistors NT42 and NT44 are connected to the telescopic potential Vtr, and is controlled to function as a so-called telescopic amplifier. . This is to reduce gain error.
  • the gates of the NMOS transistors NT42 and NT44 are connected to the power supply potential. Connect to VDD and do not function as a telescopic amplifier.
  • the gain is high such as x4 and x8 since the input range is small, the gates of the NMOS transistors NT42 and NT44 are connected to the telescopic potential Vtr to function as a high gain telescopic amplifier. Reduce errors.
  • the effects of the first and second embodiments described above can be obtained, and the differential output type global shutter pixel can be reduced without adding a capacitor or the like.
  • the CDS processing of the differential output signal can be realized by the area.
  • FIG. 18 is a circuit diagram showing a configuration example of a column read circuit according to the fourth embodiment of the present invention.
  • 19A and 19B are diagrams for explaining a configuration example of a search signal input unit corresponding to the inverted binary search method employed in the AD conversion unit according to the fourth embodiment.
  • the solid-state imaging device 10C according to the fourth embodiment is different from the solid-state imaging devices 10, 10A, and 10B according to the first, second, and third embodiments described above in that the AD conversion unit 430C in the column readout circuit 40 is used.
  • the search signal input unit 432C has a configuration.
  • the first mode signal MOD1 (single-ended rolling shutter mode), the third mode signal MOD3 (differential rolling shutter mode), the fourth mode In the case of the signal MOD4 (differential global shutter mode)
  • the first search signal Vramp1 is supplied to the search signal input unit 432.
  • the second search signal Vramp2 is supplied to the search signal input unit 432 in the case of the second mode signal MOD2 (single-ended global shutter mode).
  • the AD converter 430 employs the first search signal Vramp1 and the second search signal Vramp2 whose levels are inverted.
  • the AD conversion unit 430C is configured as a SAR type (successive comparison type) ADC, and an inverted binary search is employed for supplying a search signal.
  • the search signal input unit 432C includes a plurality (x) of fourth sampling capacitors Cs4-1 to Cs4-x and a plurality of switch units SW432-1 to SW432-x.
  • the fourth sampling capacitors Cs4-1 to Cs4-x one electrode (terminal) is connected in common to the input node ND431 of the AD conversion unit 430C, and the other electrode (terminal) is a switch arranged correspondingly.
  • the terminals SW432-1 to SW432-x are connected to the terminal a.
  • the terminals b of the switch units SW432-1 to SW432-x are connected to the reference potential Vref, and the terminal c is connected to the ground GND.
  • the switch units SW432-1 to SW432-x are controlled by the control signal CTR.
  • the SAR controls the reference potential Vref and the ground GND to alternately switch in this order.
  • the switch units SW432-1 to SW432-x are connected to the control signal CTR.
  • the first pixel signal pixout1 read in the order of the read reset signal VRST and the read luminance signal VSIG is AD. Can be converted.
  • the switch units SW432-1 to SW432-x are controlled by the control signal CTR.
  • the SAR controls the ground GND and the reference potential Vref to switch alternately in this order.
  • the switch units SW432-1 to SW432-x are connected to the control signal CTR.
  • the solid-state imaging devices 10, 10A to 10C described above can be applied as imaging devices to electronic devices such as digital cameras, video cameras, portable terminals, surveillance cameras, and medical endoscope cameras.
  • FIG. 20 is a diagram illustrating an example of a configuration of an electronic device equipped with a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the electronic apparatus 300 includes a CMOS image sensor 310 to which the solid-state imaging devices 10 and 10A to 10C according to the present embodiment can be applied. Furthermore, the electronic apparatus 300 includes an optical system (lens or the like) 320 that guides incident light (forms a subject image) to the pixel region of the CMOS image sensor 310.
  • the electronic device 320 includes a signal processing circuit (PRC) 330 that processes an output signal of the CMOS image sensor 310.
  • PRC signal processing circuit
  • the signal processing circuit 330 performs predetermined signal processing on the output signal of the CMOS image sensor 310.
  • the image signal processed by the signal processing circuit 330 can be displayed as a moving image on a monitor composed of a liquid crystal display or the like, or output to a printer, or directly recorded on a recording medium such as a memory card. Is possible.
  • CMOS image sensor 310 As described above, by mounting the above-described solid-state imaging devices 10 and 10A to 10C as the CMOS image sensor 310, it is possible to provide a camera system with high performance, small size, and low cost. Electronic devices such as surveillance cameras and medical endoscope cameras are used for applications where the camera installation requirements include restrictions such as mounting size, number of connectable cables, cable length, and installation height. Can be realized.

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Abstract

画素信号は、第１の動作により画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、を含み、読み出し回路４０は、画素信号を増幅する増幅部４２０と、増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部４３０と、を含み、第１の画素信号のときの第１の探索信号Ｖｒａｍｐ１と第２の画素信号のときの第２の探索信号Ｖｒａｍｐ２とは、探索レベルが反転した関係に設定可能である。

Description

固体撮像装置、固体撮像装置の駆動方法、および電子機器
　本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
　光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
　ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
　ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
　ところで、ＣＭＯＳイメージセンサでは、フォトダイオードで生成しかつ蓄積した光電荷を、画素毎あるいは行毎に順次走査して読み出す動作が行われる。
　この順次走査、すなわち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、および終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
　そこで、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。
　電子シャッタとしてグローバルシャッタを採用したＣＭＯＳイメージセンサは、画素内に、たとえば、光電変換読み出し部から読み出された信号を信号保持キャパシタに保持する信号保持部が設けられている。
　グローバルシャッタを採用したＣＭＯＳイメージセンサでは、フォトダイオードから電荷を電圧信号として一斉に信号保持部の信号保持キャパシタに蓄積し、そののち順次読み出すことにより、画像全体の同時性を確保している（たとえば、非特許文献１参照）。
　また、このＣＭＯＳイメージセンサは、光電変換読み出し部の出力を、信号保持部をバイパスして信号線に転送するバイパススイッチを有しており、グローバルシャッタ機能に加えてローリングシャッタ機能を併せ持つように構成されている。
　非特許文献１に記載された積層型ＣＭＯＳイメージセンサにおいては、第１の基板（Pixel die）と第２の基板（ASIC die）とがマイクロバンプ（接続部）を通して接続された積層構造を有する。そして、第１の基板には各画素の光電変換読み出し部が形成され、第２の基板には各画素の信号保持部、信号線、垂直走査回路、水平走査回路、カラム読み出し回路等が形成されている。
　非特許文献２には、ＣＭＯＳイメージセンサのカラム読み出し回路の構成例が記載されている（Ｆｉｇ．５）。
　このカラム読み出し回路は、ローリングシャッタ機能に対応した構成を有しており、カラムアンプ、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路、およびアナログデジタル変換器（ＡＤＣ）を含んで構成されている。
Ｊ．　Ａｏｋｉ，　ｅｔ　ａｌ．，　"Ａ　Ｒｏｌｌｉｎｇ－Ｓｈｕｔｔｅｒ　Ｄｉｓｔｏｒｔｉｏｎ－Ｆｒｅｅ　３Ｄ　Ｓｔａｃｋｅｄ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ　ｗｉｔｈ　－１６０ｄＢ　Ｐａｒａｓｉｔｉｃ　Ｌｉｇｈｔ　Ｓｅｎｓｉｔｉｖｉｔｙ　Ｉｎ－Ｐｉｘｅｌ　Ｓｔｏｒａｇｅ　Ｎｏｄｅ"　ＩＳＳＣＣ　２０１３　／　ＳＥＳＳＩＯＮ　２７　／　ＩＭＡＧＥ　ＳＥＮＳＯＲＳ　／　２７．３． Ｓ．　Ｏｋｕｒａ，　ｅｔ　ａｌ．，　"Ａ　３．７　Ｍ－Ｐｉｘｅｌ　１３００－ｆｐｓ　ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ　Ｗｉｔｈ　５．０　Ｇ－Ｐｉｘｅｌ／ｓ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｒｅａｄｏｕｔ　Ｃｉｒｃｕｉｔ，"　ｉｎ　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．　５０，　ｎｏ．　４．　ｐｐ．　１０１６－１０２４，　Ａｐｒｉｌ　２０１５．
　ところが、従来のローリングシャッタ機能とグローバルシャッタ機能を備えるＣＭＯＳイメージセンサでは、カラム読み出し回路において、画素出力のリセットレベルと信号レベルのそれぞれを保持するキャパシタ容量を備え、機能毎に異なる画素出力信号を整列し、ＡＤ変換器で処理する必要があり、キャパシタ容量が占める面積とそれを駆動するための消費電力が問題となっている。
　また、ローリングシャッタモード時は、画素から読み出しリセット信号および読み出し輝度信号が順に読み出されてカラム読み出し回路で処理される。
　一方、グローバルシャッタモード時は、画素から読み出し輝度信号および読み出しリセット信号の順に読み出されてカラム読み出し回路で処理される。
　そのため、ローリングシャッタ機能とグローバルシャッタ機能でカラム読み出し回路が別構成とせざるを得ないのが現状である。
　したがって、ローリングシャッタ機能のＣＭＯＳイメージセンサとグローバルシャッタ機能を備えるＣＭＯＳイメージセンサでは、カラム読み出し回路を共用することが困難である。
　同様に、ローリングシャッタ機能とグローバルシャッタ機能を備えるＣＭＯＳイメージセンサにおいても、カラム読み出し回路を共用することが困難であり、モードに応じたカラム読み出し回路を個別に設ける必要があり、回路規模の増大や制御の複雑化を招く等の不利益がある。
　また、画素から読み出す読み出し信号として、シングルエンド信号の場合や、差動信号の場合等が考えられるが、この場合も信号形態に応じたカラム読み出し回路を個別に設ける必要があり、回路規模の増大や制御の複雑化を招く等の不利益がある。
　本発明は、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となり、ひいては、回路規模の低減、制御の容易化、低消費電力化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
　本発明の第１の観点の固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、前記画素から読み出される前記画素信号は、第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、前記読み出し回路は、前記画素信号を増幅する増幅部と、前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である。
　本発明の第２の観点は、光電変換を行う画素が配置された画素部と、前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、前記読み出し回路は、前記画素信号を増幅する増幅部と、前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含む、固体撮像装置の駆動方法であって、前記画素から読み出される前記画素信号は、第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、前記読み出し回路に供給する前記探索信号について、前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とで、探索レベルが反転した関係に設定する。
　本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を含み、前記画素から読み出される前記画素信号は、第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、前記読み出し回路は、前記画素信号を増幅する増幅部と、前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である。
　本発明によれば、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となり、ひいては、回路規模の低減、制御の容易化、低消費電力化を実現することができる。
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図２は、本発明の第１の実施形態に係る固体撮像装置の第１の画素および第２の画素の一例を示す回路図である。 図３は、本発明の第１の実施形態に係る固体撮像装置の画素部における画素アレイについて説明するための図である。 図４は、本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 図５は、本発明の第１の実施形態に係る固体撮像装置のカラム読み出し回路の構成例を示す回路図である。 図６は、本第１の実施形態に係る固体撮像装置の積層構造について説明するための図である。 図７（Ａ）～（Ｄ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。 図８（Ａ）～（Ｌ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主としてカラム読み出し回路おける読み出し動作を説明するためのタイミングチャートである。 図９（Ａ）～（Ｇ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。 （Ａ）～（Ｌ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。 図１１は、本発明の第２の実施形態に係る固体撮像装置の画素およびカラム読み出し回路の構成例を示す図である。 図１２（Ａ）～（Ｋ）は、本第２の実施形態に係る固体撮像装置の差動のローリングシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。 図１３は、本発明の第３の実施形態に係る固体撮像装置の第１の画素の構成例を示す図である。 図１４（Ａ）～（Ｆ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。 図１５（Ａ）～（Ｌ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。 図１６は、本第３の実施形態に係るカラム読み出し回路の第１のオペアンプの構成例を示す回路図である。 図１７は、差動のグローバルシャッタモード時の第１のオペアンプの入力レンジの制御の一例を説明するためのである。 図１８は、本発明の第４の実施形態に係るカラム読み出し回路の構成例を示す回路図である。 図１９（Ａ）および（Ｂ）は、本第４の実施形態に係るＡＤ変換部に採用される反転二分探索法に対応した探索信号入力部の構成例を説明するための図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
　１０，１０Ａ～１０Ｃ・・・固体撮像装置、２０，２０Ａ，２０Ｂ・・・画素部、ＰＤ２１，ＰＤ２２・・・フォトダイオード、ＴＧ１－Ｔｒ、ＴＧ２－Ｔｒ・・・転送トランジスタ、ＲＳＴ１－Ｔｒ，ＲＳＴ２－Ｔｒ・・・リセットトランジスタ、ＳＦ１－Ｔｒ，ＳＦ２－Ｔｒ，ＳＦ３－Ｔｒ・・・ソースフォロワトランジスタ、ＳＥＬ１－Ｔｒ，ＳＥＬ２－Ｔｒ，ＳＥＬ３－Ｔｒ・・・選択トランジスタ、ＦＤ２１，ＦＤ２２・・・フローティングディフュージョン、２１・・・第１の画素、２１１・・・光電変換読み出し部、２１２・・・信号保持部、２２・・・第２の画素、２２１・・・光電変換読み出し部、３０・・・垂直走査回路、４０，４０Ｃ・・・読み出し回路（カラム読み出し回路）、４２０・・・増幅部、４３０・・・ＡＤ変換部、４４０・・・入力部、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。
　以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
　図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
　本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
　この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
　これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
　本第１の実施形態において、固体撮像装置１０は、後で詳述するように、画素部２０において、画素として光電変換読み出し部および信号保持部を含む第１の画素と、光電変換読み出し部を含む第２の画素が混在されて、第１の動作であるローリングシャッタと第２の動作であるグローバルシャッタの両動作機能を併せ持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
　本第１の実施形態に係る固体撮像装置１０において、画素部２０は、複数の第１の画素の光電変換読み出し部が行列状に配置された第１の画素アレイと、複数の第１の画素の信号保持部が行列状に配置された保持部アレイと、複数の第２の画素の光電変換読み出し部が行列状に配置された第２の画素アレイと、を含んで構成されている。
　そして、第１の動作であるローリングシャッタモード時に、第１の画素および第２の画素の光電変換読み出し部の読み出し信号が第１の垂直信号線にバイパス経路をたどることなく直ちに出力される。
　また、第２の動作であるグローバルシャッタモード時に、第１の画素の信号保持部の保持信号が第２の垂直信号線に出力される。
　そして、第１の垂直信号線または第２の垂直信号線を伝送される画素読み出し信号に対してカラム読み出し回路４０において、増幅処理およびＡＤ変換処理が行われる。
　本第１の実施形態に係る固体撮像装置１０において、カラム読み出し回路４０は、後で詳述するように、動作モードや読み出し信号の信号形態(シングルエンドや差動等の信号)にかかわらず一つの回路構成で共用することが可能に形成されている。
　以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびカラム読み出し回路４０の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部７０の積層構造等について詳述する。
（第１の画素および第２の画素並びに画素部２０の構成）
　図２は、本発明の第１の実施形態に係る固体撮像装置１０の第１の画素および第２の画素の一例を示す回路図である。
　画素部２０に配置される第１の画素２１は、光電変換読み出し部２１１および信号保持部２１２を含んで構成されている。
　画素部２０に配置される第２の画素２２は、光電変換読み出し部２２１を含んで構成されている。
　第１の画素２１の光電変換読み出し部２１１は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
　具体的には、この光電変換読み出し部２１１は、たとえば光電変換素子であるフォトダイオードＰＤ２１を有する。
　このフォトダイオードＰＤ２１に対して、転送素子としての転送トランジスタＴＧ１－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒ、出力ノードＮＤ２１、および選択素子(選択スイッチ)としての選択トランジスタＳＥＬ１－Ｔｒをそれぞれ一つずつ有する。
　このように、第１の実施形態に係る第１の画素２１の光電変換読み出し部２１１は、転送トランジスタＴＧ１－Ｔｒ、リセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワトランジスタＳＦ１－Ｔｒ、および選択トランジスタＳＥＬ１－Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
　本第１の実施形態に係る光電変換読み出し部２１１は、出力ノードＮＤ２１が第１の画素２１の信号保持部２１２の入力部に接続され、選択トランジスタＳＥＬ１－Ｔｒを介して第１の垂直信号線ＬＳＧＮ１１に接続されている。
　光電変換読み出し部２１１は、ローリングシャッタモード時に第１の画素信号ｐｉｘｏｕｔ１である読み出しリセット信号(信号電圧)（ＶＲＳＴ１）および読み出し輝度信号(信号電圧)（ＶＳＩＧ１）を第１の垂直信号線ＬＳＧＮ１１に出力する。
　光電変換読み出し部２１１は、グローバルシャッタモード時に第２の画素信号ｐｘｏｕｔ２である読み出し輝度信号(信号電圧)（ＶＳＩＧ１）および読み出しリセット信号(信号電圧)（ＶＲＳＴ１）を信号保持部２１２に出力する。
　本第１の実施形態において、第１の垂直信号線ＬＳＧＮ１１はローリングシャッタモード時に定電流源Ｉｂｉａｓ１により駆動され、第２の垂直信号線ＬＳＧＮ１２はグローバルシャッタモード時に定電流源Ｉｂｉａｓ１により駆動される。
　定電流源Ｉｂｉａｓ１は、ローリングシャッタモード時とグローバルシャッタモード時とで共用される。
　定電流源Ｉｂｉａｓ１は、図２に示すように、スイッチ部４１０により動作モードに応じて接続先が切り替えられる。ローリングシャッタモード時には、第１の垂直信号線ＬＳＧＮ１１が定電流源Ｉｂｉａｓ１に接続され、第２の垂直信号線ＬＳＧＮ１２が基準電位ＶＳＳ（たとえばグランド）に接続される。一方、グローバルシャッタモード時には、第２の垂直信号線ＬＳＧＮ１２が定電流源Ｉｂｉａｓ１に接続され、第１の垂直信号線ＬＳＧＮ１１が基準電位ＶＳＳ（たとえばグランド）に接続される。
　フォトダイオードＰＤ２１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
　以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
　また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
　光電変換読み出し部２１１の転送トランジスタＴＧ１－Ｔｒは、フォトダイオードＰＤ２１とフローティングディフュージョンＦＤ２１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
　転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ２１に転送する。
　リセットトランジスタＲＳＴ１－Ｔｒは、電源電位ＶＤＤとフローティングディフュージョンＦＤ２１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
　リセットトランジスタＲＳＴ１－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ２１を電源電圧ＶＤＤの電位にリセットする。
　ソースフォロワトランジスタＳＦ１－Ｔｒと選択トランジスタＳＥＬ１－Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１により駆動される第１の垂直信号線ＬＳＧＮ１１の間に直列に接続されている。
　ソースフォロワトランジスタＳＦ１－Ｔｒのソースと選択トランジスタＳＥＬ１－Ｔｒのドレインとの接続点により出力ノードＮＤ２１が形成されている。
　この出力ノードＮＤ２１と信号保持部２１２の入力部間の信号線ＬＳＧＮ１３は、たとえば信号保持部２１２の入力部に配置された定電流源Ｉｂｉａｓ３により駆動される。
　ソースフォロワトランジスタＳＦ１－ＴｒはフローティングディフュージョンＦＤ２１の電荷を電荷量に応じた電圧信号に変換した列出力の読み出しリセット信号（ＶＲＳＴ１）および読み出し輝度信号（ＶＳＩＧ１）または読み出し輝度信号（ＶＳＩＧ１）および読み出しリセット信号（ＶＲＳＴ１）を出力ノードＮＤ２１に出力する。
　ソースフォロワトランジスタＳＦ１－ＴｒのゲートにはフローティングディフュージョンＦＤ２１が接続され、選択トランジスタＳＥＬ１－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬにより制御される。
　選択トランジスタＳＥＬ１－Ｔｒは、制御信号ＳＥＬがＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ１－ＴｒはフローティングディフュージョンＦＤ２１の電荷を電荷量に応じた電圧信号に変換した読み出しリセット信号（ＶＲＳＴ１）および読み出し輝度信号（ＶＳＩＧ１）を第１の垂直信号線ＬＳＧＮ１１に出力する。
　第１の画素２１の信号保持部２１２は、基本的に、定電流源Ｉｂｉａｓ３が接続されている入力部２１２１、サンプルホールド部２１２２、出力部２１２３、ノードＮＤ２２～ＮＤ２４を含んで構成されている。
　定電流源Ｉｂｉａｓ３は、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御される。
　なお、定電流源Ｉｂｉａｓ３の代わりに、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御されるスイッチ素子を設けてもよい。
　サンプルホールド部２１２２は、第２の期間であるグローバルシャッタ期間に、サンプルホールド部２１２２の信号保持キャパシタを光電変換読み出し部２１１の出力ノードＮＤ２１と選択的に接続するスイッチ素子ＳＷ２１、第１の画素２１の光電変換読み出し部２１１の出力ノードＮＤ２１から出力される信号を保持可能な信号保持キャパシタＣ２１，Ｃ２２と、ノーＮＤ２４をリセットするためのリセットトランジスタＲＳＴ３－Ｔｒを有する。
　スイッチ素子ＳＷ２１の端子ａが第３の信号線ＬＳＧＮ１３に接続された入力ノードＮＤ２２と接続され、端子ｂがサンプルホールド部２１２２側と接続されたノードＮＤ２３に接続されている。
　スイッチ素子ＳＷ２１は、たとえば信号ｓｗ１がハイレベルの期間に端子ａとｂが接続されて導通状態となる。
　信号保持キャパシタＣ２１は、ノードＮＤ２３とノードＮＤ２４との間に接続されている。
　信号保持キャパシタＣ２２は、ノードＮＤ２４と基準電位ＶＳＳとの間に接続されている。
　リセットトランジスタＲＳＴ３－Ｔｒは、電源電位ＶＤＤとノードＮＤ２４との間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴ３により制御される。
　リセットトランジスタＲＳＴ３－Ｔｒは、制御信号ＲＳＴ３がＨレベルのリセット期間に選択されて導通状態となり、ノードＮＤ２４（およびキャパシタＣ２１、Ｃ２２）を電源電圧ＶＤＤの電位にリセットする。
　出力部２１２３は、第２の期間であるグローバルシャッタ期間に信号保持キャパシタＣ２１、Ｃ２２に保持された信号を保持電圧に応じて出力するソースフォロワトランジスタＳＦ３－Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ３－Ｔｒを介して定電流源Ｉｂｉａｓ１により駆動される第２の垂直信号線ＬＳＧＮ１２に出力する。
　ソースフォロワトランジスタＳＦ３－Ｔｒと選択トランジスタＳＥＬ３－Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１により駆動される第２の垂直信号線ＬＳＧＮ１２の間に直列に接続されている。
　ソースフォロワトランジスタＳＦ３－ＴｒのゲートにはノードＮＤ２４が接続され、選択トランジスタＳＥＬ３－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ３により制御される。
　選択トランジスタＳＥＬ３－Ｔｒは、制御信号ＳＥＬ３がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ３－Ｔｒは信号保持キャパシタＣ２１、Ｃ２２の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ，ＶＳＩＧ）を第２の垂直信号線ＬＳＧＮ１２に出力する。
　なお、上述した信号保持部２１２の構成は、一例であり、第２の期間であるグローバルシャッタ期間に、上述した光電変換読み出し部２１１の出力する読み出し輝度信号(ＶＳＩＧ１)および読み出しリセット信号（ＶＲＳＴ１）を保持する機能を備える回路であればその構成を問わない。
　画素部２０に配置される第２の画素２２は、光電変換読み出し部２２１を含んで構成されている。
　第２の画素２２の光電変換読み出し部２２１は、上述した第１の画素２１の光電変換読み出し部２１１と同様の構成を有する。
　すなわち、第２の画素２２の光電変換読み出し部２２１は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
　具体的には、この光電変換読み出し部２２１は、たとえば光電変換素子であるフォトダイオードＰＤ２２を有する。
　このフォトダイオードＰＤ２２に対して、転送素子としての転送トランジスタＴＧ２－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ２－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ２－Ｔｒ、および選択素子(選択スイッチ)としての選択トランジスタＳＥＬ２－Ｔｒをそれぞれ一つずつ有する。
　このように、第１の実施形態に係る第２の画素２２の光電変換読み出し部２２１は、転送トランジスタＴＧ２－Ｔｒ、リセットトランジスタＲＳＴ２－Ｔｒ、ソースフォロワトランジスタＳＦ２－Ｔｒ、および選択トランジスタＳＥＬ２－Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
　本第１の実施形態に係る光電変換読み出し部２２１は、ローリングシャッタモード時に読み出しリセット信号(信号電圧)（ＶＲＳＴ２）および読み出し輝度信号(信号電圧)（ＶＳＩＧ２）を第１の垂直信号線ＬＳＧＮ１１に出力する。
　フォトダイオードＰＤ２２は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
　信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
　また、本実施形態は、複数のフォトダイオードと転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
　光電変換読み出し部２２１の転送トランジスタＴＧ２－Ｔｒは、フォトダイオードＰＤ２２とフローティングディフュージョンＦＤ２２の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
　転送トランジスタＴＧ２－Ｔｒは、制御信号ＴＧがＨレベルの転送期間に選択されて導通状態となり、フォトダイオードＰＤ２２で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ２２に転送する。
　リセットトランジスタＲＳＴ２－Ｔｒは、電源電位ＶＤＤとフローティングディフュージョンＦＤ２２の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
　リセットトランジスタＲＳＴ２－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ２２を電源電圧ＶＤＤの電位にリセットする。
　ソースフォロワトランジスタＳＦ２－Ｔｒと選択トランジスタＳＥＬ２－Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１により駆動される第１の垂直信号線ＬＳＧＮ１１の間に直列に接続されている。
　ソースフォロワトランジスタＳＦ２－ＴｒのゲートにはフローティングディフュージョンＦＤ２２が接続され、選択トランジスタＳＥＬ２－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬにより制御される。
　選択トランジスタＳＥＬ２－Ｔｒは、制御信号ＳＥＬがＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ２－ＴｒはフローティングディフュージョンＦＤ２２の電荷を電荷量に応じた電圧信号に変換した列出力の読み出しリセット信号（ＶＲＳＴ２）および読み出し輝度信号（ＶＳＩＧ２）を第１の垂直信号線ＬＳＧＮ１１に出力する。
　本第１の実施形態に係る画素部２０は、以上のような構成を有する第１の画素２１および第２の画素２２が、たとえば図３に示すように、画素アレイとして配列され、複数の画素アレイが組み合わされて構成されている。
　図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素部２０における画素アレイについて説明するための図である。
　第１の実施形態に係る固体撮像装置１０の画素部２０は、第１の画素アレイ２３０、保持部アレイ２４０、上側の第２の画素アレイ２５０－１、および下側の第２の画素アレイ２５０－２を含んで構成されている。
　第１の画素アレイ２３０は、複数の第１の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　第１の画素アレイ２３０は、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の第１の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　保持部アレイ２４０は、複数の第１の画素２１の信号保持部２１２が、第１の画素アレイ２３０に対応してＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　保持部アレイ２４０は、第１の画素アレイ２３０と同様に、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の第１の画素２１の信号保持部２１２がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　上側の第２の画素アレイ２５０－１は、複数の第２の画素２２の光電変換読み出し部２２１がＰ（Ｐ＜Ｎ）行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　同様に、下側の第２の画素アレイ２５０－２は、複数の第２の画素２２の光電変換読み出し部２２１がＰ（Ｐ＜Ｎ）行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
　図３の例において、第２の画素アレイ２５０－１，２５０－２は、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側（上側および下側）に配置されている。なお、第２の画素アレイ２５０は、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側のうち少なくとも一方側に配置されていてもよい。
　第２の画素アレイ２５０－１，２５０－２は、ローリングシャッタモード時に、第１の画素アレイ２３０とともに、アクティブとされ、全体としてたとえば１：１のアスペクト比の画像を出力可能なように、複数の第２の画素２２の光電変換読み出し部２２１がＰ（Ｐ＜Ｎ）行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。上記アスペクト比は４：３など任意の比率でも良い。
　なお、ローリングシャッタモード時には、第１の画素アレイ２３０を電子式手ぶれ補正用の領域として利用し、１６：９のアスペクト比の画像を出力するようにしてもよい。
　また、第１の画素アレイ２３０と第２の画素アレイ２５０－１，２５０－２の同一列の光電変換読み出し部２１１は、共通の第１の垂直信号線ＬＳＧＮ１１に接続されている。
　固体撮像装置１０が、後述するように、第１の基板（上基板）と第２の基板（下基板）の積層構造を有する場合、第１の基板に第１の画素アレイ２３０と第２の画素アレイ２５０－１，２５０－２が形成され、第２の基板に保持部アレイ２４０が第１の画素アレイ２３０と対向するように形成される。
　画素部２０は、読み出し部７０の制御の下、第１の動作であるローリングシャッタモード時には、第１の画素アレイ２３０および第２の画素アレイ２５０－１，２５０－２をアクティブにして順次画素がアクセスされて画素信号の読み出しが行単位で行われる。
　また、画素部２０は、読み出し部７０の制御の下、第２の動作であるグローバルシャッタモード時には、第１の画素アレイ２３０および第２の画素アレイ２５０－１，２５０－２の光電変換読み出し部２２１における選択トランジスタＳＥＬ１－Ｔｒ，ＳＥＬ２－Ｔｒを非選択状態とした状態（信号ＳＥＬがローレベル）で、第１の画素アレイ２３０および保持部アレイ２４０をアクティブにして画素信号の読み出しが行われる。
　画素部２０において、たとえば転送トランジスタＴＧ－Ｔｒ、リセットトランジスタＲＳＴ－Ｔｒ、および選択トランジスタＳＥＬ－Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
　画素部２０には、画素が（Ｎ＋２Ｐ）行×Ｍ列配置されているので、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧはそれぞれ（Ｎ＋２Ｐ）本、第１の垂直信号線ＬＳＧＮ１１および第２の垂直信号線ＬＳＧＮ１２はそれぞれＭ本ある。
　垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して第１の画素２１の光電変換読み出し部２１１および信号保持部２１２、並びに第２の画素２２の光電変換読み出し部２２１の駆動を行う。
　また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
　カラム読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列(カラム)信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
　カラム読み出し回路４０は、第１の動作であるローリングシャッタモード時に、第１の垂直信号線ＬＳＧＮ１１に、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１から読み出された第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）、並びに、第２の動作であるグローバルシャッタモード時に、第２の垂直信号線ＬＳＧＮ１２に、第１の画素２１の信号保持部２１２から読み出された第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）に対して、増幅処理およびＡＤ変換処理を行う。
　ここで、第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）は、第１の動作であるローリングシャッタモード時に画素（本例では第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１）から順に読み出される読み出しリセット信号ＶＲＳＴおよび読み出し輝度信号ＶＳＩＧを含む画素読み出し信号をいう。
　第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）は、第２の動作であるグローバルシャッタモード時に画素（本例では第１の画素２１の光電変換読み出し部２１１、さらに信号保持部２１２）から順に読み出される読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを含む画素読み出し信号をいう。
　本第１の実施形態に係る固体撮像装置１０において、カラム読み出し回路４０は、動作モードや読み出し信号の信号形態(シングルエンドや差動等の信号)にかかわらず一つの回路構成で共用することが可能に形成されている。
　カラム読み出し回路４０は、たとえば図４に示すように、アンプ（ＡＭＰ，増幅器）４１およびＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）４２を含んで構成される。
　カラム読み出し回路４０は、図５に関連付けて説明するように、第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）および第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）を増幅する増幅部４２０、並びに、増幅部４２０で増幅された画素部２０の各列出力のアナログ読み出し信号ＶＳＬ１、ＶＳＬ２をデジタル信号に変換するＡＤ変換器を含むＡＤ変換部４３０により構成されている。
　本第１の実施形態において、カラム読み出し回路４０は、たとえば各列の列信号処理回路に、第１の垂直信号線ＬＳＧＮ１１を伝送された信号と第２の垂直信号線ＬＳＧＮ１２を伝送された信号を動作モードに応じて選択的に入力させる回路が配置されている。
　図５は、本発明の第１の実施形態に係る固体撮像装置のカラム読み出し回路の構成例を示す回路図である。
　カラム読み出し回路４０は、図５に示すように、第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）、第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）を増幅する増幅部４２０、および増幅部４２０で増幅された画素信号を、探索信号（たとえばＶｒａｍｐ）に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部４３０が縦続接続されて構成されている。
　また、カラム読み出し回路４０は、入力段にモード信号ＭＯＤｘ（ｘ＝１，２，３，４，・・）に応じて画素の読み出し信号ｐｉｘｏｕｔを、増幅部４２０に配置される演算増幅器の２つの入力端子に選択的に入力させる入力部４４０が配置されている。
　増幅部４２０は、第１の演算増幅器（以下、オペアンプという）４２１、第１のサンプリングキャパシタ（入力キャパシタ）Ｃｓ１、第１の帰還キャパシタ（フィードバックキャパシタ）Ｃｆ１、第２のサンプリングキャパシタＣｓ２、第２の帰還キャパシタＣｆ２、第１のスイッチ部ＳＷ４２１、第２のスイッチ部ＳＷ４２２、第１のオートゼロスイッチ部ＳＷ４２３、出力ノードＮＤ４２１、オフセット電位ＶＯＳ、および参照電位Ｖｒｅｆを含んで構成されている。
　第１のオペアンプ４２１は、第１の入力端子、本実施形態では反転入力端子（－）、および第２の入力端子、本実施形態では非反転入力端子（＋）の２つの入力端子を有し、第１の入力端子（－）への入力電圧Ｖｉｎ１と第２の入力端子（＋）への入力電圧Ｖｉｎ２の差分をゲインＡ０倍して（増幅して）アンプ出力ａｍｐｏｕｔを得る。ここで、ゲイン（A0）が十分に高ければ、第１のスイッチ部ＳＷ４２１または第１のオートゼロスイッチ部ＳＷ４２３を介して負帰還回路が構成される時に、第１の入力端子（－）と第２の入力端子（＋）は仮想接地される。
　第１のオペアンプ４２１の出力端子は、出力ノードＮＤ４２１に接続されている。
　第１のサンプリングキャパシタＣｓ１は、第１の画素信号または第２の画素信号の入力ライン端としての入力部４４０の第１の出力端子ＴＯ１と第１のオペアンプ４２１の第１の入力端子（－）との間に接続されている。
　第２のサンプリングキャパシタＣｓ２は、第１の画素信号または第２の画素信号の入力ライン端としての入力部４４０の第２の出力端子ＴＯ２と第１のオペアンプ４２１の第２の入力端子（＋）との間に接続されている。
　入力部４４０の第１の出力端子ＴＯ１からは、４つのモード信号ＭＯＤ１～ＭＯＤ４に応じて以下の画素信号（信号電圧）が供給される。
　第１のモード信号ＭＯＤ１のときは、ローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１が、入力部４４０の第１の出力端子ＴＯ１から供給される。
　第２のモード信号ＭＯＤ２のときは、グローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２が、入力部４４０の第１の出力端子ＴＯ１から供給される。
　第３のモード信号ＭＯＤ３のときは、差動ローリングシャッタモード時の差動信号のうちの一方の第１の画素信号ｐｉｘｏｕｔ１ｄ１が、入力部４４０の第１の出力端子ＴＯ１から供給される。
　第４のモード信号ＭＯＤ４のときは、差動グローバルシャッタモード時の差動信号のうちの一方の第２の画素信号ｐｉｘｏｕｔ２ｄ１が、入力部４４０の第１の出力端子ＴＯ１から供給される。
　入力部４４０の第２の出力端子ＴＯ２からは、４つのモード信号ＭＯＤ１～ＭＯＤ４に応じて以下の画素信号（信号電圧）が供給される。
　第１のモード信号ＭＯＤ１のときは、画素信号は入力部４４０の第２の出力端子ＴＯ２から供給されない。
　第２のモード信号ＭＯＤ２のときは、画素信号は入力部４４０の第２の出力端子ＴＯ２から供給されない。
　第３のモード信号ＭＯＤ３のときは、差動ローリングシャッタモード時の差動信号のうちの他方の第１の画素信号ｐｉｘｏｕｔ１ｄ２が、入力部４４０の第２の出力端子ＴＯ２から供給される。
　第４のモード信号ＭＯＤ４のときは、差動グローバルシャッタモード時の差動信号のうちの他方の第２の画素信号ｐｉｘｏｕｔ２ｄ２が、入力部４４０の第２の出力端子ＴＯ２から供給される。
　第１の帰還キャパシタＣｆ１は、一方の電極端が第１のオペアンプ４２１の第１の入力端子（－）に接続され、他方の電極端が第１のスイッチ部ＳＷ４２１に接続されている。
　第２の帰還キャパシタＣｆ２は、一方の電極端が第１のオペアンプ４２１の第２の入力端子（＋）に接続され、他方の電極端が基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
　第１のスイッチ部ＳＷ４２１は、端子ａが第１のサンプリングキャパシタＣｆ１の他方の電極端に接続され、端子ｂが出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続され、端子ｃがオフセット電位ＶＯＳに接続されている。
　第１のスイッチ部ＳＷ４２１は、たとえば制御信号ＣＫＯＳがローレベル（Ｌ）のときは端子ａを端子ｂと接続し、制御信号ＣＫＯＳがハイレベル（Ｈ）のときは端子ａを端子ｃと接続する。
　本実施形態において、制御信号ＣＫＯＳは、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、および第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のときＬレベルで供給され、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のときクロックで供給される。
　すなわち、第１の帰還キャパシタＣｆ１は、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、および第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき、第１のオペアンプ４２１の第１の入力端子（－）と出力ノードＮＤ４２１との間に接続される。
　第１の帰還キャパシタＣｆ１は、入力部４４０に供給されるモード信号が、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき、第１のオペアンプ４２１の第１の入力端子（－）は、出力ノードＮＤ４２１と接続される状態と、オフセット電位ＶＯＳとの間に接続される状態を遷移する。
　本第１の実施形態において、オフセット電位ＶＯＳは、参照電位Ｖｒｅｆより電圧Ｖｆｓ分高い値（ＶＯＳ＝Ｖｒｅｆ＋Ｖｆｓ）に設定される。
　第２のスイッチ部ＳＷ４２２は、端子ａが第１のオペアンプ４２１の第２の入力端子（＋）に接続され、端子ｂが参照電位Ｖｒｅｆに接続されている。
　第２のスイッチ部ＳＷ４２２は、制御信号ＶＲＥＦＳＨがクロックとして供給され、クロックがＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
　第２のスイッチ部ＳＷ４２２は、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき、端子ａと端子ｂが導通状態（オン状態）に保持され、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき、導通状態（オン状態）と非導通状態（オフ状態）を遷移される。
　オートゼロスイッチ部ＳＷ４２３は、端子ａが第１のオペアンプ４２１の第１の入力端子（－）に接続され、端子ｂが出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続されている。
　オートゼロスイッチ部ＳＷ４２３は、制御信号ＡＺ１がＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
　第１のオペアンプ４２１は、オートゼロスイッチ部ＳＷ４２３が導通状態のとき、リセット状態となる。
　ＡＤ変換部４３０は、第２のオペアンプ４３１、探索信号入力部４３２、サンプルホールドスイッチ部ＳＷ４３１、第３のサンプリングキャパシタＣｓ３、第２のオートゼロスイッチ部ＳＷ４３２、入力ノードＮＤ４３１、および出力ノードＮＤ４３２を含んで構成されている。
　第２のオペアンプ４３１は、第１の入力端子、本実施形態では反転入力端子（－）、および第２の入力端子、本実施形態では非反転入力端子（＋）の２つの入力端子を有する。
　第２のオペアンプ４３１の第１の入力端子（－）に供給される入力信号電圧Ｖｃｍｐは、ＡＤ変換中には、第３のサンプリングキャパシタＣｓ３に保持された電圧、第４のサンプリングキャパシタＣｓ４に保持された電圧、および探索信号入力部４３２による探索信号Ｖｒａｍｐを合成した信号電圧である。
　ここでは、探索信号Ｖｒａｍｐは、ある傾きを持った線形に変化するスロープ波形の信号である。
　本例では、探索信号Ｖｒａｍｐとしては、たとえば図５中の第１の探索信号Ｖｒａｍｐ１のように左側がレベルが高く右側がレベルが低い右下がりのスロープ波形として供給される。
　また、本例では、探索信号Ｖｒａｍｐとしては、たとえば図５中の第２の探索信号Ｖｒａｍｐ２のように左側がレベルが低く右側がレベルが高い右上がりのスロープ波形として供給される。
　第１の探索信号Ｖｒａｍｐ１と第２の探索信号Ｖｒａｍｐ２は、探索レベル、ここではスロープ波形のレベルが反転した関係にある。
　本実施形態において、探索信号Ｖｒａｍｐとして、入力部４４０に供給されるモード信号が、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき第１の探索信号Ｖｒａｍｐ１が探索信号入力部４３２に供給される。
　一方、本実施形態において、探索信号Ｖｒａｍｐとして、入力部４４０に供給されるモード信号が、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき第２の探索信号Ｖｒａｍｐ２が探索信号入力部４３２に供給される。
　図５の探索信号入力部４３２は、第４のサンプリングキャパシタ(入力キャパシタ)Ｃｓ４を含んで構成されている。
　第４のサンプリングキャパシタＣｓ４は、入力ノードＮＤ４３１と探索信号Ｖｒａｍｐの供給ラインとの間に接続されている。
　第２のオペアンプ４３１は、第１の入力端子（－）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とを比較し、入力信号電圧Ｖｃｍｐが参照電位Ｖｒｅｆ２と交差すると、比較出力信号ｃｍｐｏｕｔをＬレベルからＨレベルに、あるいはＨレベルからＬレベルに切り替える。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
　このように、第２のオペアンプ４３１は、比較器として機能する。
　第３のサンプリングキャパシタ（入力キャパシタ）Ｃｓ３は、入力ノードＮＤ４３１と第２のオペアンプ４３１の第１の入力端子（－）との間に接続されている。
　サンプルホールドスイッチ部ＳＷ４３１は、端子ａが増幅部４２０の出力ノードＮＤ４２１に接続され、端子ｂが入力ノードＮＤ４３１に接続されている。
　サンプルホールドスイッチ部ＳＷ４３１は、たとえば制御信号ＳＨがＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
　ＡＤ変換部４３０は、サンプルホールドスイッチ部ＳＷ４３１が導通状態のときに、増幅部４２０のアンプ出力ａｍｐｏｕｔを入力ノードＮＤ４３１に入力させる。
　オートゼロスイッチ部ＳＷ４３２は、たとえば端子ａが第２のオペアンプ４３１の第１の入力端子（－）に接続され、端子ｂが出力ノードＮＤ４３２（第２のオペアンプ４３１の出力端子）に接続されている。
　オートゼロスイッチ部ＳＷ４３２は、制御信号ＡＺ２がＨレベルのとき端子ａと端子ｂが導通状態（オン状態）に保持され、Ｌレベルのとき端子ａと端子ｂは非導通状態（オフ状態）に保持される。
　第２のオペアンプ４３１は、オートゼロスイッチ部ＳＷ４３２が導通状態のとき、リセット状態となる。
　以上の構成を有するカラム読み出し回路４０においては、第１のモード信号ＭＯＤ１に応じたシングルエンド信号の第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）が増幅部４２０の第１のサンプリングキャパシタＣｓ１に入力される場合、増幅部４２０の第１の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１により出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続される。
　このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
　また、カラム読み出し回路４０においては、第２のモード信号ＭＯＤ２に応じたシングルエンド信号の第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）が増幅部４２０第１のサンプリングキャパシタＣｓ１に入力される場合、増幅部４２０の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１によりオフセット電位ＶＯＳまたは出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続される。
　このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して第１の探索信号Ｖｒａｍｐ１とはレベルが反転した関係にある右上がりのスロープ波形の第２の探索信号Ｖｒａｍｐ２が供給される。
　また、カラム読み出し回路４０においては、第３のモード信号ＭＯＤ３に応じた差動信号の第１の画素信号ｐｉｘｏｕｔ１ｄ１（ＶＳＬ１Ｄ１）、ｐｉｘｏｕｔ１ｄ２（ＶＳＬ１Ｄ２）が増幅部４２０の第１のサンプリングキャパシタＣｓ１および第２のサンプリングキャパシタＣｓ２に入力される場合、増幅部４２０の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１により出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続される。
　このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
　また、カラム読み出し回路４０においては、第４のモード信号ＭＯＤ４に応じた差動信号の第２の画素信号ｐｉｘｏｕｔ２ｄ１（ＶＳＬ２Ｄ１）、ｐｉｘｏｕｔ２ｄ２（ＶＳＬ２Ｄ２）が増幅部４２０の第１のサンプリングキャパシタＣｓ１および第２のサンプリングキャパシタＣｓ２に入力される場合、増幅部４２０の帰還キャパシタＣｆ１は第１のスイッチ部ＳＷ４２１により出力ノードＮＤ４２１（第１のオペアンプ４２１の出力端子）に接続される。
　このとき、ＡＤ変換部４３０には、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
　このように、本第１の実施形態のカラム読み出し回路４０は、第１のモード信号ＭＯＤ１、第２のモード信号ＭＯＤ２、第３のモード信号ＭＯＤ３、および第４のモード信号ＭＯＤ４に応じた画素信号を処理可能に構成されている。
　ただし、本第１の実施形態において、画素部２０は第１のモード信号ＭＯＤ１および第２のモード信号ＭＯＤ２に応じた画素信号を生成するように構成されている。
　したがって、本第１の実施形態のカラム読み出し回路４０は、第１のモード信号ＭＯＤ１に応じたローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１（ＶＳＬ１）、および第２のモード信号ＭＯＤ２に応じたグローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２（ＶＳＬ２）を処理することになる。
　水平走査回路５０は、カラム読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
　タイミング制御回路６０は、画素部２０、垂直走査回路３０、カラム読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
　本第１の実施形態において、読み出し部７０は、第１の動作であるローリングシャッタモード時に、第１の画素アレイ２３０および第２の画素アレイ２５０－１，２５０－２をアクティブにして順次画素をアクセスさせて、シングルエンドの第１の画素信号ｐｉｘｏｕｔ１の読み出しを行単位で行う。
　本第１の実施形態において、読み出し部７０は、第２の動作であるグローバルシャッタモード時に、第１の画素アレイ２３０および第２の画素アレイ２５０－１，２５０－２の光電変換読み出し部２２１における選択トランジスタＳＥＬ１－Ｔｒ．ＳＥＬ２－Ｔｒを非選択状態とした状態（信号ＳＥＬがローレベル）で、第１の画素アレイ２３０および保持部アレイ２４０をアクティブにして、シングルエンドの第２の画素信号ｐｉｘｏｕｔ２の読み出しを行う。
（固体撮像装置１０の積層構造）
　次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
　図６は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための図である。
　本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
　固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
　本例では、第２の基板１２０上に第１の基板１１０が積層された構造を有する。
　第１の基板１１０には、その中央部を中心として画素部２０の各第１の画素２１の光電変換読み出し部２１１が配列された第１の画素アレイ２３０が形成され、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側（上側および下側）に第２の画素アレイ２５０－１，２５０－２が形成されている。
　また、第１の基板１１０には、第１の垂直信号線ＬＳＧＮ１１が形成されている。
　このように、本第１の実施形態においては、第１の基板１１０には、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１が行列状に形成されている。
　第２の基板１２０には、その中央部を中心として第１の画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と接続される各第１の画素２１の信号保持部２１２がマトリクス状に配列された保持部アレイ２４０（領域１２１）および第２の垂直信号線ＬＳＧＮ１２が形成されている。
　そして、保持部アレイ２４０の周囲、図６の例では、図中の上側および下側にカラム読み出し回路４０用の領域１２２，１２３が形成されている。なお、カラム読み出し回路４０は、保持部アレイ２４０の領域１２１の上側および下側のいずれかに配置されるように構成してもよい。
　また、保持部アレイ２４０の側部側に垂直走査回路３０用の領域１２４や、デジタル系や出力系の領域１２５が形成されている。
　また、第２の基板１２０には、垂直走査回路３０、水平走査回路５０、およびタイミング制御回路６０も形成されてもよい。
　このような積層構造において、第１の基板１１０の第１の画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と第２の基板１２０の各第１の画素２１の信号保持部２１２の入力ノードＮＤ２２とが、たとえば図２に示すように、それぞれビア（Ｄｉｅ－ｔｏ－Ｄｉｅ　Ｖｉａ）やマイクロバンプ等を用いて電気的な接続が行われている。
　また、第１の基板１１０の第１の垂直信号線ＬＳＧＮ１１と第２の基板１２０のカラム読み出し回路４０の入力部とが、たとえば図２に示すように、それぞれビア（Ｄｉｅ－ｔｏ－Ｄｉｅ　Ｖｉａ）やマイクロバンプ等を用いて電気的な接続が行われている。
（固体撮像装置１０の読み出し動作）
　以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
　次に、本第１の実施形態に係る固体撮像装置１０のローリングシャッタモード時のシングルエンドの第１の画素信号およびグローバルシャッタモード時のシングルエンドの第２の画素信号の読み出し動作等について詳述する。
（ローリングシャッタモード時の読み出し動作）
　次に、ローリングシャッタモード時の読み出し動作について説明する。
　図７（Ａ）～（Ｄ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
　図８（Ａ）～（Ｌ）は、本第１の実施形態に係る固体撮像装置のローリングシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
　図７（Ａ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１－Ｔｒ、ＳＥＬ２－Ｔｒの制御信号ＳＥＬを示している。図７（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１－Ｔｒ、ＲＳＴ２－Ｔｒの制御信号ＲＳＴを示している。図７（Ｃ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の転送トランジスタＴＧ１－Ｔｒ、ＴＧ２－Ｔｒの制御信号ＴＧを示している。
　図７（Ｄ）は第１の画素２１の信号保持部２１２のスイッチ素子ＳＷ２１の制御信号ｓｗ１、選択トランジスタＳＥＬ３－Ｔｒの制御信号ＳＥＬ３を示している。
　図８（Ａ）は画素およびカラム読み出し回路の等価回路を、図８（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１－Ｔｒ、ＳＥＬ２－Ｔｒの制御信号ＳＥＬを示している。図８（Ｃ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１－Ｔｒ、ＲＳＴ２－Ｔｒの制御信号ＲＳＴ、並びに、転送トランジスタＴＧ１－Ｔｒ、ＴＧ２－Ｔｒの制御信号ＴＧを示している。
　図８（Ｄ）はローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１を示し、図８（Ｅ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１を示し、図８（Ｆ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図８（Ｇ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図８（Ｈ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
　図８（Ｉ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔを示し、図８（Ｊ）は第１の探索信号Ｖｒａｍｐ１を示し、図８（Ｋ）は第２のオペアンプ４３１の入力信号（信号電圧）Ｖｃｍｐを示し、図８（Ｌ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
　なお、このローリングシャッタモード期間においては、保持部アレイ２４０のすべての信号保持部２１２の駆動を制御する、スイッチ素子ＳＷ２１の制御信号ｓｗ１、選択トランジスタＳＥＬ３－Ｔｒを制御する制御信号ＳＥＬ３はＬレベルに設定され、スイッチ素子ＳＷ２１、選択トランジスタＳＥＬ３－Ｔｒが非導通状態に制御されている。また、定電流源Ｉｂｉａｓ３はオフ状態に制御されている。
　すなわち、ローリングシャッタモード期間においては、第２の基板１２０に形成された保持部アレイ２４０の全ての信号保持部２１２はアクセスされない。
　ローリングシャッタモード期間においては、第１の基板１１０に形成されただ第１の画素アレイ２３０および第２の画素アレイ２５０－１，２５０－２が行単位で順次にアクセスされる。
　ローリングシャッタモード期間においては、図７（Ａ）に示すように、第１の画素アレイ２３０または第２の画素アレイ２５０－１，２５０－２の中のある一行を選択するために、その選択された行の第１の画素アレイ２３０の各光電変換読み出し部２１１または第２の画素アレイ２５０－１，２５０－２の光電変換読み出し部２２１を制御(駆動)する制御信号ＳＥＬがＨレベルに設定されて画素の選択トランジスタＳＥＬ２－Ｔｒ（またはＳＥＬ１－Ｔｒ）が導通状態となる。
　この選択状態において、リセット期間ＰＲにリセットトランジスタＲＳＴ２－Ｔｒ(またはＲＳＴ１－Ｔｒ)が、制御線ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤが電源電圧ＶＤＤの電位にリセットされる。
　このリセット期間ＰＲが経過した後（リセットトランジスタＲＳＴ２－ＴｒまたはＲＳＴ１－Ｔｒが非導通状態）、転送期間ＰＴが開始されるまでの時刻ｔ１を含む期間が、リセット状態時の画素信号を読み出す第１読み出し期間となる。
　時刻ｔ１において、選択された行のソースフォロワトランジスタＳＦ２－Ｔｒ（またはＳＦ１－Ｔｒ）により、フローティングディフュージョンＦＤ２２（またはＦＤ２１）の電荷が電荷量に応じた電圧信号に変換され、列出力の読み出しリセット信号ＶＲＳＴとして第１の垂直信号線ＬＳＧＮ１１に直ちに出力され、カラム読み出し回路４０に供給される。
　ここで、第１読み出し期間が終了し、転送期間ＰＴとなる。
　転送期間ＰＴに転送トランジスタＴＧ２－Ｔｒ（またはＴＧ１－Ｔｒ）が、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤ２２(またはＰＤ２１)で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ２２（またはＦＤ２１）に転送される。
　この転送期間ＰＴが経過した後（転送トランジスタＴＧ２－ＴｒまたはＴＧ１－Ｔｒが非導通状態）、フォトダイオードＰＤ２２（またはＰＤ２１）が光電変換して蓄積した電荷に応じた画素信号を読み出す時刻ｔ２を含む第２読み出し期間となる。
　第２読み出し期間が開始された時刻ｔ２において、選択された行のソースフォロワトランジスタＳＦ２－Ｔｒ（またはＳＦ１－Ｔｒ）により、フローティングディフュージョンＦＤ２２（またはＦＤ２１）の電荷が電荷量に応じた電圧信号に変換され、列出力の読み出し輝度信号ＶＳＩＧとして第１の垂直信号線ＬＳＧＮ１１に直ちに出力され、カラム読み出し回路４０に供給される。
　そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、順次に供給される第１の画素信号ｐｉｘｏｕｔ１の読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧに対する増幅処理、ＡＤ変換処理が行われ、また、両信号の差分｛ＶＲＳＴ－ＶＳＩＧ｝がとられてＣＤＳ処理が行われる。
　より具体的には、ローリングシャッタモード期間においては、カラム読み出し回路４０の入力部４４０に対して第１のモード信号ＭＯＤ１が供給されている。
　また、ローリングシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルで供給される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａを端子ｂとが接続されて、第１の帰還キャパシタＣｆ１は、第１のオペアンプ４２１の第１の入力端子（－）と出力ノードＮＤ４２１との間に接続される。
　また、ローリングシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第２のスイッチ部ＳＷ４２２は、導通状態に保持され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続されている。
　このような状態において、入力部４４０に第１の画素信号が入力され、ローリングシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１が、入力部４４０の第１の出力端子ＴＯ１から、第１のサンプリングキャパシタＣｓ１が接続された第１のオペアンプ４２１の第１の入力端子（－）側に供給される。
　第１のオペアンプ４２１の第１の入力端子（－）側には、図８（Ｄ）に示すように、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１から順に読み出されるシングルエンドの読み出しリセット信号ＶＲＳＴ、読み出し輝度信号ＶＳＩＧが順に供給される。
　そして、読み出しリセット信号ＶＲＳＴが入力されてから所定期間（リセット状態時の画素信号を読み出す第１読み出し期間が開始されてから所定の期間）、図８（Ｅ），（Ｇ），（Ｈ）に示すように、制御信号ＡＺ１、ＳＨ、およびＡＺ２がＨレベルに設定される。これにより、増幅部４２０のオートゼロスイッチ部ＳＷ４２３、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１、およびオートゼロスイッチ部ＳＷ４３２が導通状態となる。
　制御信号ＡＺ１、ＳＨ、およびＡＺ２がＨレベルに設定される期間としては、制御信号ＳＨ、ＡＺ２，ＡＺ１の順で長く設定される。
　これにより、増幅部４２０の第１のオペアンプ４２１、およびＡＤ変換部４３０の第２のオペアンプ４３１がリセット状態となる。
　その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆとなり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第３のサンプリングキャパシタＣｓ３と第４のサンプリングキャパシタＣｓ４に保持される。
　次に、ＡＤ変換部４３０には、図８（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
　そして、図８（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（－）側に供給される。
　第２のオペアンプ４３１においては、第１の入力端子（－）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図８（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。このＨレベル期間を図示しないカウンタに保持することで、ＡＤ変換を行う。
　第１読み出し期間が終了すると、増幅部４２０には読み出しリセット信号ＶＲＳＴより低電位の読み出し輝度信号ＶＳＩＧが供給される。
　そして、第１のオペアンプ４２１の出力信号ａｍｐｏｕｔは、参照電位Ｖｒｅｆを基準に、読み出しリセット信号ＶＲＳＴと低電位の読み出し輝度信号ＶＳＩＧの差分に容量比倍Ｇを掛け合わせたレベル増幅された信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ－ＶＳＩＧ））となる。
　そして、転送期間後の所定期間、図８（Ｇ）に示すように、制御信号ＳＨがＨレベルに設定され、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１が導通状態となる。
　その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ－ＶＳＩＧ））となり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第４のサンプリングキャパシタＣｓ４に保持される。
　次に、ＡＤ変換部４３０には、図８（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
　そして、図８（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（－）側に供給される。
　第２のオペアンプ４３１においては、第１の入力端子（－）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図８（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。このＨレベル期間を図示しないカウンタに保持することで、ＡＤ変換を行う。
　そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧとの差分｛ＶＲＳＴ－ＶＳＩＧ｝がとられてＣＤＳ処理が行われる。
　上述したように、ローリングシャッタモード期間においては、第１の基板１１０に形成された第１の画素アレイ２３０および第２の画素アレイ２５０－１，２５０－２が行単位で順次にアクセスされ、上記した読み出し動作が順次に行われる。
（グローバルシャッタモード時の読み出し動作）
　次に、グローバルシャッタモード時の読み出し動作について説明する。
　図９（Ａ）～（Ｇ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
　図１０（Ａ）～（Ｌ）は、本第１の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
　図９（Ａ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１－Ｔｒ、ＳＥＬ２－Ｔｒの制御信号ＳＥＬを示している。図９（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１－Ｔｒ、ＲＳＴ２－Ｔｒの制御信号ＲＳＴを示している。図９（Ｃ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の転送トランジスタＴＧ１－Ｔｒ、ＴＧ２－Ｔｒの制御信号ＴＧを示している。
　図９（Ｄ）は第１の画素２１の信号保持部２１２のスイッチ素子ＳＷ２１の制御信号ｓｗ１を示している。図９（Ｅ）は第１の画素２１の信号保持部２１２のリッセットトランジスタＲＳＴ３－Ｔｒの制御信号ＲＳＴ３を示している。図９（Ｆ）は第１の画素２１の信号保持部２１２の選択トランジスタＳＥＬ３－Ｔｒの制御信号ＳＥＬ３を示している。図９（Ｇ）は第１の画素２１の信号保持部２１２に配置された定電流源Ｉｂｉａｓ３の駆動状態（オン、オフ状態）を示している。
　図１０（Ａ）は画素およびカラム読み出し回路の等価回路を、図１０（Ｂ）は第１の画素２１の信号保持部２１２の選択トランジスタＳＥＬ３－Ｔｒの制御信号ＳＥＬ３を示している。図１０（Ｃ）は第１の画素２１の信号保持部２１２のリッセットトランジスタＲＳＴ３－Ｔｒの制御信号ＲＳＴ３を示している。
　図１０（Ｄ）はグローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２を示し、図１０（Ｅ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１を示し、図１０（Ｆ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図１０（Ｇ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図１０（Ｈ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
　図１０（Ｉ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔを示し、図１０（Ｊ）は第２の探索信号Ｖｒａｍｐ２を示し、図１０（Ｋ）は第２のオペアンプ４２１の入力信号電圧Ｖｃｍｐを示し、図１０（Ｌ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
　グローバルシャッタモード時には、図９（Ａ）に示すように、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１－Ｔｒ、ＳＥＬ２－Ｔｒの制御信号ＳＥＬがグローバルシャッタモードの全期間中ローレベル（Ｌ）に設定される。
　これにより、グローバルシャッタモードの全期間中第１の画素アレイ２３０と第２の画素アレイ２５０－１，２５０－２から第１の垂直信号線ＬＳＧＮ１１への電圧信号の出力が抑止（停止）される。
　したがって、第２の画素アレイ２５０－１，２５０－２は非アクティブ状態に制御される。
　また、第１の画素アレイ２３０は、アクティブ状態であり、出力ノードＮＤ２１からの電圧信号の信号保持部２１２への出力可能状態となっている。
　図９（Ａ）～（Ｇ）において、時刻ｔ１１～ｔ１２は、第１の画素アレイ２３０のすべての光電変換読み出し部２１１におけるフォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１のリセット期間および電荷の蓄積期間である。
　なお、このリセット期間および電荷の蓄積期間においては、図９（Ｄ）～（Ｇ）に示すように、保持部アレイ２４０のすべての信号保持部２１２の駆動を制御する、スイッチ素子ＳＷ２１の制御信号ｓｗ１、リセットトランジスタＲＳＴ３－Ｔｒを制御する制御信号ＲＳＴ３、選択トランジスタＳＥＬ３－Ｔｒを制御する制御信号ＳＥＬ３はＬレベルに設定され、スイッチ素子ＳＷ２１、リセットトランジスタＲＳＴ３－Ｔｒ、選択トランジスタＳＥＬ３－Ｔｒが非導通状態に制御され、定電流源Ｉｂｉａｓ３はオフ状態に制御されている。
　このような状態で、リセット期間において、リセットトランジスタＲＳＴ１－Ｔｒが、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となる。
　そして、制御信号ＲＳＴがＨレベル期間中に、転送トランジスタＴＧ１－Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）の蓄積ノードがフローティングディフュージョンＦＤ２１と導通状態となり、フォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされる。
　フォトダイオードＰＤ２１のリセット後、転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ１－Ｔｒが非導通状態となり、フォトダイオードＰＤ２１では光電変換された電荷の蓄積が開始される。
　このとき、リセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴはＨレベルに保持されており、フローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされたままの状態に保持される。
　そして、リセット期間の終了のため、時刻ｔ１２の前に、リセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴはＬレベルに切り替えられ、リセットトランジスタＲＳＴ１－Ｔｒは非導通状態となる。
　このリセット期間ＰＲが経過した後（リセットトランジスタＲＳＴ１－Ｔｒが非導通状態）、転送期間ＰＴが開始されるまでの時刻ｔ１２を含む期間が、リセット状態時の画素信号を読み出す第１読み出し期間となる。
　同様に、信号保持部２１２において、時刻ｔ１２を含む所定期間に、リセットトランジスタＲＳＴ３－Ｔｒを制御する制御信号ＲＳＴ３がＨレベルに切り替えられ、リセットトランジスタＲＳＴ３－Ｔｒが導通状態に保持され、ノードＮＤ２４が電源電圧ＶＤＤの電位にリセットされる。
　また、時刻ｔ１２，ｔ１３、ｔ１４を含む所定期間、スイッチ素子ＳＷ２１の制御信号ｓｗ１がＨレベルに保持され、スイッチ素子ＳＷ２１がオン状態（導通状態）に保持される。
　同様に、時刻ｔ１２，ｔ１３、ｔ１４を含む所定期間、定電流源Ｉｂｉａｓ３がオン状態に制御される。
　なお、定電流源Ｉｂｉａｓ３は、時刻ｔ１４を経過し、スイッチ素子ＳＷ２１の制御信号ｓｗ１がＬレベルに切り替えられスイッチ素子ＳＷ２１がオフ状態（非導通状態）となった後に、オフ状態に制御される。
　時刻ｔ１２を含む所定期間において、全画素のソースフォロワトランジスタＳＦ１－Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量に応じた電圧信号に変換され、画素の読み出しリセット信号ＶＲＳＴ０として第３の信号線ＬＳＧＮ１３を介して信号保持部２１２に転送され、さらにスイッチ素子ＳＷ２１を通して信号保持キャパシタＣ２１に保持される。
　ここで、第１読み出し期間が終了し、時刻ｔ１３を含む所定期間が転送期間ＰＴとなる。
　転送期間ＰＴに転送トランジスタＴＧ１－Ｔｒが、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ２１に転送される。
　この転送期間ＰＴが経過した後（転送トランジスタＴＧ１－Ｔｒが非導通状態）、フォトダイオードＰＤ２）が光電変換して蓄積した電荷に応じた画素信号を読み出す時刻ｔ１４を含む第２読み出し期間となる。
　第２読み出し期間が開始された時刻ｔ１４において、全画素のソースフォロワトランジスタＳＦ１－Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量に応じた電圧信号に変換され、画素の読み出し輝度信号ＶＳＩＧ０として第３の信号線ＬＳＧＮ１３を介して信号保持部２１２に転送され、さらにスイッチ素子ＳＷ２１を通して保持信号ＶＳＩＧ（＝ＶＳＩＧ０－ＶＲＳＴ０）が信号保持キャパシタＣ２１およびＣ２２に保持される。このＣＤＳ動作により、ソースフォロワトランジスタＳＦ１－Ｔｒのオフセット電圧をキャンセルすることができる。
　この状態で保持した保持信号ＶＳＩＧを読み出すため、保持部アレイ２４０の中のある一行を選択するために、その選択された行の各選択トランジスタＳＥＬ３－Ｔｒの制御信号ＳＥＬ３がＨレベルに設定されて、その選択トランジスタＳＥＬ３－Ｔｒが導通状態となる。
　そして、時刻ｔ１５において、信号保持キャパシタＣ２１およびＣ２２に保持された保持信号ＶＳＩＧ（ＶＳＩＧ－ＶＲＳＴ）の読み出しが行われる。
　このとき、各信号保持部２１２においては、ゲートがノードＮＤ２４に接続されたソースフォロワトランジスタＳＦ３－Ｔｒにより、ノードＮＤ２４に接続された信号保持キャパシタＣ２１およびＣ２２の保持電圧に応じて、列出力の読み出し輝度信号（ＶＳＩＧ－ＶＲＳＴ）として第２の垂直信号線ＬＳＧＮ１２に出力され、カラム読み出し回路４０に供給される。
　次いで、時刻ｔ１６を含む所定期間に、制御信号ＲＳＴ３がＨレベルに切り替えられ、リセットトランジスタＲＳＴ３－Ｔｒが導通状態となり、ノードＮＤ２４がリセットされる。
　そして、時刻ｔ１６を含む所定期間において、ノードＮＤ２４に接続された信号保持キャパシタＣ２１およびＣ２２に保持されたリセット保持信号（ＶＲＳＴ）の読み出しが行われる。
　このとき、各信号保持部２１２においては、ゲートがノードＮＤ２４に接続されたソースフォロワトランジスタＳＦ３－Ｔｒにより、ノードＮＤ２４に接続された信号保持キャパシタＣ２１およびＣ２２の保持電圧に応じて、列出力の読み出しリセット信号（ＶＲＳＴ）として第２の垂直信号線ＬＳＧＮ１２に出力され、カラム読み出し回路４０に供給される。
　そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、時刻ｔ１５を含む所定期間に読み出された読み出し輝度信号（ＶＳＩＧ－ＶＲＳＴ）と時刻ｔ１６を含む所定期間に読み出された読み出しリセット信号ＶＲＳＴとが、第２の画素信号ｐｉｘｏｕｔ２として順に増幅部４２０に供給される。
　たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、入力部４４０を通して順次に供給される第２の画素信号ｐｉｘｏｕｔ２の読み出し輝度信号ＶＳＩＧ（ＣＭＳ）と読み出しリセット信号ＶＲＳＴに対する増幅処理、ＡＤ変換処理が行われる。また、両信号の差分｛ＶＳＩＧ－ＶＲＳＴ｝がとられてさらにＣＤＳ処理が行われ、ソースフォロワトランジスタＳＦ３－Ｔｒのオフセット電圧をキャンセルする。
　より具体的には、シングルエンドのグローバルシャッタモード期間においては、カラム読み出し回路４０の入力部４４０に対して第２のモード信号ＭＯＤ２が供給されている。
　また、シングルエンドのグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第２のスイッチ部ＳＷ４２２は、導通状態に保持され、第１のオペアンプ４２１の第２の入力端子（＋）が参照電位Ｖｒｅｆに接続されている。
　このような状態において、入力部４４０に第２の画素信号が入力され、グローバルシャッタモード時のシングルエンドの第２の画素信号ｐｉｘｏｕｔ２が、入力部４４０の第１の出力端子ＴＯ１から、第１のサンプリングキャパシタＣｓ１が接続された第１のオペアンプ４２１の第１の入力端子（－）側に供給される。
　第１のオペアンプ４２１の第１の入力端子（－）側には、図１０（Ｄ）に示すように、第１の画素２１の光電変換読み出し部２１１から読み出され、さらに信号保持部２１２から順に読み出されるシングルエンドの読み出し輝度信号ＶＳＩＧ、読み出しリセット信号ＶＲＳＴが順に供給される。
　そして、読み出し輝度信号ＶＳＩＧが入力されてから所定期間、図１０（Ｅ）に示すように、制御信号ＡＺ１がＨレベルに設定される。これにより、増幅部４２０のオートゼロスイッチ部ＳＷ４２３が導通状態となる。
　これにより、増幅部４２０の第１のオペアンプ４２１がリセット状態となる。
　その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆとなる。
　次いで、シングルエンドのグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルからＨレベルに遷移される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａが端子ｂから端子ｃに接続されて、第１の帰還キャパシタＣｆ１は、オフセット電位ＶＯＳから第１のオペアンプ４２１の出力に接続変更される。
　これにより、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆにオフセットｖｆｓ分シフトされ、オフセット電位ＶＯＳにオフセットシフトされる。
　このオフセットシフトにより、第１のオペアンプ４２１の出力レンジは、上述したローリングシャッタモード時と同じレベルに維持される。
　そして、制御信号ＣＫＯＳがＨレベルに切り替えられてから所定期間、図１０（Ｇ）、（Ｈ）に示すように、制御信号ＳＨおよびＡＺ２がＨレベルに設定される。これにより、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１、およびオートゼロスイッチ部ＳＷ４３２が導通状態となる。
　制御信号ＳＨおよびＡＺ２がＨレベルに設定される期間としては、制御信号ＳＨ、ＡＺ２の順で長く設定される。
　これにより、ＡＤ変換部４３０の第２のオペアンプ４３１がリセット状態となる。
　そして、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、読み出し輝度信号ＶＳＩＧに対応する部分はオフセット電位ＶＯＳとなり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第３のサンプリングキャパシタＣｓ３および第４のサンプリングキャパシタＣｓ４に保持される。
　次に、ＡＤ変換部４３０には、図１０（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１とレベルが反転した関係にある右上がりのスロープ波形の第２の探索信号Ｖｒａｍｐ２が供給される。
　そして、図８（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ２を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（－）側に供給される。
　第２のオペアンプ４３１においては、第１の入力端子（－）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２ｉとが比較され、参照電位Ｖｒｅｆ２ｉと交差するまでの間、図１０（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
　増幅部４２０には読み出し輝度信号ＶＳＩＧより高電位の読み出しリセット信号ＶＲＳＴが供給される。
　読み出しリセット信号ＶＲＳＴに対応する部分は、オフセットシフトによりオフセット電位ＶＯＳよりＧ＊（ＶＲＳＴ－ＶＳＩＧ）だけ低い電位（ＶＯＳ－Ｇ＊（ＶＲＳＴ－ＶＳＩＧ））となる。
　そして、転送期間後の所定期間、図１０（Ｇ）に示すように、制御信号ＳＨがＨレベルに設定され、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１が導通状態となる。
　その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、信号（ＶＯＳ－Ｇ＊（ＶＲＳＴ－ＶＳＩＧ））となり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第４のサンプリングキャパシタＣｓ４に保持される。
　このとき、ＡＤ変換部４３０には、図１０（Ｊ）に示すように、探索信号入力部４３２を通して右上がりのスロープ波形の第２の探索信号Ｖｒａｍｐ２が供給される。
　そして、図１０（Ｋ）に示すように、サンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ２を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（－）側に供給される。
　第２のオペアンプ４３１においては、第１の入力端子（－）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２ｉとが比較され、参照電位Ｖｒｅｆと交差するまでの間、図１０（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
　この比較出力信号ｃｍｐｏｕｔは、上述したローリングシャッタモード時の場合と同じ結果が得られる。
　そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧとの差分｛ＶＳＩＧ－ＶＲＳＴ｝がとられてＣＤＳ処理が行われる。
　以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、光電変換を行う画素が配置された画素部２０と、画素から垂直信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するＡＤ（アナログデジタル）変換機能を有するカラム読み出し回路４０と、を有する。
　固体撮像装置１０において、画素から読み出される画素信号は、第１の動作であるローリングシャッタにより画素から順に読み出される読み出しリセット信号ＶＲＳＴおよび読み出し輝度信号を含む第１の画素信号ｐｉｘｏｕｔ１と、第２の動作であるグローバルシャッタにより画素から順に読み出される読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを含む第２の画素信号ｐｉｘｏｕｔ２と、のうちの少なくともいずれかである。そして、カラム読み出し回路４０は、画素信号を増幅する増幅部４２０と、増幅部４２０で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換４３０と、を含み、第１の画素信号ｐｉｘｏｕｔ１のときの第１の探索信号Ｖｒａｍｐ１と第２の画素信号ｐｉｘｏｕｔ２のときの第２の探索信号Ｖｒａｍｐ２とは、探索レベルが反転した関係に設定可能である。
　したがって、本第１の実施形態において、カラム読み出し回路４０は、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となり、ひいては、回路規模の低減、制御の容易化、低消費電力化を実現することができる。
　本第１の実施形態によれば、特に、リセットレベルが先行して出力される低ノイズなローリングシャッタモードと、動体歪みのないグローバルシャッタモードの画素信号の両方を取得可能な画素に対して、サンプルホールド回路を追加することなく小面積で、かつ、低電圧で処理することが可能となる。
　具体的には、カラムアンプである第１のオペアンプ４２１において、第１の帰還キャパシタＣｆ１の接続先を、第１のオペアンプ４２１の出力端子およびオフセット電位ＶＯＳのいずれかに、シングルエンドのローリングシャッタモードとシングルエンドのグローバルシャッタモードに応じて切り替え可能な第１のスイッチ部ＳＷ４２１とバイアス信号線を追加するだけで、動作モードや読み出し信号の信号形態にかかわらず読み出し回路を共用することが可能となる。
　また、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、画素として光電変換読み出し部および信号保持部を含む第１の画素２１と、光電変換読み出し部を含む第２の画素２２が混在されて、第１の動作であるローリングシャッタと第２の動作であるグローバルシャッタの両動作機能を併せ持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
　本第１の実施形態に係る固体撮像装置１０において、画素部２０は、複数の第１の画素２１の光電変換読み出し部２１１が行列状に配置された第１の画素アレイ２３０と、複数の第１の画素２１の信号保持部２１２が行列状に配置された保持部アレイ２４０と、複数の第２の画素の光電変換読み出し部が行列状に配置された第２の画素アレイ２５０－１，２５０－２と、を含んで構成されている。
　そして、第１の動作であるローリングシャッタモード時に、第１の画素２１および第２の画素２２の光電変換読み出し部２１１，２２１の読み出し信号が第１の垂直信号線ＬＳＧＮ１１にバイパス経路をたどることなく直ちに出力される。また、第２の動作であるグローバルシャッタモード時に、第１の画素の信号保持部２１２の保持信号が第２の垂直信号線ＬＳＧＮ１２に出力される。
　したがって、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
　また、本第１の実施形態の固体撮像装置１０によれば、動作モード時に応じて所望のアスペクト比の画像信号を得ることができる。
　また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
　第１の基板１１０には、その中央部を中心として画素部２０の各第１の画素２１の光電変換読み出し部２１１が配列された第１の画素アレイ２３０が形成され、第１の画素アレイ２３０の第１の垂直信号線ＬＳＧＮ１１の配線方向の両側（上側および下側）に第２の画素アレイ２５０－１，２５０－２が形成されている。
　また、第１の基板１１０には、第１の垂直信号線ＬＳＧＮ１１が形成されている。
　第２の基板１２０には、その中央部を中心として第１の画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と接続される各第１の画素２１の信号保持部２１２がマトリクス状に配列された保持部アレイ２４０（領域１２１）および第２の垂直信号線ＬＳＧＮ１２が形成されている。
　そして、保持部アレイ２４０の周囲にカラム読み出し回路４０用の領域１２２，１２３等が形成されている。
　したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、第１の画素アレイと第２の画素アレイ画素により有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第２の実施形態）
　図１１は、本発明の第２の実施形態に係る固体撮像装置の画素およびカラム読み出し回路の構成例を示す図である。
　本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
　本第２の実施形態に係る固体撮像装置１０Ａでは、ローリングシャッタモード時にカラム読み出し回路４０Ａへの第１の画素信号が、シングルエンドではなく差動の画素信号として供給される。
　具体的には、第１の垂直信号線ＬＳＧＮ１１を転送された第１の画素信号ｐｉｘｏｕｔ１は、カラム読み出し回路４０Ａの入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第１の入力端子（－）側に、第１のサンプリングキャパシタＣｓ１を介して供給される。
　そして、電流源Ｉｂｉａｓ１と基準電位ＶＳＳとの接続ライン側に流れる信号が、入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第２の入力端子（＋）側に、第２のサンプリングキャパシタＣｓ２を介して供給される。
　第２の実施形態に係る固体撮像装置１０Ａのその他の構成は第１の実施形態に係る固体撮像装置１０と同様である。
　より具体的には、差動のローリングシャッタモード期間においては、カラム読み出し回路４０Ａの入力部４４０に対して第３のモード信号ＭＯＤ３が供給されている。
　また、ローリングシャッタモード期間において、カラム読み出し回路４０Ａの増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルで供給される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａを端子ｂとが接続されて、第１の帰還キャパシタＣｆ１は、第１のオペアンプ４２１の第１の入力端子（－）と出力ノードＮＤ４２１との間に接続される。
　また、ローリングシャッタモード期間において、カラム読み出し回路４０Ａの増幅部４２０の第２のスイッチ部ＳＷ４２２に対して制御信号ＶＲＥＦＳＨがクロックで供給される。
　図１２（Ａ）～（Ｋ）は、本第２の実施形態に係る固体撮像装置の差動のローリングシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
　図１２（Ａ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１－Ｔｒ、ＳＥＬ２－Ｔｒの制御信号ＳＥＬを示している。図１２（Ｂ）は第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１のリセットトランジスタＲＳＴ１－Ｔｒ、ＲＳＴ２－Ｔｒの制御信号ＲＳＴ、並びに、転送トランジスタＴＧ１－Ｔｒ、ＴＧ２－Ｔｒの制御信号ＴＧを示している。
　図１２（Ｃ）はグローバルシャッタモード時のシングルエンドの第１の画素信号ｐｉｘｏｕｔ１を示し、図１２（Ｄ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１および第２のスイッチ部ＳＷ４２２の制御信号ＶＲＥＦＳＨを示し、図１２（Ｅ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図１２（Ｆ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図１２（Ｇ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
　図１２（Ｈ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔを示し、図１２（Ｉ）は第１の探索信号Ｖｒａｍｐ１を示し、図１２（Ｊ）は第２のオペアンプ４３１の入力信号電圧Ｖｃｍｐを示し、図１２（Ｋ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
　差動のローリングシャッタモード時の画素およびカラム読み出し回路４０Ａにおける読み出し動作は、図８（Ａ）～（Ｌ）に関連付けて説明したシングルエンドのローリングシャッタモード時の画素およびカラム読み出し回路４０における読み出し動作、制御信号ＶＲＥＦＳＨが制御信号ＡＺ１と同じように遷移する点を除くと同様である。
　したがって、その詳細な動作説明はここでは割愛する。
　本第２の実施形態によれば、上述した第１の実施形態の効果を得られることはもとより、電流源Ｉｂｉａｓ１と基準電位ＶＳＳとの接続ライン側に流れる信号が、入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第２の入力端子（＋）側に、第２のサンプリングキャパシタＣｓ２を介して供給されることから、ローリングシャッタ画素に対して、カラム（列）ごとのグランド（ＧＮＤ）浮をキャンセルすることができ、ひいては、シェーディングなどのノイズを低減することができる。
　また、画素はグローバルシャッタモードで動作しても良い。具体的には、第２の垂直信号線ＬＳＧＮ１２から出力された第２の画素信号ｐｉｘｏｕｔ２は、カラム読み出し回路４０Ａの入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第１の入力端子（－）側に、第１のサンプリングキャパシタＣｓ１を介して供給される。
　そして、電流源Ｉｂｉａｓ１と基準電位ＶＳＳとの接続ライン側に流れる信号が、入力部４４０を介して増幅部４２０の第１のオペアンプ４２１の第２の入力端子（＋）側に、第２のサンプリングキャパシタＣｓ２を介して供給される。この時も同様に、グローバルシャッタ画素に対して、シェーディングなどのノイズを低減することができる。
（第３の実施形態）
　図１３は、本発明の第３の実施形態に係る固体撮像装置の第１の画素の構成例を示す図である。
　本第３の実施形態に係る固体撮像装置１０Ｂが上述した第１の実施形態および第２の実施形態に係る固体撮像装置１０，１０Ａと異なる点は、第１の画素２１Ｂにおける信号保持部２１２Ｂの構成にある。
　第１の画素２１の信号保持部２１２Ｂは、基本的に、定電流源Ｉｂｉａｓ３が接続されている入力部２１２１、サンプルホールド部２１２２Ｂ、出力部２１２３Ｂ、ノードＮＤ２２、ＮＤ２５～ＮＤ２７を含んで構成されている。
　定電流源Ｉｂｉａｓ３は、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御される。
　なお、定電流源Ｉｂｉａｓ３の代わりに、ノードＮＤ２２と基準電位ＶＳＳとの間に接続され、たとえばグローバルシャッタ期間中の所定の期間にオン状態に制御されるスイッチ素子を設けてもよい。
　サンプルホールド部２１２２Ｂは、スイッチ素子ＳＳＷ２２～ＳＷ２４、リセット信号用保持キャパシタＣＲ２１、信号用保持キャパシタＣＳ２１、およびノードＮＤ２５～ＮＤ２７を含んで構成されている。
　スイッチ素子ＳＷ２２は、第２の期間であるグローバルシャッタ期間に、サンプルホールド部２１２２Ｂの信号用保持キャパシタＣＳ２１をノードＮＤ２６を介して光電変換読み出し部２１１の出力ノードＮＤ２１と選択的に接続する。
　スイッチ素子ＳＷ２２は、端子ａが第３の信号線ＬＳＧＮ１３に接続された入力ノードＮＤ２２と接続され、端子ｂがノードＮＤ２６に接続されている。
　スイッチ素子ＳＷ２２は、たとえば制御信号ＧＳＨＳがハイレベルに期間に端子ａとｂが接続されて導通状態となる。
　信号用保持キャパシタＣＳ２１は、ノードＮＤ２６と基準電位ＶＳＳに接続されたノードＮＤ２７との間に接続されている。
　スイッチ素子ＳＷ２３は、第２の期間であるグローバルシャッタ期間に、サンプルホールド部２１２２Ｂのリセット信号用保持キャパシタＣＲ２１をノードＮＤ２５を介して光電変換読み出し部２１１の出力ノードＮＤ２１と選択的に接続する。
　スイッチ素子ＳＷ２３は、端子ａが第３の信号線ＬＳＧＮ１３に接続された入力ノードＮＤ２２と接続され、端子ｂがノードＮＤ２５に接続されている。
　スイッチ素子ＳＷ２３は、たとえば制御信号ＧＳＨＲがハイレベルに期間に端子ａとｂが接続されて導通状態となる。
　リセット信号用保持キャパシタＣＲ２１は、ノードＮＤ２５と基準電位ＶＳＳに接続されたノードＮＤ２７との間に接続されている。
　スイッチ素子ＳＷ２４は、第２の期間であるグローバルシャッタ期間に、リセット信号用保持キャパシタＣＲ２１に接続されたノードＮＤ２５と信号用保持キャパシタＣＳ２１が接続されたノードＮＤ２６を接続する。
　スイッチ素子ＳＷ２４は、端子ａがノードＮＤ２６に接続され、端子ｂがノードＮＤ２５に接続されている。
　スイッチ素子ＳＷ２４は、たとえば制御信号ＣＫＳＴがハイレベルに期間に端子ａとｂが接続されて導通状態となる。これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
　なお、スイッチ素子ＳＷ２２～ＳＷ２４は、ＭＯＳトランジスタ、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成される。
　出力部２１２３Ｂは、第２の期間であるグローバルシャッタ期間に、基本的に信号用保持キャパシタＣＳ２１に保持された信号を保持電圧に応じて出力するソースフォロワトランジスタＳＦ３Ｓ－Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ３Ｓ－Ｔｒを介して定電流源Ｉｂｉａｓ１－１により駆動される第２の垂直信号線ＬＳＧＮ１２－１に出力する。
　ソースフォロワトランジスタＳＦ３Ｓ－Ｔｒと選択トランジスタＳＥＬ３Ｓ－Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１－１により駆動される第２の垂直信号線ＬＳＧＮ１２－１の間に直列に接続されている。
　ソースフォロワトランジスタＳＦ３Ｓ－ＴｒのゲートにはノードＮＤ２６が接続され、選択トランジスタＳＥＬ３Ｓ－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ３により制御される。
　選択トランジスタＳＥＬ３Ｓ－Ｔｒは、制御信号ＳＥＬ３がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ３Ｓ－Ｔｒは信号用保持キャパシタＣＳ２１の保持電圧または平均化電圧に応じた列出力の読み出し電圧（ＶＲＳＴ，ＶＳＩＧ）を第２の垂直信号線ＬＳＧＮ１２－１に出力する。
　さらに、出力部２１２３Ｂは、第２の期間であるグローバルシャッタ期間に、基本的にリセット信号用保持キャパシタＣＲ２１に保持された信号を保持電圧に応じて出力するソースフォロワトランジスタＳＦ３Ｒ－Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ３Ｒ－Ｔｒを介して定電流源Ｉｂｉａｓ１－２により駆動される第２の垂直信号線ＬＳＧＮ１２－２に出力する。
　ソースフォロワトランジスタＳＦ３Ｒ－Ｔｒと選択トランジスタＳＥＬ３Ｒ－Ｔｒは、電源電位ＶＤＤと定電流源Ｉｂｉａｓ１－２により駆動される第２の垂直信号線ＬＳＧＮ１２－２の間に直列に接続されている。
　ソースフォロワトランジスタＳＦ３Ｒ－ＴｒのゲートにはノードＮＤ２５が接続され、選択トランジスタＳＥＬ３Ｒ－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ３により制御される。
　選択トランジスタＳＥＬ３Ｒ－Ｔｒは、制御信号ＳＥＬ３がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ３Ｒ－Ｔｒはリセット信号用保持キャパシタＣＲ２１の保持電圧または平均化電圧に応じた列出力の読み出し電圧（ＶＲＳＴ，ＶＳＩＧ）を第２の垂直信号線ＬＳＧＮ１２－２に出力する。
（差動のグローバルシャッタモード時の読み出し動作）
　次に、差動のグローバルシャッタモード時の読み出し動作について説明する。
　図１４（Ａ）～（Ｆ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
　図１５（Ａ）～（Ｌ）は、本第３の実施形態に係る固体撮像装置のグローバルシャッタモード時の主としてカラム読み出し回路における読み出し動作を説明するためのタイミングチャートである。
　図１４（Ａ）は第１の画素２１の光電変換読み出し部２１１の転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧを示している。図１４（Ｂ）は第１の画素２１の光電変換読み出し部２１１のリセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴを示している。
　図１４（Ｃ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２２の制御信号ＧＳＨＳを示している。図１４（Ｄ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２３の制御信号ＧＳＨＲを示している。図１４（Ｅ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２４の制御信号ＣＫＳＴを示している。図１４（Ｆ）は第１の画素２１の信号保持部２１２の選択トランジスタＳＥＬ３－Ｔｒの制御信号ＳＥＬ３を示している。
　図１５（Ａ）は画素およびカラム読み出し回路の等価回路を、図１５（Ｂ）は第１の画素２１の信号保持部２１２Ｂの選択トランジスタＳＥＬ３Ｒ－Ｔｒ、ＳＥＬ３Ｓ－Ｔｒの制御信号ＳＥＬ３を示している。図１５（Ｃ）は第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２４の制御信号ＣＫＳＴを示している。
　図１５（Ｄ）はグローバルシャッタモード時の差動の第２の画素信号ｐｉｘｏｕｔ２を示し、図１５（Ｅ）はオートゼロスイッチ部ＳＷ４２３の制御信号ＡＺ１および第２のスイッチ部ＳＷ４２２の制御信号ＶＲＥＦＳＨを示し、図１５（Ｆ）は第１のスイッチ部ＳＷ４２１の制御信号ＣＫＯＳを示し、図１５（Ｇ）はサンプルホールドスイッチ部ＳＷ４３１の制御信号ＳＨを示し、図１５（Ｈ）はオートゼロスイッチ部ＳＷ４３２の制御信号ＡＺ２を示している。
　図１５（Ｉ）は第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔおよび帰還信号ａｍｐｖｓｔを示し、図１５（Ｊ）は第１の探索信号Ｖｒａｍｐ１を示し、図１５（Ｋ）は第２のオペアンプ４３１の入力信号電圧Ｖｃｍｐを示し、図１５（Ｌ）は第２のオペアンプ４３１の出力信号（比較出力）ｃｍｐｏｕｔを示している。
　グローバルシャッタモード時には、第１の画素２１の光電変換読み出し部２１１および第２の画素２２の光電変換読み出し部２２１の選択トランジスタＳＥＬ１－Ｔｒ、ＳＥＬ２－Ｔｒの制御信号ＳＥＬがグローバルシャッタモードの全期間中ローレベル（Ｌ）に設定される。
　これにより、グローバルシャッタモードの全期間中第１の画素アレイ２３０と第２の画素アレイ２５０－１，２５０－２から第１の垂直信号線ＬＳＧＮ１１への電圧信号の出力が抑止（停止）される。
　したがって、第２の画素アレイ２５０－１，２５０－２は非アクティブ状態に制御される。
　また、第１の画素アレイ２３０は、アクティブ状態であり、出力ノードＮＤ２１からの電圧信号の信号保持部２１２Ｂへの出力可能状態となっている。
　図１４（Ａ）～（Ｆ）において、時刻ｔ２１～ｔ２２は、第１の画素アレイ２３０のすべての光電変換読み出し部２１１におけるフォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１のリセット期間および電荷の蓄積期間Ｔｉｎｔである。
　なお、このリセット期間および電荷の蓄積期間においては、保持部アレイ２４０のすべての信号保持部２１２Ｂの駆動を制御する、スイッチ素子ＳＷ２２～ＳＷ２４の制御信号ＧＳＨＳ、ＧＳＨＲ、ＣＫＳＴ、選択トランジスタＳＥＬ３－Ｔｒを制御する制御信号ＳＥＬ３はＬレベルに設定され、スイッチ素子ＳＷ２２～ＳＷ２４、選択トランジスタＳＥＬ３－Ｔｒが非導通状態に制御され、定電流源Ｉｂｉａｓ３はオフ状態に制御されている。
　このような状態で、リセット期間において、リセットトランジスタＲＳＴ１－Ｔｒが、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となる。
　そして、制御信号ＲＳＴがＨレベル期間中に、転送トランジスタＴＧ１－Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）の蓄積ノードがフローティングディフュージョンＦＤ２１と導通状態となり、フォトダイオードＰＤ２１およびフローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされる。
　フォトダイオードＰＤ２１のリセット後、転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ１－Ｔｒが非導通状態となり、フォトダイオードＰＤ２１では光電変換された電荷の蓄積が開始される。
　このとき、リセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴはＨレベルに保持されており、フローティングディフュージョンＦＤ２１が電源電圧ＶＤＤの電位にリセットされたままの状態に保持される。
　この状態で時刻ｔ２２に、各光電変換読み出し部２１１では、ソースフォロワトランジスタＳＦ１－Ｔｒにより、フローティングディフュージョンＦＤ２１の電荷が電荷量に応じた電圧信号に変換され、列出力の読み出しリセット信号ＶＲＳＴとして出力ノードＮＤ２１から出力される。
　そして、リセット期間の終了のため、時刻ｔ２２を経過後、リセットトランジスタＲＳＴ１－Ｔｒの制御信号ＲＳＴはＬレベルに切り替えられ、リセットトランジスタＲＳＴ１－Ｔｒは非導通状態となる。
　次に、時刻ｔ２３を含む所定期間に、第１の画素２１の信号保持部２１２Ｂのスイッチ素子ＳＷ２２の制御信号ＧＳＨＳおよびスイッチ素子ＳＷ２３の制御信号ＧＳＨＲがＨレベルに切り替えられて、信号用保持キャパシタＣＳ２１およびリセット信号用保持キャパシタＣＲ２１が初期化される。また、定電流源Ｉｂｉａｓ３がオン状態となるように制御される。
　かつ、時刻ｔ２３を含む所定期間において、各光電変換読み出し部２１１の出力ノードＮＤ２１から出力される読み出しリセット信号ＶＲＳＴは、第３の信号線ＬＳＧＮ１３を通して対応する信号保持部２１２Ｂに伝送され、スイッチ素子ＳＷ２３を通してリセット信号用保持キャパシタＣＲ２１に保持される。
　そして、第１の画素２１Ｂの信号保持部２１２Ｂのスイッチ素子ＳＷ２２の制御信号ＧＳＨＳおよびスイッチ素子ＳＷ２３の制御信号ＧＳＨＲがＬレベルに切り替えられ、スイッチ素子ＳＷ２２およびＳＷ２３が非導通状態となる。
　ここで、時刻ｔ２４を含む所定期間が転送期間となる。
　転送期間には、各光電変換読み出し部２１１において、転送トランジスタＴＧ１－Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤ２１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ２１に転送される。
　転送期間が終了すると、転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送トランジスタＴＧ１－Ｔｒが非導通状態となる。
　また、光電変換読み出し部２１１において、転送トランジスタＴＧ１－Ｔｒの制御信号ＴＧがＬレベルに切り替えられ、転送期間が終了されるタイミングに並行して、保持部アレイ２４０のすべての信号保持部２１２Ｂでは、次の制御が行われる。
　信号保持部２１２Ｂにおいて、時刻ｔ２５を含む所定期間に制御信号ＧＳＨＳがＨレベルに切り替えられてスイッチ素子ＳＷ２２が導通状態となり、定電流源Ｉｂｉａｓ３がオン状態となるように制御される。
　これにより、時刻ｔ２５を含む所定期間において、各光電変換読み出し部２１１の出力ノードＮＤ２１から出力される読み出し輝度信号ＶＳＩＧは、第３の信号線ＬＳＧＮ１３を通して対応する信号保持部２１２に伝送され、スイッチ素子ＳＷ２２を通して信号用保持キャパシタＣＳ２１に保持される。
　信号用保持キャパシタＣＳ２１に読み出し輝度信号ＶＳＩＧを保持した後、制御信号ＧＳＨＳがＬレベルに切り替えられて、スイッチ素子ＳＷ２２が非導通状態となる。
　この状態で保持した信号を読み出すため、保持部アレイ２４０の中のある一行を選択するために、その選択された行の各選択トランジスタＳＥＬ３－Ｔｒの制御信号ＳＥＬ３がＨレベルに設定されて、その選択トランジスタＳＥＬ３Ｓ－ＴｒおよびＳＥＬ３Ｒ－Ｔｒが導通状態となる。
　そして、時刻ｔ２６において、信号用保持キャパシタＣＳ２１に保持された読み出し輝度信号ＶＳＩＧの読み出し、並びに、リセット信号用保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴの読み出しが並行して行われる。
　このとき、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２６に接続されたソースフォロワトランジスタＳＦ３Ｓ－Ｔｒにより、ノードＮＤ２６に接続された信号用保持キャパシタＣＳ２１の保持電圧に応じて、列出力の読み出し輝度信号ＶＳＩＧとして第２の垂直信号線ＬＳＧＮ１２－１に出力され、カラム読み出し回路４０に供給される。
　同様に、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２５に接続されたソースフォロワトランジスタＳＦ３Ｒ－Ｔｒにより、ノードＮＤ２５に接続されたリセット信号用保持キャパシタＣＲ２１の保持電圧に応じて、列出力の読み出しリセット信号ＶＲＳＴとして第２の垂直信号線ＬＳＧＮ１２－２に出力され、カラム読み出し回路４０に供給される。
　次に、信号保持部２１２Ｂにおいて、時刻ｔ２７を含む所定期間に制御信号ＣＫＳＴがＨレベルに切り替えられてスイッチ素子ＳＷ２４が導通状態となる。
　これにより、選択行のリセットレベルと信号レベルの平均化が行われる。
　そして、時刻ｔ２８において、信号用保持キャパシタＣＳ２１に保持された読み出し輝度信号ＶＳＩＧ、並びに、リセット信号用保持キャパシタＣＲ２１に保持された読み出しリセット信号ＶＲＳＴを平均化して信号の読み出しが並行して行われる。
　このとき、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２６に接続されたソースフォロワトランジスタＳＦ３Ｓ－Ｔｒにより、ノードＮＤ２６における平均化電圧に応じて、列出力の平均化信号として第２の垂直信号線ＬＳＧＮ１２－１に出力され、カラム読み出し回路４０に供給される。
　同様に、各信号保持部２１２Ｂにおいては、ゲートがノードＮＤ２５に接続されたソースフォロワトランジスタＳＦ３Ｒ－Ｔｒにより、ノードＮＤ２５における平均化電圧に応じて、列出力の平均化信号ＡＶＳＲとして第２の垂直信号線ＬＳＧＮ１２－２に出力され、カラム読み出し回路４０に供給される。
　ここで、信号保持部２１２Ｂから読み出される信号レベルＶＳとリセットレベルＶＲを出力するソースフォロワトランジスタＳＦ３Ｓ－Ｔｒ、ＳＦ３Ｒ－ＴｒのオフセットをそれぞれＶＯＳ１，ＶＯＳ２とすると、次の関係式が得られる。
［数１］
ＶＯＵＴＲ（ｔ２６）－ＶＯＵＴＳ（ｔ２６）＝ＶＲ＋ＶＯＳ２－（ＶＳ＋ＶＯＳ１）

ＶＯＵＴＲ（ｔ２８）－ＶＯＵＴＳ（ｔ２８）＝
　　　　　　　　（ＶＲ＋ＶＳ）／２＋ＶＯＳ２－（（ＶＲ＋ＶＳ）／２＋ＶＯＳ１）

ＶＯＵＴＲ（ｔ２６）－ＶＯＵＴＳ（ｔ２６）―｛ＶＯＵＴＲ（ｔ２８）－ＶＯＵＴＳ（ｔ２８）｝
　　　　　　　　　＝ＶＲ－ＶＳ
　ここで、ＶＯＵＴＲ（ｔ２６）は時刻ｔ２６に読み出されるリセット信号電圧を、ＶＯＵＴＳ（ｔ２６）は時刻ｔ２６に読み出される信号電圧を、ＶＯＵＴＲ（ｔ２８）は時刻ｔ２８に読み出されるリセット信号電圧を、ＶＯＵＴＳ（ｔ２８）は時刻ｔ２８に読み出される信号電圧を、それぞれ示している。
　以上より、後段回路で差動信号をＣＤＳ処理することで、ソースフォロワトランジスタＳＦ３Ｓ－Ｔｒ、ＳＦ３Ｒ－Ｔｒのオフセットを除去することができる。
　そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、時刻ｔ２６に同時並列的に読み出された読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴ、並びに時刻ｔ２８に読み出される平均化信号ＡＶＳＲと、第２の画素信号ｐｉｘｏｕｔ２として並列に増幅部４２０に供給される。
　たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、入力部４４０を通して同時並列的に供給される第２の画素信号ｐｉｘｏｕｔ２の読み出し輝度信号ＶＳＩＧと読み出しリセット信号ＶＲＳＴ、および平均化信号ＡＶＳＲに対する増幅処理、ＡＤ変換処理が行われ、また、両信号の差分｛ＶＲＳＴ－ＶＳＩＧ－ＡＶＳＲ）｝がとられてＣＤＳ処理が行われる。
　より具体的には、差動のグローバルシャッタモード期間においては、カラム読み出し回路４０の入力部４４０に対して第４のモード信号ＭＯＤ４が供給されている。
　また、差動のグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第１のスイッチ部ＳＷ４２１に対して制御信号ＣＫＯＳがＬレベルで供給される。これにより、第１のスイッチ部ＳＷ４２１は、端子ａを端子ｂとが接続されて、第１の帰還キャパシタＣｆ１は、第１のオペアンプ４２１の第１の入力端子（－）と出力ノードＮＤ４２１との間に接続される。
　また、差動のグローバルシャッタモード期間において、カラム読み出し回路４０の増幅部４２０の第２のスイッチ部ＳＷ４２２に対して制御信号ＶＲＥＦＳＨがクロックで供給される。
　このような状態において、入力部４４０に第２の画素信号ｐｉｘｏｕｔ２が入力され、グローバルシャッタモード時の差動の一方の第２の画素信号ｐｉｘｏｕｔ２ｄ１が、入力部４４０の第１の出力端子ＴＯ１から、第１のサンプリングキャパシタＣｓ１が接続された第１のオペアンプ４２１の第１の入力端子（－）側に供給される。
　これと並行して、グローバルシャッタモード時の差動の他方の第２の画素信号ｐｉｘｏｕｔ２ｄ２が、入力部４４０の第２の出力端子ＴＯ２から、第２のサンプリングキャパシタＣｓ２が接続された第１のオペアンプ４２１の第２の入力端子（＋）側に供給される。
　そして、読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴが入力されてから所定期間、図１５（Ｅ）に示すように、制御信号ＡＺ１および制御信号ＶＲＥＦＳＨがＨレベルに設定される。これにより、増幅部４２０のオートゼロスイッチ部ＳＷ４２３およびスイッチ部ＳＷ４２２が導通状態となる。
　これにより、増幅部４２０の第１のオペアンプ４２１がリセット状態となる。
　その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、所定のＤＣ電位、たとえば参照電位Ｖｒｅｆとなる。
　そして、制御信号ＡＺ１および制御信号ＶＲＥＦＳＨがＬレベルに切り替えられてから所定期間、図１５（Ｇ）、（Ｈ）に示すように、制御信号ＳＨおよびＡＺ２がＨレベルに設定される。これにより、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１、およびオートゼロスイッチ部ＳＷ４３２が導通状態となる。
　制御信号ＳＨおよびＡＺ２がＨレベルに設定される期間としては、制御信号ＳＨ、ＡＺ２の順で長く設定される。
　これにより、ＡＤ変換部４３０の第２のオペアンプ４３１がリセット状態となる。
　その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、参照電位Ｖｒｅｆとなり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第３のサンプリングキャパシタＣｓ３および第４のサンプリングキャパシタＣｓ４に保持される。
　このとき、ＡＤ変換部４３０には、図１５（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
　そして、図１５（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（－）に供給される。
　第２のオペアンプ４３１においては、第１の入力端子（－）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図１５（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
　続いて、増幅部４２０には読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの平均化信号ＡＶＳＲが供給される。
　そして、第１のオペアンプ４２１１の出力信号ａｍｐｏｕｔは、参照電位Ｖｒｅｆを基準に、読み出しリセット信号電圧ＶＲＳＴと低電位の読み出し輝度信号ＶＳＩＧの差分に容量比倍Ｇを掛け合わせたレベル増幅された信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ－ＶＳＩＧ））となる。また、帰還信号ａｍｐｖｓｔは（Ｖｒｅｆ＋Ｇ´＊（ＶＲＳＴ－ＶＳＩＧ））となる。
　そして、転送期間後の所定期間、図１５（Ｇ）に示すように、制御信号ＳＨがＨレベルに設定され、ＡＤ変換部４３０のサンプルホールドスイッチ部ＳＷ４３１が導通状態となる。
　その結果、増幅部４２０の第１のオペアンプ４２１の出力信号（アンプ出力）ａｍｐｏｕｔは、信号（Ｖｒｅｆ＋Ｇ＊（ＶＲＳＴ－ＶＳＩＧ））となり、サンプルホールドスイッチ部ＳＷ４３１を通してＡＤ変換部４３０に転送され、第４のサンプリングキャパシタＣｓ４に保持される。
　このとき、ＡＤ変換部４３０には、図１５（Ｊ）に示すように、探索信号入力部４３２を通して右下がりのスロープ波形の第１の探索信号Ｖｒａｍｐ１が供給される。
　そして、図１５（Ｋ）に示すように、第４のサンプリングキャパシタＣｓ４に保持された電圧と探索信号入力部４３２による探索信号Ｖｒａｍｐ１を合成した信号電圧Ｖｃｍｐが第２のオペアンプ４３１の第１の入力端子（－）側に供給される。
　第２のオペアンプ４３１においては、第１の入力端子（－）に第３のサンプリングキャパシタＣｓ３を介して入力される入力信号電圧Ｖｃｍｐと第２の入力端子（＋）に供給される参照電位Ｖｒｅｆ２とが比較され、参照電位Ｖｒｅｆ２と交差するまでの間、図１５（Ｌ）に示すように、比較出力信号ｃｍｐｏｕｔがＨレベルで出力される。この交差するまでの時間を図示しないカウンタで測定することにより、ＡＤ変換が行われる。
　そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、読み出しリセット信号ＶＲＳＴと読み出し輝度信号ＶＳＩＧとの差分｛ＶＲＳＴ－ＶＳＩＧ－ＡＶＳＲ）｝がとられてデジタルＣＤＳ処理が行われる。
　ここで、本第３の実施形態に係るカラム読み出し回路を通してのＣＤＳ処理について図１５（Ａ）～（Ｌ）に関連付けて考察する。
　図１５（Ａ）～（Ｌ）においては、時刻ｔ３１に第１の画素２１の信号保持部２１２Ｂにより読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴが同時並列的に読み出されてカラム読み出し回路４０の第１のオペアンプ４２１に入力される場合を例としている。
　同様に、図１５（Ａ）～（Ｌ）において、時刻ｔ３２に第１の画素２１の信号保持部２１２Ｂにより読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの平均化信号ＡＶＳＲが同時並列的に読み出されてカラム読み出し回路４０に入力される場合を例としている。
　時刻ｔ３１における第１のオペアンプ４２１の第２の入力端子（＋）の入力信号Ｖｉｎｐ（ｔ３１）は次式で与えられる。
［数２］
　　Ｖｉｎｐ（ｔ３１）＝Ｖｒｅｆ＋（Ｑｉｎｊ／（Ｃｓ＋Ｃｆ））＝Ｖ´ｒｅｆ
　時刻ｔ３１における第１のオペアンプ４２１の第１の入力端子（－）の入力信号Ｖｉｎｎ（ｔ３１）に関連して次式が与えられる。
［数３］
Ｃｓ×（Ｖ´ｒｅｆ－Ｖｒｓｔ）＋Ｃｆ×０＋Ｑｉｎｊ
　　　＝Ｃｓ×（Ｖ´ｒｅｆ－Ｖｒｓｔ）＋Ｃｆ×（Ｖ´ｒｅｆ－Ｖｏｕｔ）
　したがって、時刻ｔ３１の出力Ｖｏｕｔ（ｔ３１）は次式で与えられる。
［数４］
　　Ｖｏｕｔ（ｔ３１）＝Ｖ´ｒｅｆ－Ｑｉｎｊ／Ｃｆ
　時刻ｔ３２における第１のオペアンプ４２１の第２の入力端子（＋）の入力信号Ｖｉｎｐ（ｔ３２）については次式が与えられる。
［数５］
Ｃｓ×（Ｖ´ｒｅｆ－Ｖｒｓｔ）＋Ｃｆ×Ｖ´ｒｅｆ
　　　＝Ｃｓ×（Ｖｉｎｐ－（Ｖｒｓｔ＋Ｖｓｉｇ）／２）＋Ｃｆ×Ｖｉｎｐ
　したがって、時刻ｔ３２の第１のオペアンプ４２１の第２の入力端子（＋）の入力信号Ｖｉｎｐ（ｔ３２）は次式で与えられる。
［数６］
Ｖｉｎｐ（ｔ３２）
　　　＝Ｖ´ｒｅｆ＋（Ｃｓ／（Ｃｓ＋Ｃｆ））×（Ｖｒｓｔ－ＶｓｉＧ）／２
　時刻ｔ３２における第１のオペアンプ４２１の第１の入力端子（－）の入力信号Ｖｉｎｎ（ｔ３１）に関連して次式が与えられる。
［数７］
Ｃｓ×（Ｖ´ｒｅｆ－Ｖｒｓｔ）＋Ｃｆ×０＋Ｑｉｎｊ
　＝Ｃｓ×（Ｖｉｎｐ－（Ｖｒｓｔ＋Ｖｓｉｇ）／２）＋Ｃｆ×（Ｖｉｎｐ－Ｖｏｕｔ）
　したがって、時刻ｔ３２の出力Ｖｏｕｔ（ｔ３２）は次式で与えられる。
［数８］
　Ｖｏｕｔ（ｔ３２）
　　　＝Ｖ´ｒｅｆ－（Ｑｉｎｊ／Ｃｆ）＋（Ｃｓ／Ｃｆ）×（Ｖｒｓｔ－Ｖｓｉｇ）
　したがって、デジタルＣＤＳ処理の差分出力は次式で与えられる。
［数９］
　Ｖｏｕｔ（ｔ３２）－Ｖｏｕｔ（ｔ３１）
　　　＝（Ｃｓ／Ｃｆ）×（Ｖｒｓｔ－Ｖｓｉｇ）
　以上より、差動信号をＣＤＳ処理することで、読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの差分を出力することができる。また、上式では明記されないが、読み出し輝度信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴの平均化信号ＡＶＳＲをＣＤＳ処理することで、ソースフォロワトランジスタＳＦ３Ｓ－Ｔｒ、ＳＦ３Ｒ－Ｔｒ等のオフセットを除去することができる。
　ここで、カラム読み出し回路４０の第１のオペアンプ４２１の具体的な構成例について説明する。
　図１６は、本第３の実施形態に係るカラム読み出し回路の第１のオペアンプの構成例を示す回路図である。
　図１７は、差動のグローバルシャッタモード時の第１のオペアンプの入力レンジの制御の一例を説明するためのである。
　第１のオペアンプ４２１としては、たとえば図１６に示すようなソースカップルペア入力の高利得オペアンプが適用可能である。
　図１６のオペアンプ４２１Ｂは、ＰＭＯＳトランジスタＰＴ４１～ＰＴ４４、ＮＭＯＳトランジスタＮＴ４１～ＮＴ４４、スイッチ部ＳＷ４１、電流源Ｉ４１、およびノードＮＤ４１，ＮＤ４２を含んで構成されている。
　ＰＭＯＳトランジスタＰＴ４１，ＰＴ４２、ＮＭＯＳトランジスタＮＴ４１，ＮＴ４２が電源電位ＶＤＤと基準電位ＶＳＳとの間に縦続接続され、ＰＭＯＳトランジスタＰＴ４３，ＰＴ４４、ＮＭＯＳトランジスタＮＴ４３，ＮＴ４４が電源電位ＶＤＤと基準電位ＶＳＳとの間に縦続接続されている。
　そして、ＰＭＯＳトランジスタＰＴ４１のソースとＰＭＯＳトランジスタＰＴ４３のソース同士が接続されて、その接続ノードが電源電位ＶＤＤに接続されている。
　ＮＭＯＳトランジスタＰＴ４１のソースとＮＭＯＳトランジスタＰＴ４３のソース同士が接続されて、その接続ノードが基準電位ＶＳＳに接続されて電流源Ｉ４１に接続されている。
　ＰＭＯＳトランジスタＰＴ４２のドレインとＮＭＯＳトランジスタＮＴ４２のドレインとの接続点によりノードＮＤ４１が形成され、ＰＭＯＳトランジスタＰＴ４４のドレインとＮＭＯＳトランジスタＮＴ４４のドレインとの接続点によりノードＮＤ４２が形成されている。
　そして、ノードＮＤ４１がＰＭＯＳトランジスタＰＴ４１，ＰＴ４３のゲートに接続され、ノードＮＤ４２が出力ノードＮＤ４２１に接続されている。
　また、ＰＭＯＳトランジスタＰＴ４２，ＰＴ４４のゲートがバイアス電位Ｖｂｐの供給端子Ｔｖｂｐに共通に接続されている。
　スイッチ部ＳＷ４１は、端子ａがＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートに共通に接続され、端子ｂが電源電位ＶＤＤに接続され、端子ｃがテレスコピック電位Ｖｔｒの供給端子Ｔｖｔｒに接続されている。
　スイッチ部ＳＷ４１は、たとえば制御信号ＣＴＬがＬレベルのときは端子ａと端子ｂとを導通状態に保持し、制御信号ＣＴＬがＨレベルのときは端子ａと端子ｃとを導通状態に保持する。
　第１のオペアンプ４２１は、ゲイン設定Ｇが低いときはスイッチ部ＳＷ４１により、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートが電源電位ＶＤＤに接続されるように制御され、いわゆるテレスコピックアンプとして機能しないように制御される。これは、広い入力レンジに対応するためである。
　第１のオペアンプ４２１は、ゲイン設定Ｇが高いときはスイッチ部ＳＷ４１により、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートがテレスコピック電位Ｖｔｒに接続されるように制御され、いわゆるテレスコピックアンプとして機能するように制御される。これは、ゲインエラーを低減するためである。
　図１７の例では、ゲインが×１、×２の低いゲインの場合、明時のゲインエラーよりも光子（フォトン）ショットノイズが支配的であることから、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートを電源電位ＶＤＤに接続し、テレスコピックアンプとして機能させない。
　一方、ゲインが×４、×８の高いゲインの場合は、入力レンジが小さいため、ＮＭＯＳトランジスタＮＴ４２，ＮＴ４４のゲートをテレスコピック電位Ｖｔｒに接続し、高いゲインのテレスコピックアンプとして機能させ、明時のゲインエラーを低減する。
　本第３の実施形態によれば、上述した第１および第２の実施形態の効果を得られることはもとより、差動出力型のグローバルシャッタ画素に対して、キャパシタ等を追加することなく、小面積で差動出力信号のＣＤＳ処理を実現することができる。
（第４の実施形態）
　図１８は、本発明の第４の実施形態に係るカラム読み出し回路の構成例を示す回路図である。
　図１９（Ａ）および（Ｂ）は、本第４の実施形態に係るＡＤ変換部に採用される反転二分探索法に対応した探索信号入力部の構成例を説明するための図である。
　本第４の実施形態に係る固体撮像装置１０Ｃが上述した第１、第２および第３の実施形態に係る固体撮像装置１０，１０Ａ，１０Ｂと異なる点は、カラム読み出し回路４０におけるＡＤ変換部４３０Ｃの探索信号入力部４３２Ｃの構成にある。
　第１～第３の実施形態においては、探索信号Ｖｒａｍｐとして、第１のモード信号ＭＯＤ１（シングルエンドのローリングシャッタモード）、第３のモード信号ＭＯＤ３（差動のローリングシャッタモード）、第４のモード信号ＭＯＤ４（差動のグローバルシャッタモード）のとき第１の探索信号Ｖｒａｍｐ１が探索信号入力部４３２に供給される。
　そして、第１～第３の実施形態においては、探索信号Ｖｒａｍｐとして、第２のモード信号ＭＯＤ２（シングルエンドのグローバルシャッタモード）のとき第２の探索信号Ｖｒａｍｐ２が探索信号入力部４３２に供給される。
　すなわち、第１～第３の実施形態においては、ＡＤ変換部４３０にレベル反転させた第１の探索信号Ｖｒａｍｐ１と第２の探索信号Ｖｒａｍｐ２を採用している。
　これに対して、本第４の実施形態においては、ＡＤ変換部４３０ＣをＳＡＲ型（逐次比較型）ＡＤＣとして構成し、探索信号の供給に反転二分探索を採用している。
　探索信号入力部４３２Ｃは、複数（ｘ個）の第４のサンプリングキャパシタＣｓ４－１～Ｃｓ４－ｘ、および複数のスイッチ部ＳＷ４３２－１～ＳＷ４３２－ｘを含んで構成されている。
　第４のサンプリングキャパシタＣｓ４－１～Ｃｓ４－ｘは、一方の電極（端子）がＡＤ変換部４３０Ｃの入力ノードＮＤ４３１に共通に接続され、他方の電極（端子）が、対応して配置されたスイッチ部ＳＷ４３２－１～ＳＷ４３２－ｘの端子ａに接続されている。
　スイッチ部ＳＷ４３２－１～ＳＷ４３２－ｘの端子ｂが参照電位Ｖｒｅｆに接続され、端子ｃがグランドＧＮＤに接続されている。
　カラム読み出し回路４０Ｃに読み出しリセット信号ＶＲＳＴ、読み出し輝度信号ＶＳＩＧの順に読み出される第１の画素信号ｐｉｘｏｕｔ１が入力される場合、スイッチ部ＳＷ４３２－１～ＳＷ４３２－ｘは制御信号ＣＴＲ ＳＡＲにより参照電位ＶｒｅｆとグランドＧＮＤで、この順に交互にスイッチするように制御される。
　このように、スイッチ部ＳＷ４３２－１～ＳＷ４３２－ｘを制御信号ＣＴＲ ＳＡＲにより参照電位ＶｒｅｆとグランドＧＮＤで、この順に交互にスイッチすることにより、図１９（Ａ）に示すように、読み出しリセット信号ＶＲＳＴ、読み出し輝度信号ＶＳＩＧの順に読み出される第１の画素信号ｐｉｘｏｕｔ１をＡＤ変換することができる。
　カラム読み出し回路４０Ｃに読み出し輝度信号ＶＳＩＧ、読み出しリセット信号ＶＲＳＴの順に読み出される第２の画素信号ｐｉｘｏｕｔ２が入力される場合、スイッチ部ＳＷ４３２－１～ＳＷ４３２－ｘは制御信号ＣＴＲ ＳＡＲによりグランドＧＮＤと参照電位Ｖｒｅｆで、この順に交互にスイッチするように制御される。
　このように、スイッチ部ＳＷ４３２－１～ＳＷ４３２－ｘを制御信号ＣＴＲ ＳＡＲによりグランドＧＮＤと参照電位Ｖｒｅｆ、この順に交互にスイッチすることにより、図１９（Ｂ）に示すように、読み出し輝度信号ＶＳＩＧ、読み出しリセット信号ＶＲＳＴの順に読み出される第２の画素信号ｐｉｘｏｕｔ２をＡＤ変換することができる。
　本第４の実施形態によれば、上述した第１、第２および第３の実施形態の効果と同様の効果を得ることができる。
　以上説明した固体撮像装置１０，１０Ａ～１０Ｃは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
　図２０は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
　本電子機器３００は、図２０に示すように、本実施形態に係る固体撮像装置１０，１０Ａ～１０Ｃが適用可能なＣＭＯＳイメージセンサ３１０を有する。
　さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
　電子機器３２０は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
　信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
　信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
　上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ～１０Ｃを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
　そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

Claims (18)

  1. 　光電変換を行う画素が配置された画素部と、
    　前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
    　前記画素から読み出される前記画素信号は、
    　　第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
    　　第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
    　前記読み出し回路は、
    　　前記画素信号を増幅する増幅部と、
    　　前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、
    　　前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である
    　固体撮像装置。
  2. 　前記増幅部は、
    　　第１の演算増幅器と、
    　　前記第１の画素信号または前記第２の画素信号の入力ラインと前記第１の演算増幅器の第１の入力端子との間に接続された第１のサンプリングキャパシタと、
    　　前記第１の演算増幅器の出力端子と前記第１の入力端子との間に接続される第１の帰還キャパシタと、
    　　オフセット電位と、
    　　前記帰還キャパシタの一端側を前記第１の演算増幅器の出力端子または前記オフセット電位に選択的に接続する第１のスイッチ部と、を含み、
    　　前記第１の演算増幅器の第２の入力端子は少なくとも参照電位に接続可能である
    　請求項１記載の固体撮像装置。
  3. 　前記増幅部は、
    　　前記第１の画素信号または前記第２の画素信号の入力ラインと前記第１の演算増幅器の第２の入力端子との間に接続された第２のサンプリングキャパシタと、
    　　前記第１の演算増幅器の前記第２の入力端子と基準電位との間に接続された第２の帰還キャパシタと、
    　　前記参照電位を前記第１の演算増幅器の前記第２の入力端子に選択的に接続する第２のスイッチ部と、を含む
    　請求項２記載の固体撮像装置。
  4. 　前記ＡＤ変換部は、
    　　第２の演算増幅器と、
    　　前記増幅部の信号出力ラインに接続されたサンプルホールドスイッチと、
    　　前記第２の演算増幅器の第１の入力端子と前記サンプルホールドスイッチとの間に接続された入力キャパシタと、
    　　前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側と前記探索信号の供給ラインとの間に接続され、前記探索信号を前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に入力する探索信号入力部と、を含み、
    　　前記第２の演算増幅器の第２の入力端子は参照電位に接続されている
    　請求項２記載の固体撮像装置。
  5. 　前記ＡＤ変換部の前記探索信号入力部は、
    　　一端子側が前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に接続され、他端子側が前記探索信号の供給ライン側に接続された探索信号入力用キャパシタを含む
    　請求項４記載の固体撮像装置。
  6. 　前記ＡＤ変換部の前記探索信号入力部は、
    　　一端子側が前記入力キャパシタの前記サンプルホールドスイッチとの接続端子側に接続された複数のキャパシタと、
    　　前記複数のキャパシタに対応して配置され、二分探索法に従った制御信号に応じて当該対応するキャパシタの他端側を、参照電位または基準電位に選択的に接続する複数のスイッチと、を含む
    　請求項４記載の固体撮像装置。
  7. 　前記増幅部は、
    　　前記第１の演算増幅器の前記第１の入力端子と出力端子との間に接続された第１のオートゼロスイッチを含み、
    　前記ＡＤ変換部は、
    　　前記第２の演算増幅器の前記第１の入力端子と出力端子との間に接続された第２のオートゼロスイッチを含む
    　請求項４記載の固体撮像装置。
  8. 　前記第１の画素信号がシングルエンドの信号として前記増幅部の第１のサンプリングキャパシタに入力される場合、
    　　前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、前記第１の演算増幅器の第２の入力端子が前記参照電位に接続され、
    　　前記ＡＤ変換部には前記第１の探索信号が供給され、
    　前記第２の画素信号がシングルエンドの信号として前記増幅部の第１のサンプリングキャパシタに入力される場合、
    　　前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記オフセット電位に選択的に接続され、前記第１の演算増幅器の第２の入力端子が前記参照電位に接続され、
    　　前記ＡＤ変換部には前記第１の探索信号とは探索レベルが反転した関係にある前記第２の探索信号が供給される
    　請求項２記載の固体撮像装置。
  9. 　前記第１の画素信号が差動の信号として前記増幅部の第１のサンプリングキャパシタおよび第２のサンプリングキャパシタに入力される場合、
    　　前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、
    　　前記ＡＤ変換部には前記第１の探索信号が供給される
    　請求項２記載の固体撮像装置。
  10. 　前記第２の画素信号が差動の信号として前記増幅部の第１のサンプリングキャパシタおよび第２のサンプリングキャパシタに入力される場合、
    　　前記増幅部の第１の帰還キャパシタは前記第１のスイッチ部により前記第１の演算増幅器の出力端子に接続され、
    　　前記ＡＤ変換部には前記第１の探索信号が供給される
    　請求項２記載の固体撮像装置。
  11. 　光電変換読み出し部および信号保持部を含む第１の画素と前記光電変換読み出し部を含む第２の画素のうち、少なくとも前記第１画素が配置された前記画素部と、
    　前記画素部から画素信号の読み出しを行う読み出し部と、
    　前記光電変換読み出し部の読み出し信号が出力される第１の信号線と、
    　前記信号保持部の保持信号が出力される第２の信号線と、を有し、
    　少なくとも前記第１の画素の前記光電変換読み出し部は、
    　　出力ノードと、
    　　蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    　　前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    　　前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    　　前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を前記出力ノードに出力するソースフォロワ素子と、
    　　リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、
    　　第１の期間に前記出力ノードを前記第１の信号線と電気的に接続する選択素子と、を含み、
    　前記信号保持部は、
    　　前記第１の画素の前記光電変換読み出し部の出力ノードから出力される信号を保持可能な信号保持キャパシタと、
    　　第２の期間に前記信号保持キャパシタを前記光電変換読み出し部の出力ノードと選択的に接続するスイッチ素子と、
    　　前記第２の期間に前記信号保持キャパシタに保持された信号を保持電圧に応じて出力するソースフォロワ素子を含み、変換した信号を選択的に前記第２の信号線に出力する出力部と、を含む
    　請求項１記載の固体撮像装置。
  12. 　前記画素部は、少なくとも、
    　　複数の前記第１の画素の前記光電変換読み出し部が行列状に配置された第１の画素アレイと、
    　　前記複数の前記第１の画素の前記信号保持部が行列状に配置された保持部アレイと、を含む
    　請求項１１記載の固体撮像装置。
  13. 　前記画素部は、
    　　複数の前記第２の画素の前記光電変換読み出し部が行列状に配置された第２の画素アレイを有し、
    　　前記第２の画素の前記光電変換読み出し部は、
    　　　蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    　　　前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    　　　前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    　　　前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    　　　リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、
    　　　第１の期間に前記ソースフォロワ素子による電圧信号の出力ラインを前記第１の信号線と電気的に接続する選択素子と、を含む
    　請求項１２記載の固体撮像装置。
  14. 　前記読み出し部は、
    　　第１の動作時には、前記第１の画素の前記第１の画素アレイおよび前記第２の画素の前記第２の画素アレイをアクティブにして画素信号の読み出しを行う
    　請求項１１記載の固体撮像装置。
  15. 　前記読み出し部は、
    　　第２の動作時には、前記第１の画素および前記第２の画素の前記光電変換読み出し部における前記選択素子を非選択状態とした状態で、前記第１の画素の前記第１の画素アレイおよび前記保持部アレイをアクティブにして画素信号の読み出しを行う
    　請求項１１記載の固体撮像装置。
  16. 　第１の基板と、
    　第２の基板と、を含み、
    　前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    　前記第１の基板には、
    　　少なくとも、前記第１の画素の前記光電変換読み出し部、および前記第１の信号線が形成され、
    　前記第２の基板には、
    　　少なくとも、前記第１の画素の前記信号保持部、前記第２の信号線、および前記読み出し部の少なくとも一部が形成されている
    　請求項１１記載の固体撮像装置。
  17. 　光電変換を行う画素が配置された画素部と、
    　前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
    　前記読み出し回路は、
    　　前記画素信号を増幅する増幅部と、
    　　前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含む、
    　固体撮像装置の駆動方法であって、
    　前記画素から読み出される前記画素信号は、
    　　第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
    　　第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
    　前記読み出し回路に供給する前記探索信号について、
    　　前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とで、探索レベルが反転した関係に設定する
    　固体撮像装置の駆動方法。
  18. 　固体撮像装置と、
    　前記固体撮像装置に被写体像を結像する光学系と、を有し、
    　前記固体撮像装置は、
    　光電変換を行う画素が配置された画素部と、
    　　前記画素から信号線に読み出される画素信号をアナログ信号からデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を含み、
    　　前記画素から読み出される前記画素信号は、
    　　　第１の動作により前記画素から順に読み出される読み出しリセット信号および読み出し輝度信号を含む第１の画素信号と、
    　　　第２の動作により前記画素から順に読み出される読み出し輝度信号および読み出しリセット信号を含む第２の画素信号と、のうちの少なくともいずれかであり、
    　　前記読み出し回路は、
    　　　前記画素信号を増幅する増幅部と、
    　　　前記増幅部で増幅された画素信号を、探索信号に関連付けてアナログ信号からデジタル信号に変換するＡＤ変換部と、を含み、
    　　　前記第１の画素信号のときの第１の探索信号と前記第２の画素信号のときの第２の探索信号とは、探索レベルが反転した関係に設定可能である
    　電子機器。
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