JP2013055123A - 部品内蔵基板およびその製造方法 - Google Patents
部品内蔵基板およびその製造方法 Download PDFInfo
- Publication number
- JP2013055123A JP2013055123A JP2011190659A JP2011190659A JP2013055123A JP 2013055123 A JP2013055123 A JP 2013055123A JP 2011190659 A JP2011190659 A JP 2011190659A JP 2011190659 A JP2011190659 A JP 2011190659A JP 2013055123 A JP2013055123 A JP 2013055123A
- Authority
- JP
- Japan
- Prior art keywords
- component
- built
- adhesive
- hole
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【解決手段】部品内蔵基板100は、概して、第2の基材4、スペーサ2、第3の基材5、第1の基材3が、この順で積層一体化された構造となっている。更に、スペーサ2および第3の基材5の層における中央部分は、これらに代わり、部品としてのIC積層体が内蔵されている。IC積層体は、第1の内蔵IC11と、第2の内蔵IC12と、それらを接合するIC接合剤13とで構成されている。ここで、第1の内蔵IC11は、電極111と、その電極111上に微小バンプ112とを含んでいる。また、第2の内蔵IC12は、ウエハ状態のICに形成された電極と、そのウエハの両面に形成された回路とを含んでいる。電極111部分の貫通孔には、層間接着剤43が充填される。
【選択図】図1
Description
また、上記目的を達成するため、本発明に係る部品内蔵基板の製造方法は、第一絶縁層と、その一方の面に形成された導体回路と、その他方の面に熱圧着された接着剤層とで構成され、前記第一絶縁層および前記接着剤層を貫通する導電性ペーストビアを有する少なくとも2枚の配線層を作製する工程と、一方から他方の面に貫通する貫通孔と、その一方から他方の面までを電気的に接続するように、前記貫通孔の内壁面に形成された導電層とを有する電子部品を作製する工程と、第二絶縁層と、その両面に形成された導体回路とで構成され、前記第二絶縁層を貫通するめっきビアと、中央に前記電子部品が埋設されるための開口を有するスペーサを作製する工程と、前記開口に前記電子部品が配置されたスペーサを、前記少なくとも2枚の配線層により挟むように位置決め積層して、加熱圧着により一括多層化する工程と、を備えた部品内蔵基板の製造方法であって、前記一括多層化する工程において、前記接着剤層の接着剤が、前記電子部品の前記貫通孔に充填されることを要旨とする。
ここで、好適には、前記一括多層化する工程において、各接着剤層の接着剤と、前記充填された接着剤と、前記導電性ペーストビア内の導電性ペーストとが一括硬化される。
図1は、本発明の部品内蔵基板における一実施形態の断面図である。同図に示した部品内蔵基板100は、概して、第2の基材4、スペーサ2、第3の基材5、第1の基材3が、この順で積層一体化された構造となっている。更に、スペーサ2および第3の基材5の層における中央部分は、これらに代わり、電子部品としてのIC積層体1が内蔵されている。
第2の基材4および第3の基材5も、第1の基材3と同様、それぞれ、絶縁層41および絶縁層51と、銅回路パターン42および銅回路パターン52と、層間接着剤43および層間接着剤53と、導電性ペースト44および導電性ペースト54とで構成される。
IC積層体1は、第1の内蔵IC11と、第2の内蔵IC12と、それらを接合するIC接合剤13とで構成されている。ここで、第1の内蔵IC11は、電極111と、その電極111上に微小バンプ112とを含んでいる。また、第2の内蔵IC12は、ウエハ状態のICに形成された電極121と、そのウエハの両面に形成された回路122とを含んでいる。なお、電極111部分の貫通孔には、後述する製造過程において、層間接着剤43が充填される。
まず、ポリイミド樹脂フィルムからなる絶縁層31の片面に銅箔32aが設けてある片面銅張板(CCL:Copper Clad Laminate)30に、フォトリソグラフィーによりエッチングレジスト(図示せず)を形成した(ステップS11、図2(a))後に、塩化第二鉄を主成分とするエッチャントを用いて、化学エッチングにより銅回路パターン32を形成する(ステップS12、図2(b))。
以上の工程により第1の基材(配線層)3が形成される。
まず、ポリイミド樹脂フィルムからなる絶縁層21の両面に銅箔22aが設け、両面銅張板(CCL)20を形成する(ステップS21、図3(a))。次に、その両面CCL20に、UVレーザにより直径100μmのビアホールVH2を開口し、CF4およびO2の混合ガスによるプラズマデスミア処理を施す(ステップS22、図3(b))。続いて、基材全体にパネルメッキを施し、ビアホールVH2の内壁にめっき23を設けてめっきビアを形成することで、表裏の銅箔22aを導通する形態とする(ステップS23、図3(c))。その後、第1の基材3と同様に、エッチングにより銅回路パターン22を形成し(ステップS24、図3(d))、最後に、IC積層体1が内蔵される部分に、UVレーザによりポケットPを開口する(ステップS25、図3(e))。
以上の工程によりスペーサ2が形成される。
そこで、まず、回路および電極121が形成されたウエハ状態のICを用意し(ステップS31、図4(a))、電極121の裏面から貫通孔VH3を穿孔する(ステップS32、図4(b))。そして、電極111と裏表の回路が導通するように回路122を形成することにより、第2の内蔵IC12を作製する(ステップS33、図4(c))。
以上の工程により、第1の内蔵IC11および第2の内蔵IC12からなるIC積層体1が形成される。なお、IC接合剤13としては、例えば、一般的なアンダーフィル剤を用いてもよいし、異方性導電接着剤などを用いることもできる。
まず、第1の基材3と同様の製造プロセスで作製した第2の基材(配線層)4を用意し(ステップS41、図5(a))、その上に、IC積層体1を位置決め積層して仮固定する(ステップS42、図5(b))。次に、第2の基材4上のIC積層体1が載置されていない部分に、図3に示されたように作製されたスペーサ2を位置決め積層する(ステップS43、図5(c))。
このようなプロセスにより、図1に示した部品内蔵基板100が得られる。
なお、上述の実施形態においては、内蔵される部品として、IC積層体を例に挙げて説明したが、IC単体でもよいし、他の電子部品であってもよい。
Claims (3)
- 接着剤層を各々備える複数の配線基板により電子部品を内包するように形成された部品内蔵基板であって、
前記電子部品は、一方から他方の面に貫通する貫通孔を備え、前記貫通孔の内壁面には前記電子部品の前記一方の面から前記他方の面までを電気的に接続する導電層が形成されており、前記貫通孔内には、前記導電層を覆うように樹脂が充填されており、前記樹脂は、隣接する配線基板の接着剤層と同一材料でなる当該接着剤層の連続体であることを特徴とする部品内蔵基板。 - 第一絶縁層と、その一方の面に形成された導体回路と、その他方の面に熱圧着された接着剤層とで構成され、前記第一絶縁層および前記接着剤層を貫通する導電性ペーストビアを有する少なくとも2枚の配線層を作製する工程と、
一方から他方の面に貫通する貫通孔と、その一方から他方の面までを電気的に接続するように、前記貫通孔の内壁面に形成された導電層とを有する電子部品を作製する工程と、
第二絶縁層と、その両面に形成された導体回路とで構成され、前記第二絶縁層を貫通するめっきビアと、中央に前記電子部品が埋設されるための開口を有するスペーサを作製する工程と、
前記開口に前記電子部品が配置されたスペーサを、前記少なくとも2枚の配線層により挟むように位置決め積層して、加熱圧着により一括多層化する工程と、
を備えた部品内蔵基板の製造方法であって、
前記一括多層化する工程において、前記接着剤層の接着剤が、前記電子部品の前記貫通孔に充填されることを特徴とする部品内蔵基板の製造方法。 - 前記一括多層化する工程において、各接着剤層の接着剤と、前記充填された接着剤と、前記導電性ペーストビア内の導電性ペーストとが一括硬化されることを特徴とする請求項2に記載の部品内蔵基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011190659A JP5836019B2 (ja) | 2011-09-01 | 2011-09-01 | 部品内蔵基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011190659A JP5836019B2 (ja) | 2011-09-01 | 2011-09-01 | 部品内蔵基板およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013055123A true JP2013055123A (ja) | 2013-03-21 |
JP5836019B2 JP5836019B2 (ja) | 2015-12-24 |
Family
ID=48131880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011190659A Active JP5836019B2 (ja) | 2011-09-01 | 2011-09-01 | 部品内蔵基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5836019B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015225936A (ja) * | 2014-05-27 | 2015-12-14 | 株式会社フジクラ | 部品内蔵基板及びその製造方法並びに実装体 |
WO2023176063A1 (ja) * | 2022-03-16 | 2023-09-21 | Fict株式会社 | 多層基板、多層基板の製造方法及び電子機器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004071589A (ja) * | 2002-08-01 | 2004-03-04 | Nec Corp | 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム |
WO2005022631A1 (ja) * | 2003-08-28 | 2005-03-10 | Fujikura Ltd. | 半導体パッケージおよびその製造方法 |
JP2009146940A (ja) * | 2007-12-11 | 2009-07-02 | Fujikura Ltd | 積層配線基板及びその製造方法 |
-
2011
- 2011-09-01 JP JP2011190659A patent/JP5836019B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004071589A (ja) * | 2002-08-01 | 2004-03-04 | Nec Corp | 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム |
WO2005022631A1 (ja) * | 2003-08-28 | 2005-03-10 | Fujikura Ltd. | 半導体パッケージおよびその製造方法 |
JP2009146940A (ja) * | 2007-12-11 | 2009-07-02 | Fujikura Ltd | 積層配線基板及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015225936A (ja) * | 2014-05-27 | 2015-12-14 | 株式会社フジクラ | 部品内蔵基板及びその製造方法並びに実装体 |
WO2023176063A1 (ja) * | 2022-03-16 | 2023-09-21 | Fict株式会社 | 多層基板、多層基板の製造方法及び電子機器 |
JP7535546B2 (ja) | 2022-03-16 | 2024-08-16 | Fict株式会社 | 多層基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5836019B2 (ja) | 2015-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5411362B2 (ja) | 積層配線基板及びその製造方法 | |
JP5526276B1 (ja) | 部品内蔵基板及びその製造方法並びに実装体 | |
JP4876272B2 (ja) | 印刷回路基板及びその製造方法 | |
JP2007165888A (ja) | 電子素子内蔵印刷回路基板及びその製造方法 | |
JP2015032729A (ja) | 電子部品内蔵多層配線基板及びその製造方法 | |
KR20150013008A (ko) | 회로 기판, 회로 기판의 제조 방법 및 전자 기기 | |
JP2009016378A (ja) | 多層配線板及び多層配線板製造方法 | |
US20150351218A1 (en) | Component built-in board and method of manufacturing the same, and mounting body | |
JP5406322B2 (ja) | 電子部品内蔵多層配線基板及びその製造方法 | |
JP5836019B2 (ja) | 部品内蔵基板およびその製造方法 | |
JP5491991B2 (ja) | 積層配線基板及びその製造方法 | |
JP6315681B2 (ja) | 部品内蔵基板及びその製造方法並びに実装体 | |
JP5385699B2 (ja) | 積層配線基板の製造方法 | |
JP2014204088A (ja) | 多層配線基板およびその製造方法 | |
JP6637608B2 (ja) | 部品内蔵基板及びその製造方法 | |
JP5913535B1 (ja) | 部品内蔵基板及びその製造方法 | |
JP6062884B2 (ja) | 部品内蔵基板及びその製造方法並びに実装体 | |
JP4892924B2 (ja) | 多層プリント配線基板及びその製造方法 | |
US9826646B2 (en) | Component built-in board and method of manufacturing the same, and mounting body | |
JP5408754B1 (ja) | 多層配線基板及びその製造方法 | |
JP2013062424A (ja) | 半導体装置の製造方法およびその方法により製造された半導体装置 | |
JP2014007324A (ja) | 部品内蔵基板 | |
JP2012186279A (ja) | 電子部品を内蔵した積層プリント配線板及びその製造方法 | |
JP2012186401A (ja) | 部品内蔵基板 | |
JP2006108495A (ja) | 多層配線板用基材および多層配線板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150203 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151006 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151102 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5836019 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |