JP2013009314A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1のトランジスタおよび第2のトランジスタと、第1のトランジスタ群および第2のトランジスタ群を具備し、第1のトランジスタ群は、第3のトランジスタ、第4のトランジスタおよび4の端子を有しており、第2のトランジスタ群は、第5乃至第8のトランジスタおよび4の端子を有しており、第1のトランジスタ、第3のトランジスタ、第6のトランジスタ、第8のトランジスタはnチャネル型トランジスタが用いられ、第2のトランジスタ、第4のトランジスタ、第5のトランジスタ、第7のトランジスタはpチャネル型トランジスタが用いられる半導体装置である。
【選択図】図1
Description
本実施の形態では、本発明の一態様である半導体装置、特に、パリティビット出力回路の一構成例について説明する。
先の実施の形態で説明したパリティビット出力回路の回路構成を応用することで、パリティチェック回路を構成することができる。そこで、本実施の形態では、本発明の一態様であるパリティチェック回路について説明する。なお、該パリティチェック回路を説明する際に、先の実施の形態のパリティビット出力回路に付した符号を適宜、用いて説明する。
本実施の形態では、先の実施の形態で説明したパリティビット出力回路およびパリティチェック回路に含まれるトランジスタの作製方法について説明する。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
102 トランジスタ
104 トランジスタ
106 トランジスタ
108 トランジスタ
110 トランジスタ
112 トランジスタ
114 トランジスタ
116 トランジスタ
118 トランジスタ
120 第1のトランジスタ群
122 第2のトランジスタ群
124 第3のトランジスタ群
126 第4のトランジスタ群
128 第5のトランジスタ群
130 第6のトランジスタ群
132 第7のトランジスタ群
134 第8のトランジスタ群
136 第m−1のトランジスタ群
138 第mのトランジスタ群
150 パリティビット出力回路
152 トランジスタ
155 トランジスタ
154 トランジスタ
156 トランジスタ
200 パリティビット出力回路
250 パリティビット出力回路
300 パリティチェック回路
302 トランジスタ
304 トランジスタ
306 トランジスタ
308 トランジスタ
310 トランジスタ
312 トランジスタ
314 トランジスタ
316 トランジスタ
318 トランジスタ
320 トランジスタ
322 トランジスタ
324 第1のトランジスタ群
326 第2のトランジスタ群
328 第3のトランジスタ群
330 第4のトランジスタ群
332 第5のトランジスタ群
334 第6のトランジスタ群
336 第7のトランジスタ群
338 第8のトランジスタ群
340 第m−1のトランジスタ群
342 第mのトランジスタ群
350 パリティチェック回路
353 トランジスタ
354 トランジスタ
355 トランジスタ
356 トランジスタ
358 トランジスタ
400 パリティチェック回路
450 パリティチェック回路
500 基板
502 下地絶縁膜
504 保護絶縁膜
506a 高抵抗領域
506b 低抵抗領域
506 酸化物半導体膜
508 ゲート絶縁膜
510 ゲート電極
512 側壁絶縁膜
514 一対の電極
516 層間絶縁膜
518 配線
600 基板
602 下地絶縁膜
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 一対の電極
616 層間絶縁膜
618 配線
620 保護膜
700 半導体基板
701 高濃度不純物領域
702 低濃度不純物領域
703 ゲート絶縁膜
704 ゲート電極
705 層間絶縁膜
710 トランジスタ
711 酸化物半導体層
712a ソース電極
712b ドレイン電極
713 ゲート絶縁膜
714 ゲート電極
1010 下地絶縁物
1020 埋め込み絶縁物
1030a 半導体領域
1030b 半導体領域
1030c 半導体領域
1040 ゲート絶縁物
1050 ゲート電極
1060a 側壁絶縁物
1060b 側壁絶縁物
1070 絶縁物
1080a ソース電極
1080b ドレイン電極
Claims (8)
- 第1のトランジスタおよび第2のトランジスタと、
第3のトランジスタ、第4のトランジスタ、および4の端子を有する第1のトランジスタ群と、
第5乃至第8のトランジスタ、および4の端子を有する第2のトランジスタ群を具備し、
前記第1のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群の第1端子および前記第1のトランジスタ群の第2端子は、前記第1のトランジスタのソースおよびドレインの他方と電気的に接続されており、
前記第1のトランジスタ群の第3端子は、前記第2のトランジスタ群の第1端子と電気的に接続されており、
前記第1のトランジスタ群の第4端子は、前記第2のトランジスタ群の第2端子と電気的に接続されており、
前記第2のトランジスタ群の第3端子は、前記第2のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続されており、
前記第2のトランジスタ群の第4端子は、前記低電位側電源電位線と電気的に接続されており、
前記第2のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群では、
前記第3のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第1端子と電気的に接続されており、
前記第3のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第3端子と電気的に接続されており、
前記第4のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第2端子と電気的に接続されており、
前記第4のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第4端子と電気的に接続されており、
前記第2のトランジスタ群では、
前記第5のトランジスタのソースおよびドレインの一方と、前記第6のトランジスタのソースおよびドレインの一方は、前記第2のトランジスタ群の前記第1端子と電気的に接続されており、
前記第7のトランジスタのソースおよびドレインの一方と、前記第8のトランジスタのソースおよびドレインの一方は、前記第2のトランジスタ群の前記第2端子と電気的に接続されており、
前記第5のトランジスタのソースおよびドレインの他方と、前記第8のトランジスタのソースおよびドレインの他方は、前記第2のトランジスタ群の前記第3端子と電気的に接続されており、
前記第6のトランジスタのソースおよびドレインの他方と、前記第7のトランジスタのソースおよびドレインの他方は、前記第2のトランジスタ群の前記第4端子と電気的に接続されており、
前記第1のトランジスタのゲートおよび前記第2のトランジスタのゲートは、クロック信号が入力される第1の入力端子と電気的に接続されており、
前記第1のトランジスタ群および前記第2のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第2の入力端子と電気的に接続されており、
前記第1のトランジスタ、前記第3のトランジスタ、前記第6のトランジスタ、および前記第8のトランジスタは、nチャネル型トランジスタであり、
前記第2のトランジスタ、前記第4のトランジスタ、前記第5のトランジスタ、および前記第7のトランジスタは、pチャネル型トランジスタであることを特徴とする半導体装置。 - 第1のトランジスタおよび第2のトランジスタと、
第3のトランジスタ、第4のトランジスタ、および4の端子を有する第1のトランジスタ群と、
各々が、第5乃至第8のトランジスタ、および4の端子を有する第2乃至第m(mは3以上の自然数)のトランジスタ群を具備し、
前記第1のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群の第1端子および前記第1のトランジスタ群の第2端子は、前記第1のトランジスタのソースおよびドレインの他方と電気的に接続されており、
前記第1のトランジスタ群の第3端子は、前記第2のトランジスタ群の第1端子と電気的に接続されており、
前記第1のトランジスタ群の第4端子は、前記第2のトランジスタ群の第2端子と電気的に接続されており、
前記第mのトランジスタ群の第1端子は、第m−1群のトランジスタ群の第3端子と電気的に接続されており、
前記第mのトランジスタ群の第2端子は、第m−1群のトランジスタ群の第4端子と電気的に接続されており、
前記第mのトランジスタ群の第3端子は、前記第2のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続されており、
前記第mのトランジスタ群の第4端子は、前記低電位側電源電位線と電気的に接続されており、
前記第2のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群では、
前記第3のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第1端子と電気的に接続されており、
前記第3のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第3端子と電気的に接続されており、
前記第4のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第2端子と電気的に接続されており、
前記第4のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第4端子と電気的に接続されており、
前記第mのトランジスタ群では、
前記第5のトランジスタのソースおよびドレインの一方と、前記第6のトランジスタのソースおよびドレインの一方は、前記第mのトランジスタ群の前記第1端子と電気的に接続されており、
前記第7のトランジスタのソースおよびドレインの一方と、前記第8のトランジスタのソースおよびドレインの一方は、前記第mのトランジスタ群の前記第2端子と電気的に接続されており、
前記第5のトランジスタのソースおよびドレインの他方と、前記第8のトランジスタのソースおよびドレインの他方は、前記第mのトランジスタ群の前記第3端子と電気的に接続されており、
前記第6のトランジスタのソースおよびドレインの他方と、前記第7のトランジスタのソースおよびドレインの他方は、前記第mのトランジスタ群の前記第4端子と電気的に接続されており、
前記第1のトランジスタのゲートおよび前記第2のトランジスタのゲートは、クロック信号が入力される第1の入力端子と電気的に接続されており、
前記第1乃至前記第mのトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第2の入力端子と電気的に接続されており、
前記第1のトランジスタ、前記第3のトランジスタ、前記第6のトランジスタ、および前記第8のトランジスタは、nチャネル型トランジスタであり、
前記第2のトランジスタ、前記第4のトランジスタ、前記第5のトランジスタ、および前記第7のトランジスタは、pチャネル型トランジスタであることを特徴とする半導体装置。 - 請求項1または請求項2において、
前記第2のトランジスタおよび前記出力端子の間に第9のトランジスタが設けられ、
前記第9のトランジスタのソースおよびドレインの一方は、前記第2のトランジスタのソースおよびドレインの前記他方と電気的に接続されており、
前記第9のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続されており、
前記第9のトランジスタのゲートは、前記第1の入力端子と電気的に接続されており、
前記第9のトランジスタは、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下のトランジスタであることを特徴とする半導体装置。 - 請求項3において、
前記第9のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。 - 第1乃至第4のトランジスタと、
第5のトランジスタ、第6のトランジスタ、および4の端子を有する第1のトランジスタ群と、
第7乃至第10のトランジスタ、および4の端子を有する第2のトランジスタ群を具備し、
前記第1のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群の第1端子および前記第1のトランジスタ群の第2端子は、前記第1のトランジスタのソースおよびドレインの他方と電気的に接続されており、
前記第1のトランジスタ群の第3端子は、前記第2のトランジスタ群の第1端子と電気的に接続されており、
前記第1のトランジスタ群の第4端子は、前記第2のトランジスタ群の第2端子と電気的に接続されており、
前記第2のトランジスタ群の第3端子は、前記第2のトランジスタのソースおよびドレインの一方と電気的に接続されており、
前記第2のトランジスタ群の第4端子は、前記第3のトランジスタのソースおよびドレインの一方と電気的に接続されており、
前記第2のトランジスタのソースおよびドレインの他方は、前記第3のトランジスタのソースおよびドレインの他方と、前記第4のトランジスタのソースおよびドレインの一方と、出力端子と電気的に接続されており、
前記第4のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群では、
前記第5のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第1端子と電気的に接続されており、
前記第5のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第3端子と電気的に接続されており、
前記第6のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第2端子と電気的に接続されており、
前記第6のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第4端子と電気的に接続されており、
前記第2のトランジスタ群では、
前記第7のトランジスタのソースおよびドレインの一方と、前記第8のトランジスタのソースおよびドレインの一方は、前記第2のトランジスタ群の前記第1端子と電気的に接続されており、
前記第9のトランジスタのソースおよびドレインの一方と、前記第10のトランジスタのソースおよびドレインの一方は、前記第2のトランジスタ群の前記第2端子と電気的に接続されており、
前記第7のトランジスタのソースおよびドレインの他方と、前記第10のトランジスタのソースおよびドレインの他方は、前記第2のトランジスタ群の前記第3端子と電気的に接続されており、
前記第8のトランジスタのソースおよびドレインの他方と、前記第9のトランジスタのソースおよびドレインの他方は、前記第2のトランジスタ群の前記第4端子と電気的に接続されており、
前記第1のトランジスタのゲートおよび前記第4のトランジスタのゲートは、クロック信号が入力される第1の入力端子と電気的に接続されており、
前記第1のトランジスタ群および前記第2のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第2の入力端子と電気的に接続されており、
前記第2のトランジスタおよび前記第3のトランジスタのゲートは、前記データ電位信号が有していたパリティビットが入力される第3の入力端子と電気的に接続されており、
前記第1のトランジスタ、前記第3のトランジスタ、前記第5のトランジスタ、前記第8のトランジスタ、および前記第10のトランジスタは、nチャネル型トランジスタであり、
前記第2のトランジスタ、前記第4のトランジスタ、前記第6のトランジスタ、前記第7のトランジスタ、および前記第9のトランジスタは、pチャネル型トランジスタであることを特徴とする半導体装置。 - 第1乃至第4のトランジスタと、
第5のトランジスタ、第6のトランジスタ、および4の端子を有する第1のトランジスタ群と、
各々が、第7乃至第10のトランジスタ、および4の端子を有する第2乃至第m(mは3以上の自然数)のトランジスタ群を具備し、
前記第1のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群の第1端子および前記第1のトランジスタ群の第2端子は、前記第1のトランジスタのソースおよびドレインの他方と電気的に接続されており、
前記第1のトランジスタ群の第3端子は、前記第2のトランジスタ群の第1端子と電気的に接続されており、
前記第1のトランジスタ群の第4端子は、前記第2のトランジスタ群の第2端子と電気的に接続されており、
前記第mのトランジスタ群の第1端子は、第m−1群のトランジスタ群の第3端子と電気的に接続されており、
前記第mのトランジスタ群の第2端子は、第m−1群のトランジスタ群の第4端子と電気的に接続されており、
前記第mのトランジスタ群の第3端子は、前記第2のトランジスタのソースおよびドレインの一方と電気的に接続されており、
前記第mのトランジスタ群の第4端子は、前記第3のトランジスタのソースおよびドレインの一方と電気的に接続されており、
前記第2のトランジスタのソースおよびドレインの他方は、前記第3のトランジスタのソースおよびドレインの他方と、前記第4のトランジスタのソースおよびドレインの一方と、出力端子と電気的に接続されており、
前記第4のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続されており、
前記第1のトランジスタ群では、
前記第5のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第1端子と電気的に接続されており、
前記第5のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第3端子と電気的に接続されており、
前記第6のトランジスタのソースおよびドレインの一方は、前記第1のトランジスタ群の前記第2端子と電気的に接続されており、
前記第6のトランジスタのソースおよびドレインの他方は、前記第1のトランジスタ群の前記第4端子と電気的に接続されており、
前記第mのトランジスタ群では、
前記第7のトランジスタのソースおよびドレインの一方と、前記第8のトランジスタのソースおよびドレインの一方は、前記第mのトランジスタ群の前記第1端子と電気的に接続されており、
前記第9のトランジスタのソースおよびドレインの一方と、前記第10のトランジスタのソースおよびドレインの一方は、前記第mのトランジスタ群の前記第2端子と電気的に接続されており、
前記第7のトランジスタのソースおよびドレインの他方と、前記第10のトランジスタのソースおよびドレインの他方は、前記第mのトランジスタ群の前記第3端子と電気的に接続されており、
前記第8のトランジスタのソースおよびドレインの他方と、前記第9のトランジスタのソースおよびドレインの他方は、前記第mのトランジスタ群の前記第4端子と電気的に接続されており、
前記第1のトランジスタのゲートおよび前記第4のトランジスタのゲートは、クロック信号が入力される第1の入力端子と電気的に接続されており、
前記第1乃至前記第mのトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第2の入力端子と電気的に接続されており、
前記第2のトランジスタおよび前記第3のトランジスタのゲートは、前記データ電位信号が有していたパリティビットが入力される第3の入力端子と電気的に接続されており、
前記第1のトランジスタ、前記第3のトランジスタ、前記第5のトランジスタ、前記第8のトランジスタ、および前記第10のトランジスタは、nチャネル型トランジスタであり、
前記第2のトランジスタ、前記第4のトランジスタ、前記第6のトランジスタ、前記第7のトランジスタ、および前記第9のトランジスタは、pチャネル型トランジスタであることを特徴とする半導体装置。 - 請求項5または請求項6において、
前記第2のトランジスタおよび前記出力端子の間に第11のトランジスタを設け、
前記第11のトランジスタのソースおよびドレインの一方は、前記第2のトランジスタのソースおよびドレインの前記他方と、前記第3のトランジスタのソースおよびドレインの前記他方と、前記第4のトランジスタのソースおよびドレインの前記一方とに電気的に接続されており、
前記第11のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続されており、
前記第11のトランジスタのゲートは、前記第1の入力端子と電気的に接続されており、
前記第11のトランジスタは、オフ状態におけるリーク電流がチャネル幅1μmあたり1×10−17A以下のトランジスタであることを特徴とする半導体装置。 - 請求項7において、
前記第11のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。
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