JP2012255875A5 - - Google Patents

Description

トランジスタ特性の側面では、映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの閾値電圧を小さくするのがよい。つまり、特に信号書込み開始時に書込トランジスタの閾値電圧を小さくすると効果が高い。閾値電圧を小さくすれば、書込トランジスタの書込能力を大きくすることができる。信号書込み処理期間の全体に亘って書込トランジスタの閾値電圧を小さくすることは要しない。

閾値電圧を制御し得る特性制御端を有しているトランジスタを書込トランジスタとして使用する場合、第１例としては、特性制御端と書込トランジスタの導通／非導通を制御する制御信号が供給される制御電極端との間に容量素子を設けた構成をとることができる。

閾値電圧を制御し得る特性制御端を有しているトランジスタを書込トランジスタとして使用する場合、第３例としては、書込トランジスタの導通／非導通を制御する制御信号と対応したパルス信号を特性制御端に供給する構成をとることもできる。第１例と似通っているが、具体的にはバッファを介して、書込トランジスタの導通／非導通を制御する制御信号と対応したパルス信号を書込トランジスタの特性制御端に供給する点が異なる。

尚、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、及び映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、例えば、表示パネル部１００のみで表示装置１として提供してもよい。又、表示装置１は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部１０２への映像信号Ｖsigや各種の駆動パルスを入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。

端子部１０８の各端子は、配線１１０を介して、垂直駆動部１０３や水平駆動部１０６に接続される。例えば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。

画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路１０が行列状に２次元配置され、画素配列に対して行ごとに垂直走査線ＳＣＬが配線されるとともに、列ごとに映像信号線ＤＴＬが配線された構成となっている。つまり、画素回路１０は、垂直走査線ＳＣＬを介して垂直駆動部１０３と接続され、又、映像信号線ＤＴＬを介して水平駆動部１０６と接続されている。具体的には、マトリクス状に配列された各画素回路１０に対しては、垂直駆動部１０３によって駆動パルスで駆動されるＭ行分の垂直走査線ＳＣＬ_1〜ＳＣＬ_Mが画素行ごとに配線される。垂直駆動部１０３は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を行単位で選択する、即ち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、垂直走査線ＳＣＬを介して各画素回路１０を順次選択する。水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタ等も含む）によって構成され、画素アレイ部１０２の各画素回路１０を列単位で選択する、即ち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路１０に対し映像信号線ＤＴＬを介して映像信号ＶＳの内の所定電位（例えば映像信号Ｖ_sigレベル）をサンプリングして保持容量Ｃ_csに書き込ませる。

具体的には、駆動トランジスタＴＲ_Dは、ゲート電極３１、ゲート絶縁層３２、半導体層３３、半導体層３３に設けられたソース／ドレイン領域３５、及び、ソース／ドレイン領域３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。保持容量Ｃ_csは、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７（第２ノードＮＤ₂に相当する）から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、保持容量Ｃ_csを構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲ_Dの一方のソース／ドレイン領域３５は配線３８に接続され、他方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲ_D及び保持容量Ｃ_cs等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。図３においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６、コンタクトホール５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９に接続されている。

〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、３Ｔｒ／１Ｃ型、２Ｔｒ／１Ｃ型での相違点は以下の通りである。５Ｔｒ／１Ｃ型では、駆動トランジスタＴＲ_Dの電源側の主電極端と電源回路（電源部）との間に接続された第１トランジスタＴＲ₁（発光制御トランジスタ）と、第２ノード初期化電圧を印加する第２トランジスタＴＲ₂と、第１ノード初期化電圧を印加する第３トランジスタＴＲ₃とを設ける。第１トランジスタＴＲ₁、第２トランジスタＴＲ₂、第３トランジスタＴＲ₃は何れもスイッチングトランジスタである。第１トランジスタＴＲ₁は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降（次の発光期間も）オン状態とする。第２トランジスタＴＲ₂は、第２ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第３トランジスタＴＲ₃は、第１ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタＴＲ_Wは、映像信号書込み処理期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。

４Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１ノード初期化電圧を印加する第３トランジスタＴＲ₃が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖ_sigと時分割で供給される。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲ_Wは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲ_Wは、第１ノードの初期化期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。

３Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第２トランジスタＴＲ₂と第３トランジスタＴＲ₃が省略され、第１ノード初期化電圧及び第２ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖ_sigと時分割で供給される。映像信号線ＤＴＬの電位は、第２ノードの初期化期間に第２ノードを第２ノード初期化電圧に設定し、その後の第１ノードの初期化期間に第１ノードを第１ノード初期化電圧に設定するべく、第２ノード初期化電圧と対応した電圧Ｖ_{ofs_H}を供給しその後に第１ノード初期化電圧Ｖ_{ofs_L}（＝Ｖ_ofs）にする。そして、これと対応して、書込トランジスタＴＲ_Wは第１ノードの初期化期間及び第２ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲ_Wは、第２ノードの初期化期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。

２Ｔｒ／１Ｃ型では、５Ｔｒ／１Ｃ型から、第１トランジスタＴＲ₁と第２トランジスタＴＲ₂と第３トランジスタＴＲ₃が省略され、第１ノード初期化電圧は映像信号線ＤＴＬから映像信号Ｖ_sigと時分割で供給され、第２ノード初期化電圧は駆動トランジスタＴＲ_Dの電源側の主電極端を、第１電位Ｖ_{cc_H}（＝５Ｔｒ／１Ｃ型のＶ_cc）と第２電位Ｖ_{cc_L}（＝５Ｔｒ／１Ｃ型のＶ_ini）でパルス駆動することで与えられる。駆動トランジスタＴＲ_Dの電源側の主電極端は、発光期間に第１電位Ｖ_{cc_H}にされ、第２電位Ｖ_{cc_L}にされることで非発光期間に入り、その後の閾値補正期間以降（次の発光期間も）に第１電位Ｖ_{cc_H}にされる。第１ノードの初期化期間に第１ノード初期化電圧を映像信号線ＤＴＬから第１ノードに供給するべく、書込トランジスタＴＲ_Wは第１ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタＴＲ_Wは、第１ノードの初期化期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。

又、５Ｔｒ／１Ｃ型、４Ｔｒ／１Ｃ型、及び、３Ｔｒ／１Ｃ型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、２Ｔｒ／１Ｃ型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第１トランジスタＴＲ₁（発光制御トランジスタ）をオン状態とした状態で、書込トランジスタＴＲ_Wを介して、データ線ＤＴＬから映像信号Ｖ _sig を第１ノードに印加すればよい。

尚、ここで示した画素回路１０の接続構成は、最も基本的な構成を示したもので、画素回路１０は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外（つまり他の構成要素）が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間（換言すれば発光期間）を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ１２１の出力端と電気光学素子（有機ＥＬ素子１２７）と間に、もしくは駆動トランジスタ１２１の電源供給端（ドレイン端が典型例）と電源供給用の配線である電源線ＰＷＬ（本例では電源供給線１０５DSL）との間に配することがある。このような変形態様の画素回路であっても、実施例１（或いはその他の実施例）で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路１０である。

又、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉ_dsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電位差を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部１０９は、基準電位（＝第１ノード初期化電圧Ｖ_ofs）がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖ_thに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。

尚、２Ｔｒ／１Ｃ構成における閾値補正に当たっては、制御部１０９には、書込走査部１０４での線順次走査に合わせて１行分の各画素回路１０に、駆動電流Ｉ_dsを電気光学素子（有機ＥＬ素子１２７）に流すために使用される第１電位Ｖ_{cc_H}と第１電位Ｖ_{cc_H}とは異なる第２電位Ｖ_{cc_L}とを切り替えて出力する駆動走査部１０５を設けるのがよい。そして、駆動トランジスタ１２１の電源供給端子に第１電位Ｖ_{cc_H}に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖ _ofs ）が供給されている時間帯でサンプリングトランジスタ１２５を導通させることで閾値補正動作を行なうように制御するのがよい。又、２Ｔｒ／１Ｃ構成における閾値補正の準備動作に当たっては、駆動トランジスタ１２１の電源供給端に第２電位Ｖ_{cc_L}（＝第２ノード初期化電圧Ｖ_ini）に対応する電圧が供給され、かつサンプリングトランジスタ１２５に基準電位（Ｖ_ofs）が供給されている時間帯でサンプリングトランジスタ１２５を導通させて、駆動トランジスタ１２１の制御入力端（つまり第１ノードＮＤ₁）の電位を基準電位（Ｖ_ofs）に、又出力端（つまり第２ノードＮＤ₂）の電位を第２電位Ｖ_{cc_L}に初期化するのがよい。

駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉ_dsに与える影響を抑制する方法としては、２Ｔｒ／１Ｃ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ（駆動トランジスタ１２１及びサンプリングトランジスタ１２５）の駆動タイミングを工夫することで対処する。画素回路１０は、２Ｔｒ／１Ｃ構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖ_sigの劣化なくサンプリングできるため、良好な画質を得ることができる。

駆動トランジスタを始めとする各トランジスタとしてはＦＥＴ（電界効果トランジスタ）を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方（ここではドレイン端とする）を電源供給端として取り扱う。

このような画素回路１０を採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２Ｔｒ／１Ｃ構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（例えば閾値電圧や移動度等のばらつきや変動）による駆動電流Ｉ_dsに与える影響を防ぐ。

〔実施例１に特有の構成〕
ここで、第１比較例の画素回路１０Ｘ及び第２比較例の画素回路１０Ｙにおいては、各トランジスタとして、バックゲート端が存在しない一般的な薄膜トランジスタとは異なり、制御入力端（ゲート端）の他に、トランジスタ特性を制御（ここでは閾値電圧Ｖ_thを増減）し得る制御端（以下「トランジスタ特性制御端」とも称する）を有するものを使用している。「トランジスタ特性制御端」を有するトランジスタの典型例は、バックゲート型の薄膜トランジスタや図３（Ｂ）に示したようなＭＯＳ型のトランジスタである。因みに、第１比較例の画素回路１０Ｘでは、サンプリングトランジスタ１２５及び駆動トランジスタ１２１の何れもトランジスタ特性制御端を接地電位点（画素回路１０内で用いる最低電圧）に接続している。第２比較例の画素回路１０Ｙでは、サンプリングトランジスタ１２５のトランジスタ特性制御端を接地電位点（画素回路１０内で用いる最低電圧）に接続しているが、駆動トランジスタ１２１のトランジスタ特性制御端をソース端に接続している。第２比較例の場合、駆動トランジスタ１２１のオフ時（ドレイン端へ第２電位Ｖ_{cc_L}を供給した消光時）に、駆動トランジスタ１２１のドレイン端がベース電位（バックゲート電圧）よりも低くなる逆バイアス状態となるため信頼性への悪影響が懸念される。これは、詳細説明は割愛するが、駆動トランジスタ１２１のオフ時に、駆動トランジスタのドレイン電圧は短時間で第２電位Ｖ_{cc_L}へと降下する一方、ソース電位及びベース電位は有機ＥＬ素子１２７の寄生容量Ｃ _el や補助容量３１０（Ｃ_sub）を放電しながら電圧降下するため、ある程度の時間を必要とすることに起因している。

画素回路１０に対する駆動タイミングは、映像信号Ｖ_sigの信号振幅Ｖ_inの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。特に、２Ｔｒ／１Ｃ構成の画素回路１０における駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Ｖ_sigを基準電位（Ｖ_ofs）と信号電位（Ｖ_ofs＋Ｖ_in）とを１Ｈ期間内において時分割で有するものとする。具体的には、映像信号Ｖ_sigが非有効期間である基準電位（Ｖ_ofs）にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖ_sig＝Ｖ_ofs＋Ｖ_in）にある期間を１水平期間の後半部とする。１水平期間を前半部と後半部に分ける際は、典型的にはほぼ１／２期間ずつ分けるがこのことは必須でなく、前半部よりも後半部の方をより長くしてもよいし、逆に、前半部よりも後半部の方をより短くしてもよい。

ここで、駆動電流Ｉ_ds対ゲート・ソース間電圧Ｖ_gsの関係は、先のトランジスタ特性を表した式（１）に“Ｖ_sig＋Ｖ_th−ΔＶ”或いは“Ｖ_in＋Ｖ_th−ΔＶ”を代入することで、式（５Ａ）或いは式（５Ｂ）（両式を纏めて式（５）と記す）のように表すことができる。

以上のように、画素回路１０は、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成される。即ち、画素回路１０は、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖ_th及び移動度μのばらつき）による駆動電流Ｉ_dsに与える影響を防ぐために、閾値電圧Ｖ_th及び移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖ_gsは、閾値電圧Ｖ_thに相当する電圧と移動度補正用の電位補正値ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖ_thや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。その結果、表示装置１は、入力される映像信号Ｖ_sig（信号振幅Ｖ_in）に対応する安定した階調で表示でき、高画質の画像を得ることができる。

一方、「より忠実に（線形性をもって）」に関しては、バックゲート効果（基板バイアス効果とも称される）を考慮する必要があることが分かった。即ち、バックゲート効果のある電界効果トランジスタを書込トランジスタＴＲ_Wに使用すると、高輝度を得るために大きな映像信号レベルを入力しても、その入力した映像信号レベルに対応する輝度が得られない現象が発生する。例えば、ＭＯＳトランジスタを使用するものとする。通常、ＭＯＳトランジスタのベース電位（バックゲート電位）は基本的に発光状態において画素回路１０内で用いる最低電圧としておく。例えば、図４及び図５の第１比較例のように、ベース電位に最低電圧（接地電位）を固定電位として印加する。この場合、高い発光輝度を必要とするほどゲート電位、ソース電位を高くしなければならず、ベース・ソース間電圧Ｖ_bs（ソース端とベース端（バックゲート端）との電位差）が増大することとなる。しかしながら、この場合、基板バイアス効果により、ベース・ソース間電圧Ｖ_bsが増大するほどサンプリングトランジスタ１２５の閾値電圧Ｖ_thが増大するため、書き込み難くなり、輝度が抑制される方向に動き、輝度不足現象が起こる。輝度不足現象は、階調によって異なることになるので、階調ごとにγ特性が異なる（線形性が崩れる）ことになってしまい、カラー表示の場合は色相ずれが懸念される。この輝度不足現象の解消のため、さらにサンプリングトランジスタ１２５のゲート・ソース間電圧Ｖ_gsを開く必要があり、結果としてより映像信号Ｖ_sigの電圧を高く設定しなければならない。

図１１に示すように、基板電位（つまりトランジスタ特性制御信号Ｖｂ）が上昇するほど、閾値が低くなり、サンプリングトランジスタ１２５の信号電圧の書込みを容易にすることができる。つまり、「信号書込みと関係した信号」に基づくトランジスタ特性制御信号Ｖｂは、図１２に示すように、少なくとも、信号書込み時（特に書込み開始直後からの一定期間）、サンプリングトランジスタ１２５の閾値電圧Ｖ_thを減少させ得るものであればよい。「書込み開始直後からの一定期間」とは、映像信号書込み処理工程（実施例１のサンプリング期間＆移動度補正期間）の全期間であることを要せず、その開始当初の一定期間、サンプリングトランジスタ１２５の閾値電圧Ｖ_thをより低くするように変化させればよいことを意味する。「一定期間」は、映像信号振幅と対応する電圧が保持容量１２０に概ね書き込まれるまでの期間であればよい。

図１９及び図２０に示すように、実施例４では、画素回路１０Ｄごとに、トランジスタ特性制御部６２０Ｄを備えている。トランジスタ特性制御部６２０Ｄは、サンプリングトランジスタ１２５のトランジスタ特性制御端（バックゲート端）と制御入力端（ゲート端）との間に接続されたバッファ６４２を有する。特性制御走査部６２１は不要である。因みに、図ではサンプリングトランジスタ１２５のバックゲートの配線抵抗を抵抗素子Ｒ_BGで示している。必須ではないが、トランジスタ特性制御部６２０Ｄは更に、特性制御端に供給されるトランジスタ特性制御信号Ｖｂの振幅を調整する振幅調整部６４４を有してもよい。振幅調整部６４４としては、一例として、サンプリングトランジスタ１２５のトランジスタ特性制御端とバッファ６４２との間に接続された抵抗素子６４５を有する。必須ではないが、トランジスタ特性制御部６２０Ｄは更に、特性制御端に供給されるトランジスタ特性制御信号Ｖｂのパルス幅を調整するパルス幅調整部６４６を有してもよい。パルス幅調整部６４６としては、一例として、書込みパルスＷＳを微分する微分回路６４７をバッファ６４２の入力側に有する。微分回路６４７は、抵抗素子と容量素子とで構成すればよい。

実施例４は、信号書込み時の書込みパルスＷＳを利用する点で実施例２と似通っているが、容量素子を介した電圧カップリングではなく、バッファ６４２を介して書込みパルスＷＳをほぼそのままサンプリングトランジスタ１２５のベース電位に入れ、サンプリングトランジスタ１２５の信号電圧の書込みを容易にする点が異なる。振幅調整部６４４（抵抗素子６４５）を介在させることで、図２１に示すように、サンプリングトランジスタ１２５のバックゲート端に供給されるトランジスタ特性制御信号Ｖｂの大きさを調整することも容易である。パルス幅調整部６４６（微分回路６４７）を介在させることで、図２１に示すように、サンプリングトランジスタ１２５のバックゲート端に供給されるトランジスタ特性制御信号Ｖｂのパルス幅ΔＴを調整することも容易である。実施例２や実施例３よりも回路構成が複雑になるが、サンプリングトランジスタ１２５のバックゲート端に供給されるトランジスタ特性制御信号Ｖｂの大きさ及び供給時間を調整するのが容易である。

前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
［付記１］
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御可能に構成されている画素回路。
［付記２］
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えている付記１に記載の画素回路。
［付記３］
映像信号と対応する駆動電圧を保持容量に書き込む処理の期間に、書込トランジスタの書込能力を大きくする付記１又は付記２に記載の画素回路。
［付記４］
映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの書込能力を大きくする付記３に記載の画素回路。
［付記５］
映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの閾値電圧を小さくする付記３に記載の画素回路。
［付記６］
書込トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記１乃至付記５の何れか１項に記載の画素回路。
［付記７］
書込トランジスタは、金属酸化膜型の電界効果トランジスタである付記６に記載の画素回路。
［付記８］
書込トランジスタは、バックゲート型の薄膜トランジスタである付記６に記載の画素回路。
［付記９］
特性制御端と書込トランジスタの導通／非導通を制御する制御信号が供給される制御電極端との間に容量素子を備えている付記６乃至付記８の何れか１項に記載の画素回路。
［付記１０］
特性制御端と映像信号を伝送する映像信号線との間に容量素子を備えている付記６乃至付記８の何れか１項に記載の画素回路。
［付記１１］
容量素子を介して特性制御端に供給される信号の時定数を調整する時定数調整部を有する付記９又は付記１０に記載の画素回路。
［付記１２］
時定数調整部は、特性制御端に接続された抵抗素子を有する付記１１に記載の画素回路。
［付記１３］
書込トランジスタの導通／非導通を制御する制御信号と対応したパルス信号を特性制御端に供給する付記６乃至付記８の何れか１項に記載の画素回路。
［付記１４］
書込トランジスタの導通／非導通を制御する制御信号の書込トランジスタを導通状態にするパルス幅を調整して特性制御端に供給するパルス幅調整部と、
特性制御端に供給される信号の振幅を調整する振幅調整部、
の少なくとも一方を有する付記１３に記載の画素回路。
［付記１５］
表示素子が配列された画素部を備え、
特性制御部は、表示素子ごとに、書込トランジスタの特性を制御する付記１乃至付記１４の何れか１項に記載の画素回路。
［付記１６］
画素部は、表示素子が２次元マトリクス状に配列されている付記１５に記載の画素回路。
［付記１７］
表示素子は自発光型である付記１乃至付記１６の何れか１項に記載の画素回路。
［付記１８］
表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えた表示装置。
［付記１９］
表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、
書込トランジスタに供給される映像信号を生成する信号生成部と、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部、
とを備えた電子機器。
［付記２０］
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと表示部を駆動する駆動トランジスタとを備えた画素回路を駆動する方法であって、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する画素回路の駆動方法。

Claims (20)

1. 表示部と、
   保持容量と、
   映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
   保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
   とを備え、
   映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御可能に構成されている画素回路。
2. 映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えている請求項１に記載の画素回路。
3. 映像信号と対応する駆動電圧を保持容量に書き込む処理の期間に、書込トランジスタの書込能力を大きくする請求項１または請求項２に記載の画素回路。
4. 映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの書込能力を大きくする請求項３に記載の画素回路。
5. 映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの閾値電圧を小さくする請求項３に記載の画素回路。
6. 書込トランジスタは、閾値電圧を制御し得る特性制御端を有し、
   特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項１ないし請求項５のいずれか１項に記載の画素回路。
7. 書込トランジスタは、金属酸化膜型の電界効果トランジスタである請求項６に記載の画素回路。
8. 書込トランジスタは、バックゲート型の薄膜トランジスタである請求項６に記載の画素回路。
9. 特性制御端と書込トランジスタの導通／非導通を制御する制御信号が供給される制御電極端との間に容量素子を備えている請求項６ないし請求項８のいずれか１項に記載の画素回路。
10. 特性制御端と映像信号を伝送する映像信号線との間に容量素子を備えている請求項６ないし請求項８のいずれか１項に記載の画素回路。
11. 容量素子を介して特性制御端に供給される信号の時定数を調整する時定数調整部を有する請求項９または請求項１０に記載の画素回路。
12. 時定数調整部は、特性制御端に接続された抵抗素子を有する請求項１１に記載の画素回路。
13. 書込トランジスタの導通／非導通を制御する制御信号と対応したパルス信号を特性制御端に供給する請求項６ないし請求項８のいずれか１項に記載の画素回路。
14. 書込トランジスタの導通／非導通を制御する制御信号の書込トランジスタを導通状態にするパルス幅を調整して特性制御端に供給するパルス幅調整部と、
    特性制御端に供給される信号の振幅を調整する振幅調整部、
    の少なくとも一方を有する請求項１３に記載の画素回路。
15. 表示部が配列された画素部を備え、
    特性制御部は、表示部ごとに、書込トランジスタの特性を制御する請求項１ないし請求項１４のいずれか１項に記載の画素回路。
16. 画素部は、表示部が２次元マトリクス状に配列されている請求項１５に記載の画素回路。
17. 表示部は自発光型である請求項１ないし請求項１６のいずれか１項に記載の画素回路。
18. 表示部、
    保持容量、
    映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
    保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
    を具備する表示素子が配列されており、
    更に、映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えた表示装置。
19. 表示部、
    保持容量、
    映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
    保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
    を具備する表示素子が配列されており、
    更に、
    書込トランジスタに供給される映像信号を生成する信号生成部と、
    映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部、
    とを備えた電子機器。
20. 映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと表示部を駆動する駆動トランジスタとを備えた画素回路を駆動する方法であって、
    映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する画素回路の駆動方法。

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