JP2012248623A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ゲート閾値電圧を安定化でき、帰還容量の低減および安定化を達成することができる半導体装置およびその製造方法を提供すること。
【解決手段】ｎ型不純物を、ゲートトレンチ１４の深さ方向に対して傾斜した注入角度で注入することにより、チャネル領域１７を形成する。そして、このチャネル領域１７の形成に先立って、ゲートトレンチ１４の底面１３にｐ型不純物を０°注入することにより、選択的にｐ型不純物が高くなった高濃度領域１９を形成しておく。これにより、ゲート閾値電圧を安定化でき、帰還容量の低減および安定化を達成することができる。
【選択図】図３Ｅ

Description

本発明は、半導体装置およびその製造方法に関する。

トレンチゲート型ＭＯＳＦＥＴは、たとえば、特許文献１に開示された方法により製造することができる。
特許文献１によれば、まず、ｎ^＋型シリコン半導体基板にｎ⁻型のエピタキシャル層を積層してドレイン領域を形成し、ドレイン領域を選択的にエッチングすることにより、ゲートトレンチを形成する。次に、ゲートトレンチの底部に比較的分厚い（２０００Å程度）埋め込み酸化膜を形成し、この状態でドレイン領域を熱酸化することにより、ゲートトレンチの内壁にゲート酸化膜を形成する。

次に、ゲートトレンチ側面に対して斜めになるように注入角を設定して、ドレイン領域の全面にボロンを注入する。この際、ゲートトレンチの底部には埋め込み酸化膜が形成されているため、これがマスクとなり、ドレイン領域表面からゲートトレンチ側面に沿ってチャネル層が形成される。
その後、ゲートトレンチにゲート電極を埋設し、ソース領域、層間絶縁膜およびソース電極などを形成することにより、トレンチゲート型ＭＯＳＦＥＴを得る。

特開２００１−２８４５８８号公報

本発明の半導体装置は、側面および底面を有するゲートトレンチが形成された半導体層と、前記ゲートトレンチの前記側面および前記底面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に、前記ソース領域に接するように形成され、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記裏面側に位置する第２導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト領域とを含み、前記チャネル領域は、前記ゲートトレンチの前記側面において、前記ゲートトレンチの深さ方向に沿って一定の第２導電型の不純物濃度を有し、前記ドリフト領域は、前記ゲートトレンチの前記底面において、当該ドリフト領域の他の部分よりも選択的に高い第１導電型の不純物濃度を有する高濃度部分を含む。

この半導体装置は、たとえば、本発明の半導体装置の製造方法により製造することができる。すなわち、第１導電型の半導体層に、側面および底面を有するゲートトレンチを形成する工程と、第１導電型の不純物を、前記ゲートトレンチの深さ方向に沿って、前記ゲートトレンチの前記底面へ向かって注入することにより、前記底面において前記半導体層の他の部分よりも選択的に高い第１導電型の不純物濃度を有する高濃度部分を含むドリフト領域を形成する工程と、第２導電型の不純物を、前記ゲートトレンチの深さ方向に対して所定の角度で傾斜した斜め方向に沿って、前記ゲートトレンチの前記側面へ向かって注入することにより、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記半導体層の裏面側に位置するチャネル領域を形成する工程と、前記半導体層の表面へ向かって第１導電型の不純物を注入することにより、前記半導体層の前記表面側に露出するように、前記チャネル領域に対して前記半導体層の前記表面側に前記チャネル領域に接し、前記ゲートトレンチの前記側面の一部を形成するソース領域を形成する工程と、前記ゲートトレンチの前記側面および前記底面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチにゲート電極を埋め込む工程とを含む、半導体装置の製造方法により製造することができる。

この方法によれば、ゲートトレンチの深さ方向に対して所定の角度で傾斜した方向に沿って第２導電型不純物を入射することにより、ゲートトレンチの側面から第２導電型不純物を注入し、当該側面から所望の深さまで不純物を導入して、チャネル領域を形成する。
そのため、ゲートトレンチの側面から同じ深さ位置であれば、半導体層の表面からの深さ位置に関係なく、第２導電型不純物の濃度を一定にすることができる。これにより、ゲート閾値電圧を決定するチャネルの濃度をチャネル方向（ゲートトレンチの深さ方向）に沿って一定にすることができるので、ゲート閾値電圧のばらつきをなくして安定化させることができる。

また、斜め注入によりチャネル領域を形成する際には、ゲートトレンチの側面だけでなく底面にも第２導電型不純物が注入されるが、ゲートトレンチの底面に第１導電型の高濃度部分を形成することにより、底面に注入された不純物に由来する第２導電型をキャンセルして第１導電型を維持することができる。その結果、ドリフト領域としての機能を保持させることができる。

そして、このような構造を、高濃度部分を形成するためのイオン注入１工程の増加で形成できるので、工程数の増加などの問題が生じることもない。
また、ゲート絶縁膜の厚さは、半導体装置の特性に合わせて設計する。
帰還容量は、チャネル領域および高濃度部分を形成するときの注入条件を適宜変更することにより、簡単に制御することができる。そのため、適切な注入条件を定めることにより、帰還容量の安定化を図ることができる。

また、本発明では、前記ゲートトレンチは、前記ソース領域および前記チャネル領域を含む単位セルを区画するように形成されており、前記ゲートトレンチの前記底面から前記チャネル領域の前記最深部までの厚さは、前記半導体層の前記表面からの前記ソース領域の厚さよりも大きいことが好ましい。
半導体層の表面に衝突した不純物は、当該表面の位置や形状に関わらず、当該表面から一定の距離まで注入される。たとえば、ゲートトレンチの底面から距離Ｘまで注入可能な条件を設定すると、ゲートトレンチの側面に注入された不純物も、ゲートトレンチの側面から距離Ｘまでしか注入されない。

そのため、ある条件の場合には、ゲートトレンチの側面から注入された不純物が単位セルの中央まで到達せず、その中央部分においてはドリフト領域が単位セルの頂部へ向かって突出した状態で残存することとなる。その結果、第１導電型のソース領域が、第１導電型を維持する突出部分に到達する厚さで形成されると、ソース領域とドリフト領域との間で短絡を生じる。

そこで、ゲートトレンチの底面からチャネル領域の最深部までの厚さが、半導体層の表面からのソース領域の厚さよりも大きければ、ソース領域とドリフト領域との短絡を防止することができる。
また、前記ゲートトレンチは、前記単位セルをストライプ状に区画するストライプトレンチを含んでいてもよいし、前記単位セルをマトリクス状に区画する格子トレンチを含んでいてもよい。

ストライプトレンチであれば、ゲートトレンチを区画する一対の側面の一方に第２導電型不純物を注入した後、他方に注入するというように、全体として２段階で行うだけでよい。すなわち、少ない工程数で、チャネル領域を形成することができる。
また、前記ドリフト領域の前記高濃度部分は、前記第１導電型の不純物濃度よりも小さい濃度で第２導電型の不純物を含んでいてもよい。

また、本発明の半導体装置の製造方法は、前記ドリフト領域および前記チャネル領域の形成前に、前記ゲートトレンチの前記側面および前記底面上に犠牲酸化膜を形成する工程と、前記ドリフト領域およびチャネル領域の形成後、前記犠牲酸化膜を除去する工程とをさらに含んでいてもよい。
また、ゲート絶縁膜を形成する工程を、前記ドリフト領域および前記チャネル領域の形成前に行う場合、前記ドリフト領域を形成する工程は、第１導電型の不純物を、前記ゲート絶縁膜を介して前記ゲートトレンチの前記底面へ向かって注入する工程を含み、前記チャネル領域を形成する工程は、第２導電型の不純物を、前記ゲート絶縁膜を介して、前記ゲートトレンチの前記側面へ向かって注入する工程を含んでいてもよい。

これにより、ゲートトレンチの内面を保護する保護膜の形成工程を省略できるので、製造工程をより簡略化することができる。
また、前記チャネル領域を形成する工程は、前記ドリフト領域を形成する工程後に行ってもよいし、前記ドリフト領域を形成する工程前に行ってもよい。
また、前記チャネル領域を形成する工程は、第２導電型の不純物を、前記ゲートトレンチの深さ方向に対して５°〜１５°の角度で傾斜した方向に沿って、前記ゲートトレンチの前記側面へ向かって注入する工程を含むことが好ましい。

また、前記チャネル領域を形成する工程は、前記ゲートトレンチの前記側面から所定の深さの位置に、第２導電型の不純物を注入する１段注入工程を含んでいてもよいし、注入エネルギを変化させることにより、前記ゲートトレンチの側面から所定の深さまで第２導電型の不純物を複数段にわたって注入する多段注入工程を含んでいてもよい。

図１（ａ）（ｂ）は、本発明の一実施形態に係るトレンチゲート型ＭＯＳトランジスタの模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 図２は、図１（ａ）（ｂ）に示すトレンチゲート型ＭＯＳトランジスタの断面図であって、図１（ｂ）の切断線Ａ−Ａでの切断面を示す。 図３Ａは、図２のトレンチゲート型ＭＯＳトランジスタの製造工程の一部を示す図である。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図３Ｄは、図３Ｃの次の工程を示す図である。 図３Ｅは、図３Ｄの次の工程を示す図である。 図３Ｆは、図３Ｅの次の工程を示す図である。 図３Ｇは、図３Ｆの次の工程を示す図である。 図３Ｈは、図３Ｇの次の工程を示す図である。 図３Ｉは、図３Ｈの次の工程を示す図である。 図２のトレンチゲート型ＭＯＳトランジスタにおける、Ｓｉ表面からの距離と不純物濃度との関係を示すグラフである。 従来のトレンチゲート型ＭＯＳトランジスタにおける、Ｓｉ表面からの距離と不純物濃度との関係を示すグラフである。 図６（ａ）（ｂ）は、図１（ａ）（ｂ）のトレンチゲート型ＭＯＳトランジスタのトレンチ構造の変形例を示す図である。 図７は、図２のトレンチゲート型ＭＯＳトランジスタの製造方法の変形例の一部を示す図である。 図８は、図２のトレンチゲート型ＭＯＳトランジスタのＭＯＳ構造の変形例を示す図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の一実施形態に係るトレンチゲート型ＭＯＳトランジスタの模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。図２は、図１（ａ）（ｂ）に示すトレンチゲート型ＭＯＳトランジスタの断面図であって、図１（ｂ）の切断線Ａ−Ａでの切断面を示す。

ＭＯＳトランジスタ１は、トレンチゲート型ＤＭＯＳＦＥＴ（Double diffused Metal Oxide Semiconductor Field Effect Transistor）であり、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状のＭＯＳトランジスタ１は、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
ＭＯＳトランジスタ１の表面には、ソースパッド２が形成されている。ソースパッド２は、四隅が外方へ湾曲した平面視略正方形状であり、ＭＯＳトランジスタ１の表面のほぼ全域を覆うように形成されている。このソースパッド２には、その一辺の中央付近に除去領域３が形成されている。この除去領域３は、ソースパッド２が形成されていない領域である。

除去領域３には、ゲートパッド４が配置されている。ゲートパッド４とソースパッド２との間には間隔が設けられており、これらは互いに絶縁されている。
次に、ＭＯＳトランジスタ１の内部構造について説明する。
ＭＯＳトランジスタ１は、ｐ^＋型（たとえば、濃度が１×１０^１８〜１×１０^２１ｃｍ^−３）のＳｉ基板５を備えている。Ｓｉ基板５は、ＭＯＳトランジスタ１のドレインとして機能する。ｐ型不純物としては、たとえば、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。以下同じ。

Ｓｉ基板５の表面６（上面）には、Ｓｉ基板５よりも低濃度のｐ⁻型（たとえば、濃度が１×１０^１５〜１×１０^１７ｃｍ^−３）のエピタキシャル層８が積層されている。半導体層としてのエピタキシャル層８の厚さは、たとえば、１μｍ〜１００μｍである。
ＭＯＳトランジスタ１には、図１（ａ）に示すように、平面視でエピタキシャル層８の中央部に配置され、ＭＯＳトランジスタ１として機能する活性領域１０と、この活性領域１０を取り囲むトランジスタ周辺領域１１が形成されている。

活性領域１０において、エピタキシャル層８の表面９からＳｉ基板５へ向かって掘り下がった、側面１２および底面１３を有するゲートトレンチ１４がストライプ状に形成されている。これにより、エピタキシャル層８には、ストライプ状のゲートトレンチ１４の側面１２により区画されたストライプ状の単位セル１５が複数本形成されている。
単位セル１５では、ゲートトレンチ１４の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル１５の周方向がゲート幅方向である。

また、エピタキシャル層８の表面９から測定されるゲートトレンチ１４の深さＤ_１は、たとえば、０．５μｍ〜２μｍである。また、ゲートトレンチ１４の深さ方向に直交する単位セル１５の最大幅Ｗ_１（互いに隣り合うゲートトレンチ１４の間隔）は、たとえば、０．０５μｍ〜２μｍである。
エピタキシャル層８においてゲートトレンチ１４の周囲には、ｐ^＋型のソース領域１６およびｎ型のチャネル領域１７が、エピタキシャル層８の表面９に近い側からこの順に形成されている。チャネル領域１７には、ｎ型不純物として、たとえば、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。

ソース領域１６は、エピタキシャル層８の表面９に露出するとともに、ゲートトレンチ１４の側面１２の上部を形成するように、各単位セル１５の表層部に形成されている。表面９からＳｉ基板５へ向かう方向に沿うソース領域１６の厚さＴ_１は、たとえば、０．１μｍ〜１μｍである。なお、以下の説明で厚さを定義する場合には、特に断りのない限り、エピタキシャル層８の表面９からＳｉ基板５へ向かう方向に沿った厚さのことをいう。

チャネル領域１７は、ソース領域１６に対してＳｉ基板５側（エピタキシャル層８の裏面側）にソース領域１６に接するように、各単位セル１５の上部に対して下側全体およびエピタキシャル層８における各単位セル１５の直下の部分に形成されている。これにより、チャネル領域１７は、ゲートトレンチ１４の側面１２の上部に対して下側全体を形成している。また、チャネル領域１７の厚さＴ_２は、たとえば、０．５μｍ〜１μｍであり、チャネル領域１７の最深部は、ゲートトレンチ１４の底面１３よりもＳｉ基板５側に位置している。さらに、ゲートトレンチ１４の底面１３からチャネル領域１７の最深部までの厚さＴ_３は、たとえば、０．３μｍ〜１．２μｍであり、この厚さＴ_３はソース領域１６の厚さＴ_１よりも大きいこと（Ｔ_３＞Ｔ_１）が好ましい。

一方、エピタキシャル層８における、チャネル領域１７に対してＳｉ基板５側の領域は、エピタキシャル成長後のままの状態が維持された、ｐ⁻型のドリフト領域１８となっている。ドリフト領域１８は、チャネル領域１７に対してＳｉ基板５側にチャネル領域１７に接しており、互いに隣り合う単位セル１５直下のチャネル領域１７の各間に入り込むことにより、ゲートトレンチ１４の底面１３を形成している。

この底面１３を形成する部分に、ドリフト領域１８は、底面１３からＳｉ基板５側へ向かって、ゲートトレンチ１４の側面１２よりも外側にはみ出す円弧を描くように、ゲートトレンチ１４の直下に広がる高濃度領域１９を含んでいる。高濃度領域１９の厚さＴ_４は、たとえば、０．２μｍ〜１μｍであり、この厚さＴ_４はチャネル領域１７の厚さＴ_３よりも大きいこと（Ｔ_４＞Ｔ_３）が好ましい。

高濃度領域１９は、ドリフト領域１８において、他の部分（ｐ⁻型の部分）よりも選択的にｐ型不純物濃度が高くなったｐ型の部分である。さらに、高濃度領域１９において、チャネル領域１７の最深部の深さ位置よりも上側（表面９側）の部分（高濃度領域１９の上部分２０）には、高濃度領域１９の他の部分に比べてｎ型不純物を選択的に多く含まれている。

また、各単位セル１５には、エピタキシャル層８の表面９からソース領域１６を貫通してチャネル領域１７に達するｎ^＋型のボディコンタクト領域２１が形成されている。ボディコンタクト領域２１は、単位セル１５の長手方向に沿って間隔を空けて複数形成されている。
ゲートトレンチ１４の内面には、その全域を覆うように、ＳｉＯ_２からなるゲート絶縁膜２２が形成されている。ゲート絶縁膜２２の厚さは、ゲートトレンチ１４の内面全域にわたって一様であり、底面部２３（底面１３上の部分）の厚さと側面部２４（側面１２上の部分）の厚さとが同じ厚さ（たとえば、１００Å〜１０００Å）である。なお、底面部２３の厚さは、側面部２４の厚さよりも薄くてもよい。

そして、ゲート絶縁膜２２の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ１４内にゲート電極２５が埋設されている。こうして、ソース領域１６とドリフト領域１８とが、エピタキシャル層８の表面９に垂直な縦方向にチャネル領域１７を介して離間して配置された、縦型ＭＯＳトランジスタ構造が構成されている。

また、トランジスタ周辺領域１１において、エピタキシャル層８の表層部には、マトリクス状に配列された単位セル１５（活性領域１０）を取り囲むように、活性領域１０から間隔を開けてｎ型のガードリング２６が複数本（第１実施形態では、４本）形成されている。これらのガードリング２６は、ｎ型のチャネル領域１７を形成する工程と同一のイオン注入工程で形成することができる。

各ガードリング２６は、平面視において、ＭＯＳトランジスタ１の外周に沿う平面視四角環状に形成されている。
エピタキシャル層８上には、ゲート電極２５を被覆するように、ＳｉＯ_２からなる層間絶縁膜２７が積層されている。
層間絶縁膜２７およびゲート絶縁膜２２には、コンタクトホールが形成されている。これにより、コンタクトホール内には、各単位セル１５のソース領域１６およびボディコンタクト領域２１が露出している。

層間絶縁膜２７上には、ソース電極２８が形成されている。ソース電極２８は、各コンタクトホールを介して、すべての単位セル１５に一括して接している。すなわち、ソース電極２８は、すべての単位セル１５に対して共通の配線となっている。
そして、このソース電極２８上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極２８がソースパッド２（図１（ａ）参照）に電気的に接続されている。一方、ゲートパッド４（図１（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２５に電気的に接続されている。

Ｓｉ基板５の裏面７には、その全域を覆うようにドレイン電極２９が形成されている。このドレイン電極２９は、すべての単位セル１５に対して共通の電極となっている。
図３Ａ〜図３Ｉは、図２に示すトレンチゲート型ＭＯＳトランジスタの製造工程の一部を示す模式的な断面図であって、図２と同じ位置での切断面を示す。
ＭＯＳトランジスタ１を製造するには、図３Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、Ｓｉ基板５の表面６（Ｓｉ面）上に、ｐ型不純物（たとえば、ホウ素（Ｂ）、アルミニウム（Ａｌ）など）をドーピングしながらＳｉ結晶が成長させる。これにより、Ｓｉ基板５上に、ｐ⁻型のエピタキシャル層８（ドリフト領域１８）が形成される。次に、たとえば、熱酸化法により、エピタキシャル層８の表面９に酸化膜３０を形成する。

次に、図３Ｂに示すように、酸化膜３０をパターニングした後、この酸化膜３０をハードマスクとして使用して、エピタキシャル層８をエッチングする。これにより、エピタキシャル層８が表面９からドライエッチングされて、ゲートトレンチ１４が形成される。それとともに、エピタキシャル層８に複数の単位セル１５が形成される。なお、エッチングガスとしては、たとえば、ＳＦ_６（六フッ化硫黄）およびＯ_２（酸素）を含む混合ガス（ＳＦ_６／Ｏ_２ガス）、ＳＦ_６、Ｏ_２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ_６／Ｏ_２／ＨＢｒガス）を用いることができる。

次に、図３Ｃに示すように、たとえば、熱酸化法により、ゲートトレンチ１４の内面（側面１２および底面１３）に犠牲酸化膜３１を形成する。犠牲酸化膜３１の膜厚は、たとえば、１００Å〜１０００Åである。
次に、図３Ｄに示すように、ゲートトレンチ１４の内部へ向け、ｐ型不純物をゲートトレンチ１４の深さ方向に沿って（すなわち、当該深さ方向に対して０°の注入角度）注入する。注入は、たとえば、１０ｋｅＶ〜６０ｋｅＶで、底面１３から所定の深さ位置に１段注入する。このときのドーズ量は、たとえば、１×１０^１３ｃｍ^−２〜５×１０^１５ｃｍ^−２である。これにより、ｐ型不純物がゲートトレンチ１４の底面１３に注入され、ドリフト領域１８の他の部分よりも高濃度な高濃度領域１９が形成される。

次に、図３Ｅに示すように、ゲートトレンチ１４の内部へ向け、ｎ型不純物（たとえば、リン（Ｐ）、ヒ素（Ａｓ）など）を、ゲートトレンチ１４の深さ方向に対して傾斜した注入角度で注入する。注入は、ストライプ状のゲートトレンチ１４を区画する一対の側面１２それぞれに対して、一定のエネルギで側面１２から所定の深さ位置に注入する１段注入で行い、一方の側面１２に注入した後、他方の側面１２に注入するというように、全体として２段階で行う。

たとえば、まず、全てのゲートトレンチ１４の一方の側面１２（図３Ｅの紙面左側の側面１２）に対して、ゲートトレンチ１４の深さ方向に対する注入角度θ（たとえば、５°〜１５°）で不純物を注入し（第１次注入）、次に、他方の側面１２（図３Ｅの紙面右側の側面１２）に対して、前者と同じ絶対値の注入角度−θ（たとえば、−５°〜−１５°）で注入する（第２次注入）。

ゲートトレンチ１４の内部に入射したｎ型不純物は、ゲートトレンチ１４の内面（側面１２および底面１３）全域に注入されるので、結果、ゲートトレンチ１４の内面に沿って全体的に注入されることとなる。その結果、エピタキシャル層８においてｎ型不純物が注入された部分は、ｐ型の導電型を示すこととなるが、ゲートトレンチ１４に底面１３に関しては、先に示した図３Ｄの工程でｐ型の高濃度領域１９が形成されているので、この高濃度領域１９では、ｐ型の導電型がキャンセルされてｎ型の導電型が維持される（高濃度領域１９の上部分２０の形成）。そして、ｐ型の導電型を示す部分が、チャネル領域１７として形成される。

注入条件としては、たとえば、第１次注入および第２次注入が同じである場合、ゲートトレンチ１４の底面１３からチャネル領域１７の最深部までの厚さＴ_３が、単位セル１５の最大幅Ｗ_１の１／２以上（Ｔ_３≧１／２・Ｗ_１）となるようにする。
すなわち、エピタキシャル層８の表面（表面９、側面１２および底面１３を全て含む概念）に衝突したｎ型不純物は、当該表面の位置や形状に関わらず、当該表面から一定の距離まで注入される。具体的には、底面１３から距離Ｘまで注入可能な条件を設定すると、側面１２に注入されたｎ型不純物も、側面１２から距離Ｘまでしか注入されない。

そのため、Ｔ_３＜１／２・Ｗ_１であると、図３Ｅの破線で示すように、ゲートトレンチ１４の側面１２から注入されたｎ型不純物が単位セル１５の幅方向中央まで到達せず、その中央部分においてはドリフト領域１８が単位セル１５の頂部へ向かって突出した状態で残存することとなる。その結果、後の工程において、ｐ^＋型のソース領域１６が、ｐ⁻型を維持する突出部分に到達する厚さＴ_１で形成されると、ソース領域１６とドリフト領域１８との間で短絡を生じる。

そこで、この実施形態のように、Ｔ_３≧１／２・Ｗ_１であれば、単位セル１５のｐ⁻型の部分を余すところなくｎ型のチャネル領域１７にできるので、ソース領域１６の厚さＴ_１が大きくても、ソース領域１６とドリフト領域１８との短絡を防止することができる。
注入条件の具体的な値としては、たとえば、注入エネルギが３０ｋｅＶ〜１００ｋｅＶであり、ドーズ量が、たとえば、１×１０^１３ｃｍ^−２〜５×１０^１３ｃｍ^−２である。なお、第１次注入および第２次注入の注入条件や注入角度を互いに独立して設定する場合には、最終的にＴ_３≧１／２・Ｗ_１となるように、それぞれの注入条件を設定すればよい。

次に、図３Ｆに示すように、ウェットエッチングにより、酸化膜３０および犠牲酸化膜３１を除去する。
次に、図３Ｇに示すように、たとえば、熱酸化法により、ゲートトレンチ１４の内面（側面１２および底面１３）およびエピタキシャル層８の表面９にゲート絶縁膜２２を形成する。

次に、図３Ｈに示すように、所定の形状のマスクを利用して、エピタキシャル層８の表面９へ向け、ｐ型不純物をゲートトレンチ１４の深さ方向に沿って０°注入することにより、ソース領域１６を形成する。次に、所定の形状のマスクを利用して、エピタキシャル層８の表面９へ向け、ｎ型不純物をゲートトレンチ１４の深さ方向に沿って０°注入することにより、ボディコンタクト領域２１を形成する。そして、ソース領域１６およびボディコンタクト領域２１の形成後、ゲート絶縁膜２２にコンタクトホールを形成する。

この後、たとえば、８００℃〜１０００℃でエピタキシャル層８が熱処理される。これにより、エピタキシャル層８に注入された各箇所（ドリフト領域１８、チャネル領域１７など）のｐ型不純物およびｎ型不純物を拡散させて活性化させる。
次に、図３Ｉに示すように、たとえば、ＣＶＤ法により、ドーピングされたポリシリコン材料を、エピタキシャル層８の上方から堆積する。ポリシリコン材料の堆積は、少なくともゲートトレンチ１４が埋め尽くされるまで続ける。その後、堆積したポリシリコン材料を、エッチバック面がエピタキシャル層８の表面９に対して面一になるまでエッチバックする。これにより、ゲートトレンチ１４内に残存するポリシリコン材料からなるゲート電極２５が形成される。

その後は、層間絶縁膜２７、ソース電極２８、ドレイン電極２９などを形成することにより、図２に示すＭＯＳトランジスタ１が得られる。
このＭＯＳトランジスタ１は、たとえば、電動モータ（誘導性負荷の一例）の駆動回路（インバータ回路）のスイッチング素子として利用することができる。この場合、ソースパッド２（ソース電極２８）とドレイン電極２９との間（ソース−ドレイン間）にドレイン側が正となるドレイン電圧を印加した状態で、ゲートパッド４に所定の電圧（ゲート閾値電圧以上の電圧）を印加することによって、チャネル領域１７におけるゲート絶縁膜２２との界面近傍にゲートトレンチ１４の深さ方向に沿ってチャネルを形成する。これにより、ゲートトレンチ１４の深さ方向に電動モータに流す電流が流れる。

そして、このＭＯＳトランジスタ１では、ゲートトレンチ１４の深さ方向に対して角度θ（−θ）で傾斜した方向に沿ってｎ型不純物を入射することにより、ゲートトレンチ１４の側面１２からｎ型不純物を注入し、その後の熱処理（熱拡散）により側面１２から所望の深さまで不純物を導入して、チャネル領域１７を形成する。
そのため、側面１２から同じ深さ位置であれば、エピタキシャル層８の表面９からの深さ位置に関係なく、ｎ型不純物の濃度を一定にすることができる。

具体的には、図４の破線グラフで示すように、ソース領域１６とチャネル領域１７の界面の深さ位置（約０．７μｍ）からゲートトレンチ１４の底面１３の深さ位置（約１．５μｍ）までは、表面９からの深さが大きくなっているのにも関わらず、ｎ型不純物の濃度を一定の値（約１×１０^１７ｃｍ^−３）にすることができる。
これにより、ゲート閾値電圧を決定するチャネルの濃度をチャネル方向に沿って一定にすることができるので、ゲート閾値電圧のばらつきをなくして安定化させることができる。

一方、従来のように、エピタキシャル層８の表面９へ向かってチャネル方向（電流が流れる方向）に沿ってｎ型不純物を注入し、その後の熱拡散により表面９から所望の深さまで不純物を導入して、チャネル領域を形成するやり方では、表面９からの深さ位置の変化に伴ってｎ型不純物濃度も変化する。
具体的には、図５の破線グラフで示すように、ソース領域１６とチャネル領域１７の界面の深さ位置（約０．７μｍ）からゲートトレンチ１４の底面１３の深さ位置（約１．５μｍ）にかけて、ｎ型不純物の濃度が３×１０^１７ｃｍ^−３から３×１０^１６ｃｍ^−３へと減少しているのが分かる。

このような構造では、ソース領域１６の深さが異なることにより、チャネルにおける不純物濃度が変わってしまうので、ゲート閾値電圧のばらつきを生じる。しかも、熱処理によりｎ型不純物を拡散させるので、エピタキシャル層８の面内の熱ムラの影響により、不純物が到達する深さにもばらつきが生じやすく、ゲート閾値電圧のばらつきが一層悪化しやすい。

この点、表面９からｎ型不純物を多段注入したり、多層エピ構造を採用することにより、不純物をドーピングしながらチャネル領域１７をエピタキシャル成長させたりする方法が考えられるが、これらの方法は、工程数の増加や深さの制御性などの課題がある。
また、特許文献１では斜め注入によりチャネル層を形成しているが、ゲートトレンチへの底面への注入を防止するための分厚い埋め込み酸化膜が、ＭＯＳＦＥＴの完成後も残存する。そのため、帰還容量が大きくなるという問題がある。

そこで、この実施形態では、斜め注入によりチャネル領域１７を形成する際には、ゲートトレンチ１４の側面１２だけでなく底面１３にも、ｎ型不純物を注入するが、ゲートトレンチ１４の底面１３に予めｐ型の高濃度領域１９を形成している（図３Ｄの工程）。
これにより、底面１３のｐ型の導電型をキャンセルしてｎ型の導電型を維持することができ、ドリフト領域１８としての機能を保持させることができる。

そして、このような構造を、高濃度領域１９を形成するためのイオン注入１工程の増加で形成できるので、工程数の増加などの問題が生じることもない。高濃度領域１９を形成する結果、エピタキシャル層８では、図４の実線グラフで示すように、ゲートトレンチ１４の底面１３（１．５μｍの深さ位置）から２．２μｍまでの間のｐ型不純物の濃度が、他の部分（ｐ⁻型の部分）よりも選択的に高くなっている（ピーク濃度：３×１０^１７ｃｍ^−３）。

また、この高濃度領域１９の比較的浅い部分（２μｍの深さ位置まで）には、図４の破線グラフで示すように、図３Ｅに示す工程でｎ型不純物が注入される結果、高濃度領域１９の他の部分に比べてｎ型不純物を選択的に多く含まれている（ピーク濃度：３．５×１０^１７ｃｍ^−３）。
また、この後に形成されるゲート絶縁膜２２の厚さは、ＭＯＳトランジスタ１の特性に合わせて設計することができ、底面部２３の厚さと側面部２４の厚さとが同じ厚さにすることができる。
帰還容量は、チャネル領域１７および高濃度領域１９を形成するときの注入条件を適宜変更することにより、簡単に制御することができる。そのため、適切な注入条件を定めることにより、帰還容量の安定化を図ることができる。

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、高濃度領域１９およびチャネル領域１７を形成する際にゲートトレンチ１４の内面を保護する膜として、犠牲酸化膜３１を使用したが、ゲート絶縁膜２２を図３Ｄの工程前に行なうことにより、ゲート絶縁膜２２を使用することもできる。
また、図３Ｄと図３Ｅの工程を入れ替えることにより、チャネル領域１７を先に形成して、その後に高濃度領域１９を形成することもできる。

また、高濃度領域１９およびチャネル領域１７は、ゲートトレンチ１４の内面へ向かって、１０ｋｅＶ〜５０ｋｅＶの範囲で注入エネルギを変化させることにより、底面１３および側面１２から１．５μｍ〜２．５μｍの深さまで不純物を複数段にわたって注入（多段注入）することによって形成してもよい。
また、ゲートトレンチの形状は、ストライプ状に限らず、たとえば、図６のＭＯＳトランジスタ６１のように、マトリクス状の単位セル１５を区画する格子状のゲートトレンチ６２であってもよい。

また、Ｔ_３≧１／２・Ｗ_１となる条件でチャネル領域１７を形成する図３Ｅの工程に代えて、図７に示す工程を行うことにより、Ｔ_３＜１／２・Ｗ_１となる条件でチャネル領域１７を形成することもできる。これにより、図８に示す半導体装置を製造することができる。図８の半導体装置では、ソース領域１６とドリフト領域１８との短絡を防止する観点から、ゲートトレンチ１４の底面１３からチャネル領域１７の最深部までの厚さＴ_３は、ソース領域１６の厚さＴ_１よりも大きいこと（Ｔ_３＞Ｔ_１）が好ましい。

また、ＭＯＳトランジスタ１，６１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＭＯＳトランジスタ１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、ＭＯＳトランジスタ１，６１において、エピタキシャル層８を構成する層は、Ｓｉからなるエピタキシャル層に限らず、たとえば、ワイドバンドギャップ半導体、たとえば、ＳｉＣ、ＧａＮ、ダイヤモンドからなる層などであってもよい。

また、各単位セル１５は、ストライプ状、直方体形状（四角柱状）に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ ＭＯＳトランジスタ
５ Ｓｉ基板
６ （Ｓｉ基板の）表面
７ （Ｓｉ基板の）裏面
８ エピタキシャル層
９ （エピタキシャル層の）表面
１２ （ゲートトレンチの）側面
１３ （ゲートトレンチの）底面
１４ ゲートトレンチ
１５ 単位セル
１６ ソース領域
１７ チャネル領域
１８ ドリフト領域
１９ 高濃度部分
２０ 高濃度部分の上部分
２２ ゲート絶縁膜
２３ （ゲート絶縁膜の）底面部
２４ （ゲート絶縁膜の）側面部
２５ ゲート電極
３０ 酸化膜
３１ 犠牲酸化膜
６１ ＭＯＳトランジスタ
６２ ゲートトレンチ

Claims (16)

1. 側面および底面を有するゲートトレンチが形成された半導体層と、
   前記ゲートトレンチの前記側面および前記底面上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、
   前記半導体層は、
   前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側面の一部を形成する第１導電型のソース領域と、
   前記ソース領域に対して前記半導体層の裏面側に、前記ソース領域に接するように形成され、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記裏面側に位置する第２導電型のチャネル領域と、
   前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの前記底面を形成する第１導電型のドリフト領域とを含み、
   前記チャネル領域は、前記ゲートトレンチの前記側面において、前記ゲートトレンチの深さ方向に沿って一定の第２導電型の不純物濃度を有し、
   前記ドリフト領域は、前記ゲートトレンチの前記底面において、当該ドリフト領域の他の部分よりも選択的に高い第１導電型の不純物濃度を有する高濃度部分を含む、半導体装置。
2. 前記ゲートトレンチは、前記ソース領域および前記チャネル領域を含む単位セルを区画するように形成されており、
   前記ゲートトレンチの前記底面から前記チャネル領域の前記最深部までの厚さは、前記半導体層の前記表面からの前記ソース領域の厚さよりも大きい、請求項１に記載の半導体装置。
3. 前記ゲートトレンチは、前記単位セルをストライプ状に区画するストライプトレンチを含む、請求項２に記載の半導体装置。
4. 前記ゲートトレンチは、前記単位セルをマトリクス状に区画する格子トレンチを含む、請求項２または３に記載の半導体装置。
5. 前記ドリフト領域の前記高濃度部分は、前記第１導電型の不純物濃度よりも小さい濃度で第２導電型の不純物を含んでいる、請求項１または２に記載の半導体装置。
6. 前記ゲート絶縁膜における前記ゲートトレンチの前記底面上の部分は、前記ゲートトレンチの前記側面上の部分と同じ厚さを有している、請求項１〜５のいずれか一項に記載の半導体装置。
7. 第１導電型の半導体層に、側面および底面を有するゲートトレンチを形成する工程と、
   第１導電型の不純物を、前記ゲートトレンチの深さ方向に沿って、前記ゲートトレンチの前記底面へ向かって注入することにより、前記底面において前記半導体層の他の部分よりも選択的に高い第１導電型の不純物濃度を有する高濃度部分を含むドリフト領域を形成する工程と、
   第２導電型の不純物を、前記ゲートトレンチの深さ方向に対して所定の角度で傾斜した斜め方向に沿って、前記ゲートトレンチの前記側面へ向かって注入することにより、前記ゲートトレンチの前記側面の一部を形成し、最深部が前記ゲートトレンチの前記底面よりも前記半導体層の裏面側に位置するチャネル領域を形成する工程と、
   前記半導体層の表面へ向かって第１導電型の不純物を注入することにより、前記半導体層の前記表面側に露出するように、前記チャネル領域に対して前記半導体層の前記表面側に前記チャネル領域に接し、前記ゲートトレンチの前記側面の一部を形成するソース領域を形成する工程と、
   前記ゲートトレンチの前記側面および前記底面上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチにゲート電極を埋め込む工程とを含む、半導体装置の製造方法。
8. 前記ドリフト領域および前記チャネル領域の形成前に、前記ゲートトレンチの前記側面および前記底面上に犠牲酸化膜を形成する工程と、
   前記ドリフト領域およびチャネル領域の形成後、前記犠牲酸化膜を除去する工程とをさらに含む、請求項７に記載の半導体装置の製造方法。
9. 前記ゲート絶縁膜を形成する工程は、前記ドリフト領域および前記チャネル領域の形成前に行われ、
   前記ドリフト領域を形成する工程は、第１導電型の不純物を、前記ゲート絶縁膜を介して前記ゲートトレンチの前記底面へ向かって注入する工程を含み、
   前記チャネル領域を形成する工程は、第２導電型の不純物を、前記ゲート絶縁膜を介して、前記ゲートトレンチの前記側面へ向かって注入する工程を含む、請求項７に記載の半導体装置の製造方法。
10. 前記チャネル領域を形成する工程は、前記ドリフト領域を形成する工程後に行う、請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
11. 前記チャネル領域を形成する工程は、前記ドリフト領域を形成する工程前に行う、請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
12. 前記チャネル領域を形成する工程は、第２導電型の不純物を、前記ゲートトレンチの深さ方向に対して５°〜１５°の角度で傾斜した方向に沿って、前記ゲートトレンチの前記側面へ向かって注入する工程を含む、請求項７〜１１のいずれか一項に記載の半導体装置の製造方法。
13. 前記チャネル領域を形成する工程は、前記ゲートトレンチの前記側面から所定の深さの位置に、第２導電型の不純物を注入する１段注入工程を含む、請求項７〜１２のいずれか一項に記載の半導体装置の製造方法。
14. 前記チャネル領域を形成する工程は、注入エネルギを変化させることにより、前記ゲートトレンチの前記側面から所定の深さまで第２導電型の不純物を複数段にわたって注入する多段注入工程を含む、請求項７〜１２のいずれか一項に記載の半導体装置の製造方法。
15. 前記ゲートトレンチを形成する工程は、前記ソース領域および前記チャネル領域を含むストライプ状の単位セルを区画するようにストライプトレンチを形成する工程を含む、請求項７〜１４のいずれか一項に記載の半導体装置の製造方法。
16. 前記ゲートトレンチを形成する工程は、前記ソース領域および前記チャネル領域を含むマトリクス状の単位セルを区画するように格子トレンチを形成する工程を含む、請求項７〜１４のいずれか一項に記載の半導体装置の製造方法。

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