JP2012235049A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】電極パターンが基板支持台に直接押し付けられることによって生じる電極パターンへのダメージの発生を防止することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板４０の表面Ｓ１上に電極パターン４１が形成される。半導体基板４０の表面Ｓ１上において電極パターン４１を覆う絶縁膜４３が形成される。成膜装置の基板支持台１００上に、絶縁膜４３が基板支持台１００に接するように半導体基板４０が取り付けられる。基板支持台１００に取り付けられた半導体基板４０の裏面上に成膜装置によって電極層４４が堆積される。電極層４４が堆積された後に、電極パターン４１の少なくとも一部が露出するように絶縁膜４３がパターニングされる。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関するものであり、特に、半導体基板の表面および裏面の各々の上に設けられた電極を有する半導体装置の製造方法に関するものである。

特開２００９−１７６８８２号公報によれば、ＭＯＳ(Metal Oxide Semiconductor)セル領域およびガードリング領域を有するＩＧＢＴ(Insulated Gate Bipolar Transistor)が開示されている。その製造方法において、半導体基板の表面上にアルミ電極が形成される。ガードリング領域においては、アルミ電極を保護するため、ガラスコート膜が形成される。次に半導体基板の裏面側に裏面電極が形成される。

特開２００９−１７６８８２号公報

上記公報に記載の技術によれば、裏面電極が形成される際に、半導体基板の表面上のアルミ電極はＭＯＳセル領域において露出している。よって裏面電極が形成される際にＭＯＳセル領域においてアルミ電極にダメージが生じることがあった。具体的には、裏面電極の成膜のために半導体基板の表面が基板支持台によって支持される際に、成膜装置の基板支持台による圧迫によってＭＯＳセル領域のアルミ電極に痕跡が残ることがあった。このような痕跡があると、外観検査において半導体装置が不良品と判断されたり、あるいは半導体装置の信頼性が低下したりすることがあった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、電極パターンが基板支持台に直接押し付けられることによって生じる電極パターンへのダメージの発生を防止することができる半導体装置の製造方法を提供することである。

本発明の半導体装置の製造方法は、以下の工程を有する。
半導体基板の表面上に電極パターンが形成される。半導体基板の表面上において電極パターンを覆う絶縁膜が形成される。成膜装置の基板支持台上に、絶縁膜が基板支持台に接するように半導体基板が取り付けられる。基板支持台に取り付けられた半導体基板の裏面上に成膜装置によって電極層が堆積される。電極層が堆積された後に、電極パターンの少なくとも一部が露出するように絶縁膜がパターニングされる。

なお絶縁膜は半絶縁膜であってもよい。

本発明によれば、電極パターンを覆う絶縁膜のパターニングは、電極層を堆積した後に行われる。これにより、絶縁膜のパターニングによって露出される電極パターンは、電極層が堆積される際にはまだ絶縁膜によって覆われており、よって基板支持台に直接押し付けられることがない。よって電極パターンが基板支持台に直接押し付けられることによって生じる電極パターンへのダメージの発生を防止することができる。

本発明の実施の形態１における半導体装置の構成を概略的に示す部分平面図である。 図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す平面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１５工程を概略的に示す平面図である。 本発明の実施の形態１における半導体装置の製造方法の第１６工程を概略的に示す断面図である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１および図２を参照して、本実施の形態の半導体装置９１は、回路基板９０と、半導体素子８１と、ボンディングワイヤ６１および６２とを有する。半導体素子８１は、たとえば、ＩＧＢＴ、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、またはダイオードである。半導体素子８１は、好ましくは電力用半導体素子である。また半導体素子８１は、好ましくは、縦型素子である。

半導体素子８１は、半導体基板４０と、裏面電極４４（電極層）と、表面電極４１および４２（電極パターン）と、めっき膜５１および５２と、保護膜４３（絶縁膜）とを有する。半導体基板４０は、互いに対向する表面Ｓ１および裏面Ｓ２を有する。また半導体基板４０は、平面視（図１）において、セル領域ＣＬおよびガードリング領域ＧＲを有する。ガードリング領域ＧＲはセル領域ＣＬを囲んでいる。セル領域ＣＬは、半導体素子８１の主要部であり、半導体素子８１がスイッチング素子である場合、その主電流のスイッチングが行われる領域を含む。ガードリング領域ＧＲは、半導体素子８１の耐圧を向上させるためのものである。ガードリング領域ＧＲにおける表面Ｓ１上には、ガードリング（図示せず）が形成されている。

半導体基板４０の裏面Ｓ２上には裏面電極４４が形成されている。裏面電極４４は、通常、積極的なパターニングがなされておらず、裏面Ｓ２のほぼ全体を覆っていてもよい。半導体素子８１は、裏面電極４４が回路基板９０上に接合されることによって、回路基板９０にダイボンディングされている。

半導体基板４０の表面Ｓ１上には表面電極４１および４２が形成されている。表面電極４１および４２の各々は、表面Ｓ１の一部の上に設けられている。表面電極４１および４２の材料は、たとえばアルミニウムである。

表面電極４１および４２が形成された表面Ｓ１を覆うように保護膜４３が形成されている。保護膜４３は、表面電極４１および４２の各々の少なくとも一部を露出するように、開口部Ｐ１を有する。表面電極４１を露出する開口部Ｐ１内において表面電極４１上にめっき膜５１が形成されており、また表面電極４２を露出する開口部Ｐ１内において表面電極４２上にめっき膜５２が形成されている。開口部Ｐ１の内壁はオーバーハングした部分を有し、この部分の下方にできた空間の少なくとも一部がめっき膜５１または５２によって埋められている。

保護膜４３は絶縁膜である。絶縁膜は半絶縁膜であってもよく、具体的には半絶縁性シリコン窒化膜（ｓｉｎＳｉＮ(Semi-Insulated Silicon Nitride)）であってもよい。あるいは保護膜４３は半絶縁膜でない通常の絶縁膜であってもよく、具体的にはポリイミド膜であってもよい。また絶縁膜はガラス膜であってもよい。

ボンディングワイヤ６１の一方端はめっき膜５１を介して表面電極４１に接続されており、またボンディングワイヤ６２の一方端はめっき膜５２を介して表面電極４２に接続されている。ボンディングワイヤ６１および６２の各々の他方端は、半導体装置９１が有する他の部材（図示せず）に接続されていてもよい。この他の部材は、たとえば、電極基板、または他の半導体素子である。他の半導体素子は、たとえば還流ダイオードである。

次に半導体装置９１の製造方法について説明する。
図３を参照して、半導体基板４０としての半導体ウエハが準備される。次に半導体ウエハに複数のチップ領域ＣＨが形成される。たとえば半導体素子８１がＩＧＢＴまたはＭＯＳＦＥＴの場合、チップ領域ＣＨを形成する工程は、ゲート絶縁膜を形成する工程を含む。また複数のチップ領域ＣＨを形成する工程は、各チップ領域ＣＨにおいてセル領域ＣＬおよびガードリング領域ＧＲを形成する工程を含む。

図４を参照して、半導体基板４０の表面Ｓ１上に表面電極４１および４２が形成される。たとえば、半導体基板４０上へのアルミニウム膜の成膜と、そのパターニングとが行われる。

図５を参照して、半導体基板４０の表面Ｓ１上において表面電極４１および４２を覆う保護膜４３が形成される。

図６を参照して、基板支持台１００を有する成膜装置が準備される。成膜装置は、たとえばスパッタリング成膜装置である。この成膜装置の基板支持台１００上に、保護膜４３が基板支持台１００に接するように、半導体基板４０が取り付けられる。好ましくは基板支持台１００は、半導体基板４０と基板支持台１００とが互いに押し付け合うように構成されており、たとえば、静電チャック、真空チャック、または機械的チャックを有する。

図７を参照して、基板支持台１００に取り付けられた半導体基板４０の裏面Ｓ２上に、図中矢印で示すように、成膜装置によって裏面電極４４が堆積される。

さらに図８を参照して、裏面電極４４が形成された半導体基板４０が、基板支持台１００から取り外される。

図９を参照して、保護膜４３上にエッチングマスク２００が載置される。エッチングマスク２００は、表面電極４１および４２の各々の上方において貫通孔ＴＨを有する。エッチングマスク２００の材料は、たとえばステンレス鋼である。

図１０を参照して、エッチングマスク２００の貫通孔ＴＨ内にエッチング液３００が入れられる。エッチング液３００は、たとえばフッ素系のものである。

図１１を参照して、エッチングマスク２００の貫通孔ＴＨ内に入れられたエッチング液３００が保護膜４３をウエットエッチングすることによって、表面電極４１および４２の各々の一部が露出するように保護膜４３がパターニングされる。これにより保護膜４３に開口部Ｐ１が形成される。ウエットエッチングは一般に等方的であり、よってサイドエッチングが生じる。開口部Ｐ１の内壁は、サイドエッチングに起因して、オーバーハングした部分を有する。

さらに図１２を参照して、エッチング液３００が除去される。
図１３を参照して、保護膜４３がパターニングされることによって露出された表面電極４１および４２のそれぞれの上に、めっき膜５１および５２が形成される。めっき膜５１および５２の材料は、たとえばアルミニウムまたは銅である。

さらに図１４を参照して、エッチングマスク２００が取り外される。
図１５を参照して、半導体基板４０がダイシングラインＤＬに沿ってダイシングされる。これにより複数のチップ領域ＣＨが互いに分離される。

図１６を参照して、上記ダイシングによって、半導体素子８１が得られる。
再び図１および図２を参照して、半導体素子８１の回路基板９０へのダイボンディングが行われる。次に半導体素子８１のワイヤボンディングが行われる。具体的には、めっき膜５１および５２のそれぞれにボンディングワイヤ６１および６２が接続される。言い換えると、表面電極４１上へめっき膜５１を介してボンディングワイヤ６１が接続され、また表面電極４２上へめっき膜５２を介してボンディングワイヤ６２が接続される。これにより半導体装置９１が得られる。

本実施の形態によれば、表面電極４１および４２を覆う保護膜４３のパターニング（図１１）は、裏面電極４４（図７）を堆積した後に行われる。これにより、保護膜４３のパターニングによって露出される表面電極４１および４２は、裏面電極４４が堆積される際にはまだ保護膜４３によって覆われており、よって基板支持台１００（図７）に直接押し付けられることがない。よって表面電極４１および４２が基板支持台１００に直接押し付けられることによって生じる表面電極４１および４２へのダメージの発生を防止することができる。

また保護膜４３のエッチングによって露出された表面電極４１および４２のそれぞれの上にめっき膜５１および５２が形成される。これにより、保護膜４３の開口部Ｐ１の内壁がオーバーハングすることによって形成された隙間、言い換えると、保護膜４３の表面と表面電極４１および４２のそれぞれとの間にサイドエッチングに起因して生じた隙間を、めっき膜５１および５２によって埋めることができる。ただしこの隙間が問題とならない場合は、めっき膜５１および５２の形成が省略されてもよい。なおこの隙間の大きさを抑制するには、保護膜４３のエッチングに、より異方性の大きいエッチング法を用いればよい。

なお本実施の形態においては、２つの表面電極４１および４２を有する半導体素子８１について説明したが、表面電極４１および４２の数は任意である。半導体素子８１がＩＧＢＴの場合、表面電極４１および４２のそれぞれがゲート電極およびエミッタ電極であってもよい。半導体素子８１がＭＯＳＦＥＴの場合、表面電極４１および４２のそれぞれが、ゲート電極およびソース電極であってもよい。半導体素子８１がダイオードである場合、表面電極４１および４２の２つの電極の代わりに、１つのアノード電極またはカソード電極が設けられてもよい。

また半導体素子８１は終端構造としてガードリングを有するガードリング領域ＧＲを含むが、ガードリングの代わりに他の終端構造が用いられてもよく、たとえばリサーフ(RESURF(Reduced Surface Field))構造を有するリサーフ領域が設けられてもよい。

また保護膜４３をエッチングするのに、ウエットエッチング法に代わってドライエッチング法が用いられてもよい。

また保護膜４３が半絶縁膜の場合、保護膜４３中に微小な電流が流れ得るので、保護膜４３が半絶縁膜でない絶縁膜の場合に比して、保護膜４３内における電位差の発生を抑制することができる。これにより、ガードリング領域ＧＲによる耐圧向上の効果をより高めることができる。

（実施の形態２）
本実施の形態においては、まず図８に示す工程までが、実施の形態１と同様に行われる。

図１７を参照して、半導体基板４０がダイシングされることで、複数のチップ領域ＣＨが互いに分離される。

図１８を参照して、裏面電極４４と回路基板９０とが接合されることにより半導体基板４０の裏面Ｓ２がダイボンディングされる。

図１９〜図２４のそれぞれを参照して、図９〜図１４とほぼ同様の工程が行われる。
図１および図２を参照して、実施の形態１と同様のワイヤボンディングが行われることで実施の形態１の半導体装置９１とほぼ同様のものが得られる。

本実施の形態によれば、裏面電極４４が堆積された後、かつ保護膜４３がパターニングされる前に、半導体基板４０がダイシングされる。これにより、表面電極４１および４２を覆う保護膜４３のパターニングは、ダイシング後に行われる。よって、保護膜４３のパターニングによって露出される表面電極４１および４２は、ダイシングの際にはまだ保護膜４３によって覆われている。よってダイシングの際に表面電極４１および４２に生じるダメージを防止することができる。

また半導体基板４０がダイシングされた後、かつ保護膜４３がパターニングされる前に、半導体基板４０の裏面がダイボンディングされる。これにより、表面電極４１および４２を覆う保護膜４３のパターニングは、ダイボンディング後に行われる。よって、保護膜４３のパターニングによって露出される表面電極４１および４２は、ダイボンディングの際にはまだ保護膜４３によって覆われている。よってダイボンディングの際に表面電極４１および４２に生じるダメージを防止することができる。

（実施の形態３）
本実施の形態においては、まず図８に示す工程までが、実施の形態１と同様に行われる。

図２５を参照して、表面電極４１および４２のそれぞれの上方において、保護膜４３の上にエッチング液３０１が、図中矢印ＤＲに示すように滴下される。エッチング液の滴下は、たとえば、エッチング液３０１の吐出装置２０１によって行われ得る。これにより保護膜４３上の一部に選択的にエッチング液３０１が供給される。

さらに図２６を参照して、エッチング液３０１によるウエットエッチングにより保護膜４３に、実施の形態１と同様、開口部Ｐ１が形成される。この後、めっき膜５１および５２の形成、ダイシング、ダイボンディング、およびワイヤボンディングが実施の形態１と同様に行われることで、実施の形態１の半導体装置９１とほぼ同様のものが得られる。

本実施の形態によれば、保護膜４３の一部の上にエッチング液３０１（図２５）を滴下することによって、部分的に保護膜４３がエッチングされる。これにより、エッチングマスク２００（図１９）を用いることなく、保護膜４３の一部をエッチングすることができる。

なおはじめに実施の形態１の図８に示す工程までが行われる代わりに、実施の形態２の図１８に示す工程までが行われてもよい。この場合、ダイシングされることによって互いに分離されたチップ領域ＣＨの各々に形成された保護膜４３上に、エッチング液３０１が滴下される。

（実施の形態４）
図２７を参照して、本実施の形態の半導体装置９２は、半導体装置９１（図２）の半導体素子８１の代わりに、半導体素子８２を有する。半導体素子８２においては、保護膜４３には、保護膜４３の厚さ方向にほぼ平行な内壁を有する開口部Ｐ２が設けられている。なお半導体素子８２にはめっき膜５１および５２（図２）が設けられていない。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に半導体装置９２の製造方法について説明する。まず図８に示す工程までが実施の形態１と同様に行われる。

図２８を参照して、表面電極４１および４２のそれぞれの上方において保護膜４３の上に粘着テープ４０１および４０２が貼り付けられる。

図２９を参照して、粘着テープ４０１および４０２のそれぞれを目標としてレーザ光４０３および４０４が照射される。

さらに図３０を参照して、レーザ光４０３および４０４によるレーザエッチングによって、粘着テープ４０１および４０２と、保護膜４３のうち粘着テープ４０１および４０２が貼り付けられた部分とが除去される。これにより保護膜４３に開口部Ｐ２が形成される。

再び図２７を参照して、ダイシング、ダイボンディング、およびワイヤボンディングが実施の形態１と同様に行われることで、半導体装置９２が得られる。

本実施の形態によれば保護膜４３を非等方性エッチングによって加工することができる。これにより開口部Ｐ１（図２）におけるサイドエッチングを抑制することができる。よって実施の形態１において説明した隙間の形成を抑制することができる。

なお本実施の形態においてはレーザ光４０３および４０４の照射の際に粘着テープ４０１および４０２が目標とされたが、粘着テープ４０１および４０２の代わりに他の目標物が設けられてもよく、たとえばエッチングマスク２００（図９）を用いてその貫通孔ＴＨが目標とされてもよい。この場合、エッチングマスク２００の貫通孔ＴＨによってレーザ光４０３および４０４の照射範囲が規制されてもよい。また保護膜４３を介して表面電極４１および４２が十分に認識可能な場合は、目標物を別途設けることなく、レーザ光４０３および４０４が照射され得る。

またはじめに実施の形態１の図８に示す工程までが行われる代わりに、実施の形態２の図１８に示す工程までが行われてもよい。この場合、ダイシングされることによって互いに分離されたチップ領域ＣＨの各々に形成された保護膜４３上にレーザ光４０３および４０４が照射される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

４０ 半導体基板、４１，４２ 表面電極（電極パターン）、４３ 保護膜（絶縁膜）、４４ 裏面電極（電極層）、５１，５２ めっき膜、６１，６２ ボンディングワイヤ、８１，８２ 半導体素子、９０ 回路基板、９１，９２ 半導体装置、１００ 基板支持台、２００ エッチングマスク、２０１ 吐出装置、３００，３０１ エッチング液、４０１，４０３ レーザ光、４０１，４０２ 粘着テープ。

Claims (11)

1. 半導体基板の表面上に電極パターンを形成する工程と、
   前記半導体基板の前記表面上において前記電極パターンを覆う絶縁膜を形成する工程と、
   成膜装置の基板支持台上に、前記絶縁膜が前記基板支持台に接するように前記半導体基板を取り付ける工程と、
   前記基板支持台に取り付けられた前記半導体基板の裏面上に前記成膜装置によって電極層を堆積する工程と、
   前記電極層を堆積する工程の後に、前記電極パターンの少なくとも一部が露出するように前記絶縁膜をパターニングする工程とを備える、半導体装置の製造方法。
2. 前記電極層を堆積する工程の後、かつ前記絶縁膜をパターニングする工程の前に、前記半導体基板をダイシングする工程をさらに備える、請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板をダイシングする工程の後、かつ前記絶縁膜をパターニングする工程の前に、前記半導体基板の前記裏面をダイボンディングする工程をさらに備える、請求項２に記載の半導体装置の製造方法。
4. 前記絶縁膜をパターニングする工程によって露出された前記電極パターンの上へボンディングワイヤを接続する工程をさらに備える、請求項１〜３のいずれかに記載の半導体装置の製造方法。
5. 前記絶縁膜をパターニングする工程は、前記絶縁膜を等方的にエッチングする工程を含み、
   前記絶縁膜をパターニングする工程の後に、前記絶縁膜をパターニングする工程によって露出された前記電極パターンの上にめっき膜を形成する工程をさらに備える、請求項１〜４のいずれかに記載の半導体装置の製造方法。
6. 前記絶縁膜をエッチングする工程は、前記絶縁膜上にエッチングマスクを設ける工程を含む、請求項５に記載の半導体装置の製造方法。
7. 前記絶縁膜をエッチングする工程は、前記絶縁膜の一部の上にエッチング液を滴下することによって部分的に前記絶縁膜をエッチングする工程を含む、請求項５に記載の半導体装置の製造方法。
8. 前記絶縁膜をパターニングする工程は、前記絶縁膜をレーザエッチングする工程を含む、請求項１〜４のいずれかに記載の半導体装置の製造方法。
9. 前記絶縁膜をレーザエッチングする工程は、
   前記絶縁膜の一部に粘着テープを貼り付ける工程と、
   レーザ光によって、前記粘着テープと、前記絶縁膜の前記粘着テープが貼り付けられた部分とを除去する工程とを含む、請求項８に記載の半導体装置の製造方法。
10. 前記絶縁膜は半絶縁性膜である、請求項１〜９のいずれかに記載の半導体装置の製造方法。
11. 前記絶縁膜はポリイミド膜である、請求項１〜９のいずれかに記載の半導体装置の製造方法。

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