JP2012194582A - 表示装置および携帯端末 - Google Patents

Abstract

【課題】画像データを画素に書き込むためのタイミング信号をドライバＩＣ内で容易に生成することのできる表示装置を実現する。
【解決手段】画像データＤＲ、ＤＧ、ＤＢがシリアルデータＳＩに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、シリアルデータＳＩに、画素に画像データを書き込むか否かを示すフラグＤ０が付加されており、表示ドライバは、シリアルクロックＳＣＬＫのタイミングを用いて、データ信号線ドライバ２３の水平期間のタイミング信号ＳＳＰを生成する。
【選択図】図１

Description

本発明は、表示装置の表示動作に用いるタイミング信号に関するものである。

各画素にメモリ回路（以下、画素メモリと称する）を備え、当該画素メモリに画像データを記憶させることによって、外部から画像データを供給し続けることなく静止画像を低消費電力で表示することができる表示装置が知られている。消費電力の削減には、一度画像データを書き込んだ後は、画素に画像データを供給するためのデータ信号線を画像データで充放電する必要がなくなるので、その充放電に伴う消費電力の削減分と、一度画像データを書き込んだ後は、パネル外部からドライバに画像データを伝送する必要がないので、その伝送に伴う消費電力の削減分とが含まれる。

画素メモリとしてはＳＲＡＭ型のものやＤＲＡＭ型のものが開発されている。この表示装置では画素電圧がデジタルであるので、クロストークが起こりにくく、表示品位にも優れている。

図１４に、特許文献１に記載されたこのような画素メモリを備える表示装置の構成を示す。

この表示装置は、Ｘアドレス走査線ドライバ１８、デジタルデータドライバ１９、およびアナログデータドライバ２０を備えており、デジタルデータ画像表示モードとアナログデータ画像表示モードとを使い分けることができる。

デジタルデータ画像表示モードについて説明すると、画像データを書き込む画素が接続されているＸアドレス信号線４−ｎ（ｎは自然数）を選択し、対応する第１表示制御線１−ｎからデジタルデータ信号を、当該画素の第１スイッチ素子８を通して、ＮＡＮＤ回路１１およびクロックトインバータ素子１３によって構成されたデジタルメモリ素子１００に書き込む。このとき、表示モード制御線１５を通してデジタルメモリ素子１００をアクティブにしておく。

デジタルメモリ素子１００の入力は第２スイッチ素子９に接続されているとともに出力は第３スイッチ素子１０に接続されている。従って、デジタルデータ信号のＨｉｇｈ／Ｌｏｗに応じて第２スイッチ素子９または第３スイッチ素子１０のいずれか一方が導通する。第２表示制御線２−ｎおよび第３表示制御線３の一方には白表示基準電圧、他方には黒表示基準電圧が供給され、第２スイッチ素子９または第３スイッチ素子１０のうちの導通したほうのスイッチ素子によって決まる白電圧または黒電圧が、液晶セル６に印加される。再び第１スイッチ素子８が導通して新たなデジタルデータ信号が書き込まれるまで、液晶セル６は、デジタルメモリ素子１００が記憶したデジタルデータ信号による表示状態を保持する。

日本国公開特許公報「特開２００３−１７７７１７号公報（公開日：２００３年６月２７日）」 日本国公開特許公報「特開昭５８−２３０９１号公報（公開日：１９８３年２月１０日）」 日本国公開特許公報「特開２００７−２８６２３７号公報（公開日：２００７年１１月１日）」

近年では、液晶表示装置における表示データの伝送のインタフェースは、信号線数の多いパラレル伝送方式のデジタルＲＧＢ方式（ＲＧＢインタフェース）から、信号線数の少ない高速シリアル伝送方式へと移行しつつある。特に、携帯電話などのモバイル機器では、配線数を減少させて、配線の設置スペースの省略および配線の断線防止を図る目的があるために、シリアル伝送方式は重要な技術となっている。また、差動伝送を行うことで、高速および低消費電力の伝送が達成できる。このようなシリアル伝送では表示データと制御コマンドとは同一バス上を伝送されることとなる。

例えば、モバイル機器のアプリケーションプロセッサと周辺装置とのインタフェースである、いわゆるＣＰＵインタフェースに関して共通仕様を定めたＭＩＰＩ(Mobile Industry Processor Interface)スタンダードなどでは、アプリケーションプロセッサをホスト側として周辺装置の動作を制御する。制御信号を用いる表示駆動装置では、通常表示動作の開始をコマンド制御による指定で行うようになっており、電源起動後にホスト側より表示駆動装置に起動コマンドが送られると、これに沿って画面の表示が開始される。

図１５に、このような液晶ディスプレイ部にＣＰＵインタフェースを備えた携帯電話における、回路接続構成の概念図を示す。

携帯電話１０１は、液晶表示部１０２、液晶ドライバ１０３、アンテナ１０４、ＲＦ回路１０５、ベースバンドプロセッサ１０６、および、アプリケーションプロセッサ１０７を備えている。

液晶表示部１０２は画素がマトリクス状に配置されたものである。各画素にはソースバスラインＳＬ１〜ＳＬｎを介してデータ信号が書き込まれる。ソースバスラインＳＬ１〜ＳＬｎには液晶ドライバ１０３からデータ信号を供給される。また、図示しないが、画素にデータ信号を書き込むために、複数の画素からなる各行を選択する走査信号が、液晶ドライバ１０３からゲートバスラインに順次供給される。

液晶ドライバ１０３は、１チップまたは複数チップからなる、液晶表示部１０２の表示を駆動する回路であり、タイミングジェネレータや、ソースドライバ、ゲートドライバ、電源回路、メモリといった表示動作に関する各回路部を含んでいる。また、液晶ドライバ１０３は、ここではアプリケーションプロセッサ１０７をホストとし、シリアルバスI/F BUSを通して制御されるようになっており、そのインタフェースも内部に含んでいる。

アンテナ１０４は携帯電話１０１の送受信用のアンテナである。ＲＦ回路１０５は、送受信に伴う高周波信号を処理する。ベースバンドプロセッサ１０６はＲＦ回路１０５で復調されたベースバンド信号を処理し、図示しない通話信号処理回路やデータ通信処理回路の動作を制御する。アプリケーションプロセッサ１０７は、前記液晶ドライバ１０３や、図示しない動画・音楽・ゲームなどの処理を行う周辺装置を制御する。

図１６に上記液晶ドライバ１０３の構成例を示す。

液晶ドライバ１０３内では、シリアルインタフェースバスI/F BUSから制御コマンドおよび表示データをシリアルインタフェース１３１で受信し、制御コマンドがレジスタ１３２に書き込まれる。また、その受信タイミングに基づいてタイミングジェネレータ１３５が、その内部に備えた発振器によりタイミング信号を生成する。当該タイミング信号に基づいて、シリアルインタフェース１３１からシフトレジスタ１３３、ソース駆動回路１３４へと順に表示データが送られ、ソースバスラインＳＬにデータ信号が供給される。

しかしながら、上述したＣＰＵインタフェースを備えた液晶ドライバでは、ＲＧＢインタフェースのように垂直同期信号や水平同期信号が外部から供給される代わりに、シリアル伝送された制御コマンドおよび表示データを基に、タイミングジェネレータが自走式による発振器によりタイミング信号を改めて生成し、ドライバ各部や液晶表示部を駆動している。前述した画素メモリを備えた画素では、静止画表示を行うときに表示データをメモリ回路に書き込んだ後は、アプリケーションプロセッサからのデータ供給が停止して消費電力を削減しているため、液晶ドライバ内部で独自にタイミング信号を生成することが重要である。しかし、小型、高速、および、低消費電力という長所を備えたシリアル伝送を採用しているものの、タイミングジェネレータで生成するクロック信号を基に画像データを画素に書き込むためのタイミング信号を生成しなければならない。

このように、従来のＣＰＵインタフェース方式では、画像データを書き込むためのタイミング信号をＣＰＵから供給される信号を基にして、ドライバＩＣ内でわざわざ発振器などを用いて生成する必要があり、液晶ドライバの回路規模の縮小化が妨げられるという問題があった。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、画像データを画素に書き込むためのタイミング信号をドライバＩＣ内で容易に生成することのできる表示装置およびそれを備えた携帯端末を実現することにある。

本発明の表示装置は、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、フレーム毎に、上記シリアルデータに、当該フレームにおいて画素に上記画像データを書き込むか否かを示す第１フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第１フラグと上記画像データとを取り出し、上記第１フラグが画素に上記画像データを書き込むことを示す場合、当該フレームにおいて第１論理値から第２論理値に変化するモード信号を生成し、上記シリアルクロックのタイミングを用いて、上記表示ドライバが備えるデータ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号を生成し、上記モード信号が上記第１論理値から上記第２論理値に変化するタイミングおよび上記シフトレジスタを動作させるクロック信号としてのタイミング信号から、１フレーム期間の最初の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力することを特徴としている。

本発明の表示装置は、上記課題を解決するために、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、上記シリアルデータに、１フレーム期間の開始を指示する第１フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第１フラグと上記画像データとを取り出し、上記シリアルクロックのタイミングを用いて、上記表示ドライバが備えるデータ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号を生成し、上記第１フラグおよび上記シフトレジスタを動作させるクロック信号としてのタイミング信号から、１フレーム期間の最初の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力し、次の水平期間が存在する場合には、上記データ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に上記次の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力し、上記データ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に、上記表示ドライバが備える走査信号線ドライバのシフトレジスタに入力するタイミング信号を生成し、各上記水平期間のタイミング信号と、上記走査信号線ドライバから出力される走査信号とを用いて、上記画像データを画素に書き込むことを特徴としている。

上記の発明によれば、表示ドライバは、シリアル伝送されたシリアルデータから、シリアルクロックのタイミングを用いて第１フラグと画像データとを取り出す。そして、第１フラグから１フレーム期間の最初の水平期間のタイミング信号を生成して、データ信号線ドライバのシフトレジスタに入力し、２番目以降の水平期間についてはデータ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に次の水平期間のタイミング信号を順次生成していく。

従って、表示ドライバは、シリアル伝送による直接制御によって画像データを画素に書き込むためのタイミング信号を生成することができるので、わざわざ発振器などを用いて生成することなく、容易である。

以上により、画像データを画素に書き込むためのタイミング信号をドライバＩＣ内で容易に生成することのできるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記画素は上記表示ドライバから供給された上記画像データを記憶する画素メモリを備えており、上記画素メモリに上記画像データを記憶させるときには、上記シリアルデータに、上記画素メモリに記憶させる上記画像データを含めるとともに上記第１フラグを付加し、上記画素メモリに記憶させた上記画像データを表示するときには、上記シリアルデータに、上記画素メモリに記憶させる上記画像データの代わりに上記画素に供給しないダミーデータを含めるとともに上記第１フラグを付加することを特徴としている。

上記の発明によれば、画素メモリに記憶させた画像データを表示するときに、画素メモリに記憶させる画像データの代わりに画素に供給しないダミーデータに付加した第１フラグによって、画素への画像データ供給による消費電力を発生させることなくコモン反転用のタイミング信号を生成することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記走査信号は、各水平表示期間において、上記画像データの全てがデータ信号線に出力された後に、上記画像データを上記画素メモリに書き込み可能とする信号であることを特徴としている。

上記の発明によれば、各水平表示期間において、画像データの全てがデータ信号線に出力された後に画像データが画素メモリに書き込まれるので、画像データがデータ信号線に順次出力されている期間にデータ信号線の電位に乱れが生じても、画素メモリへの記憶に影響が及びにくいという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれているか否かを示す第２フラグが付加されており、上記表示ドライバは、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第２フラグを取り出して、上記第２フラグが、上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれていることを示すときに、上記シリアルデータから上記画像データを取り出して上記画素メモリに記憶させることを特徴としている。

上記の発明によれば、第２フラグによって、シリアルデータに、画素メモリに記憶させる画像データが含まれていることを認識することができるので、画像データが含まれているときにのみ、画素への画像データ供給による消費電力の発生を許容するようにすることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記シリアルデータに、全ての上記画素の表示を初期化するか否かの指示を行う第３フラグが付加されており、上記表示ドライバは、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第３フラグを取り出して、上記第３フラグが、全ての上記画素の表示を初期化する指示を行うものであるときに、全ての上記画素の表示を初期化することを特徴としている。

上記の発明によれば、第３フラグによって、全ての上記画素の表示を初期化することを認識することができるので、シリアルデータに初期化の画像データを含めなくても初期化することが可能となる。従って、画素へ個別に画像データを供給する必要がなくなり、その分の消費電力を削減することができるという効果を奏する。

上記第１フラグは、さらに、コモン電極の電圧の極性を指示するフラグとして上記シリアルデータに付加されていることを特徴とする請求項１または２に記載の表示装置。

上記の発明によれば、コモン電極の電圧の極性を１フレームごとに反転させることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記シリアル伝送において、表示を行うか否か、すなわち表示ドライバを動作させるか否かを示すシリアルチップセレクト信号が、上記シリアルデータおよび上記シリアルクロックとは異なる配線によって伝送されることを特徴としている。

上記の発明によれば、表示ドライバは、シリアルチップセレクト信号によって動作を行わない期間を認識することによりシリアルデータを取り込まないようにすることができるので、シリアル伝送を停止させることができ、その分の消費電力を削減することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記画素内のアナログスイッチはＣＭＯＳ回路によって作成されていることを特徴としている。

上記の発明によれば、画素内のアナログスイッチがＣＭＯＳ回路によって作成されていることにより、ＴＦＴのようなＶｔｈ(しきい値)が高いデバイスでも、低電圧で駆動することが可能であるとともに、制御信号とデータ信号とを同一電圧とすることができる。従って、表示の駆動回路に用いる電源振幅を小さくすることができて、消費電力を削減することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記表示ドライバは、表示パネルにモノリシックに作り込まれていることを特徴としている。

上記の発明によれば、表示ドライバを、表示パネルにモノリシックにＣＭＯＳ回路で形成するので、表示装置の小型化およびプロセスの簡略化を図ることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記画素の表示素子に高分子分散型液晶が用いられていることを特徴としている。

上記の発明によれば、表示素子に高分子分散型液晶を用いるので、液晶表示装置を偏光板などを省略した高明度の表示装置として、しかも低電圧で駆動することができるという効果を奏する。特に、画素に画素メモリを備える低消費電力の表示装置では、消費電力の削減を飛躍的に向上させることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記画素の表示素子に高分子ネットワーク型液晶が用いられていることを特徴としている。

上記の発明によれば、表示素子に高分子ネットワーク型液晶を用いるので、液晶表示装置を偏光板などを省略した高明度の表示装置として、しかも低電圧で駆動することができるという効果を奏する。特に、画素に画素メモリを備える低消費電力の表示装置では、消費電力の削減を飛躍的に向上させることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記データ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号をダミーのシフトレジスタにより所定段シフトさせた第１エンドビットと、上記第１エンドビットをさらに上記ダミーのシフトレジスタにより１段だけシフトさせた第２エンドビットとを生成し、上記データ信号線ドライバの上記次の水平期間のタイミング信号を、上記第２エンドビットを用いて生成し、上記走査信号線ドライバのシフトレジスタに入力するタイミング信号を、上記第１エンドビットおよび上記第２エンドビットを用いて生成することを特徴としている。

本発明の携帯端末は、上記課題を解決するために、上記表示装置をディスプレイとして備えていることを特徴としている。

上記の発明によれば、携帯端末に対して、低消費電力化の要請を容易に満たすことができるという効果を奏する。

本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。

本発明の実施形態を示すものであり、表示装置の主要部の接続関係を示す回路ブロック図である。 データ更新モードにおけるシリアル伝送の各信号の波形を示すタイミングチャートである。 表示モードにおけるシリアル伝送の各信号の波形を示すタイミングチャートである。 表示装置の全体構成を示すブロック図である。 画素および画素メモリの構成を示す回路図である。 Ｖｃｏｍドライバの出力波形を示すタイミングチャートである。 シリアル−パラレル変換部の構成を示す回路図である。 ＥＮＤ−ＢＩＴ保持部の構成を示す回路図である。 ソーススタートパルス生成部の構成を示す回路図である。 ゲートドライバ制御信号生成部の構成を示す回路図である。 Ｖｃｏｍドライバの構成を示す回路図である。 シリアル−パラレル変換部の信号波形を示すタイミングチャートである。 ゲートドライバ制御信号生成部の信号波形を示すタイミングチャートである。 従来技術を示すものであり、表示装置の構成を示す回路ブロック図である。 従来技術を示すものであり、携帯電話の構成を示すブロック図である。 従来技術を示すものであり、表示ドライバの構成を示すブロック図である。

本発明の一実施形態について図１ないし図１３に基づいて説明すると以下の通りである。

図４に、本実施形態に係る液晶表示装置（表示装置）２１の構成を示す。

液晶表示装置２１は、例えば携帯電話などの携帯端末に搭載されているディスプレイデバイスであり、表示パネル２１ａおよびフレキシブルプリント基板（ＦＰＣ）２１ｂを備えている。表示パネル２１ａは、各種回路がモノリシックに作り込まれたものであり、フレキシブルプリント基板２１ｂは、アプリケーションプロセッサなどのＣＰＵに制御される３線のシリアルインタフェースバスI/F BUSを通したシリアル伝送によって、シリアルデータＳＩ、シリアルチップセレクト信号ＳＣＳ、および、シリアルクロックＳＣＬＫを受け、これらをＦＰＣ端子２１ｃを通して表示パネル２１ａに供給する。シリアル伝送はマイクロコントローラなど他の制御手段によって制御されてもよい。また、フレキシブルプリント基板２１ｂは、外部から供給される５Ｖの電源ＶＤＤ、および、０Ｖの電源ＶＳＳを、ＦＰＣ端子２１ｃを通して表示パネル２１ａに供給する。

表示パネル２１ａは、アクティブエリア２２、バイナリドライバ（データ信号線ドライバ）２３、ゲートドライバ（走査信号線ドライバ）２４、タイミングジェネレータ２５、および、Ｖｃｏｍドライバ２６を備えている。バイナリドライバ２３、ゲートドライバ２４、タイミングジェネレータ２５、および、Ｖｃｏｍドライバ２６は表示ドライバを構成している。

アクティブエリア２２はＲＧＢの画素が、例えば９６×ＲＧＢ×６０のマトリクス状に配置された領域であり、各画素は画素メモリを備えている。バイナリドライバ２３は画像データをソースラインを通してアクティブエリア２２に供給する回路であり、シフトレジスタ２３ａおよびデータラッチ２３ｂを備えている。ゲートドライバ２４はアクティブエリア２２の画像データを供給すべき画素をゲートラインを通して選択する。タイミングジェネレータ２５はフレキシブルプリント基板２１ｂから供給される信号を基に、バイナリドライバ２３、ゲートドライバ２４、および、Ｖｃｏｍドライバ２６に供給する信号を生成する。

図５に、アクティブエリア２２に配置された各画素ＰＩＸの構成を、画素メモリの回路を詳細に表しながら示す。

画素ＰＩＸは、液晶容量ＣＬ、画素メモリ３０、アナログスイッチ３１、アナログスイッチ３３・３４を備えている。さらに画素メモリ３０は、アナログスイッチ３２およびインバータ３５・３６を備えている。

液晶容量ＣＬは、極性出力ＯＵＴとコモン電極の電圧であるコモン出力Ｖｃｏｍとの間に、ここでは高分子分散型液晶（ＰＤＬＣ：Polymer Dispersed Liquid Crystal）や、高分子ネットワーク型液晶（ＰＮＬＣ：Polymer Network Liquid Crystal）などの光分散型液晶を用いて構成されている。アナログスイッチ３１〜３４およびインバータ３５・３６はＣＭＯＳ回路で構成されている。

アナログスイッチ３１は、ソースライン出力ＳＬと画素メモリ３０との間に挿入されており、そのＰＭＯＳトランジスタ３１ａのゲートはゲートライン反転出力ＧＬＢに接続されているとともに、ＮＭＯＳトランジスタ３１ｂのゲートはゲートライン出力ＧＬに接続されている。画素メモリ３０において、アナログスイッチ３２は、インバータ３５の入力とインバータ３６の出力との間に挿入されており、そのＰＭＯＳトランジスタ３２ａのゲートはゲートライン出力ＧＬに接続されているとともに、ＮＭＯＳトランジスタ３２ｂのゲートはゲートライン反転出力ＧＬＢに接続されている。インバータ３５の入力はアナログスイッチ３１のソースライン出力ＳＬ側とは反対側の接続端子に接続されている。インバータ３５の出力はインバータ３６の入力に接続されている。インバータ３５・３６は、電源ＶＤＤをＨｉｇｈ側電源に用い、電源ＶＳＳをＬｏｗ側電源に用いている。

アナログスイッチ３３は、黒極性用出力ＶＡと極性出力ＯＵＴとの間に挿入されており、そのＰＭＯＳトランジスタ３３ａのゲートはインバータ３５の出力に接続されているとともに、ＮＭＯＳトランジスタ３３ｂのゲートはインバータ３５の入力に接続されている。アナログスイッチ３４は、白極性用出力ＶＢと極性出力ＯＵＴとの間に挿入されており、そのＰＭＯＳトランジスタ３４ａのゲートはインバータ３５の入力に接続されているとともに、ＮＭＯＳトランジスタ３４ｂのゲートはインバータ３５の出力に接続されている。

上記のコモン出力Ｖｃｏｍ、黒極性用出力ＶＡ、および、白極性用出力ＶＢの波形を図６に示す。これらの信号はＶｃｏｍドライバ２６によって生成される。コモン出力Ｖｃｏｍは、１フレームごとに正極性と負極性とが切り替わる５Ｖｐ−ｐのパルス波形をなす。極性の切り替わり周期は、この他にも所定水平期間ごとなど、任意に設定が可能である。黒極性用出力ＶＡは、コモン出力Ｖｃｏｍに対して位相が反転した５Ｖｐ−ｐのパルス波形をなす。白極性用出力ＶＢ（ノーマリーホワイトの場合）は、コモン出力Ｖｃｏｍと同相の５Ｖｐ−ｐのパルス波形をなす。

図５において、バイナリドライバ２３からソースライン出力ＳＬとしてＨｉｇｈレベル（５Ｖ）が出力された場合には、Ｈｉｇｈレベル（５Ｖ）のゲートライン出力ＧＬおよびＬｏｗレベル（０Ｖ）のゲートライン反転出力ＧＬＢによって選択される画素ＰＩＸのアナログスイッチ３１が導通することにより、アナログスイッチ３３が導通するとともにアナログスイッチ３４が遮断される。従って、極性出力ＯＵＴには黒極性用出力ＶＡが出力される。液晶容量ＣＬには黒極性用出力ＶＡとコモン出力Ｖｃｏｍとの差の電圧として５Ｖが印加され、画素ＰＩＸは黒表示状態となる。

次いで、ゲートライン出力ＧＬがＬｏｗレベル（０Ｖ）、ゲートライン反転出力ＧＬＢがＨｉｇｈレベル（５Ｖ）になると、アナログスイッチ３１が遮断されるとともにアナログスイッチ３２が導通するので、画素メモリ３０にＨｉｇｈレベルが記憶される。この記憶データは、同じ画素ＰＩＸが次に選択されてアナログスイッチ３１が導通するまで保持される。

一方、図５において、バイナリドライバ２３からソースライン出力ＳＬとしてＬｏｗレベル（０Ｖ）が出力された場合には、Ｈｉｇｈレベル（５Ｖ）のゲートライン出力ＧＬおよびＬｏｗレベル（０Ｖ）のゲートライン反転出力ＧＬＢによって選択される画素ＰＩＸのアナログスイッチ３１が導通することにより、アナログスイッチ３３が遮断されるとともにアナログスイッチ３４が導通する。従って、極性出力ＯＵＴには白極性用出力ＶＢが出力される。液晶容量ＣＬには白極性用出力ＶＢとコモン出力Ｖｃｏｍとの差の電圧として０Ｖが印加され、画素ＰＩＸは白表示状態となる。

次いで、ゲートライン出力ＧＬがＬｏｗレベル（０Ｖ）、ゲートライン反転出力ＧＬＢがＨｉｇｈレベル（５Ｖ）になると、アナログスイッチ３１が遮断されるとともにアナログスイッチ３２が導通するので、画素メモリ３０にＬｏｗレベルが記憶される。この記憶データは、同じ画素ＰＩＸが次に選択されてアナログスイッチ３１が導通するまで保持される。

次に、図１に、タイミングジェネレータ２５と、バイナリドライバ２３、ゲートドライバ２４、および、Ｖｃｏｍドライバ２６との間の接続関係を示す。

タイミングジェネレータ２５は、シリアル−パラレル変換部２５ａ、ソーススタートパルス生成部２５ｂ、ＥＮＤ−ＢＩＴ保持部２５ｃ、および、ゲートドライバ制御信号生成部２５ｄを備えている。タイミングジェネレータ２５は、パネル外部から入力されるシリアルデータＳＩ、シリアルクロックＳＣＬＫ、および、シリアルチップセレクト信号ＳＣＳから、モード信号ＭＯＤＥ、フレーム信号ＦＲＡＭＥ、全クリア信号ＡＣＬ、ソースクロック（データ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号）ＳＣＫ・ＳＣＫＢ、ソーススタートパルス（水平期間のタイミング信号）ＳＳＰ、ゲートクロック（ゲート信号線ドライバのシフトレジスタに入力するタイミング信号）ＧＣＫ１Ｂ・ＧＣＫ２Ｂ、ゲートスタートパルスＧＳＰ、ゲートイネーブル信号（ゲート信号線ドライバのシフトレジスタに入力するタイミング信号、走査信号）ＧＥＮ、および、イニシャル信号ＩＮＩを生成する。タイミングジェネレータ２５からバイナリドライバ２３へは、ソーススタートパルスＳＳＰ、および、イニシャル信号ＩＮＩが供給され、タイミングジェネレータ２５からゲートドライバ２４へは、ゲートクロックＧＣＫ１Ｂ・ＧＣＫ２Ｂ、ゲートスタートパルスＧＳＰ、ゲートイネーブル信号ＧＥＮ、および、イニシャル信号ＩＮＩが供給され、タイミングジェネレータ２５からＶｃｏｍドライバ２６へは、フレーム信号ＦＲＡＭＥが供給される。なお、ソースクロックＳＣＫ・ＳＣＫＢはここではタイミングジェネレータ２５の内部で用いられるが、後述するように１水平期間ごとのソーススタートパルスＳＳＰを生成するのに用いられており、バイナリドライバ２３のシフトレジスタ２３ａを動作させるクロック信号である。

シリアルパラレル−変換部２５ａには、フレキシブルプリント基板２１ｂからシリアルデータＳＩ、シリアルクロックＳＣＬＫ、および、シリアルチップセレクト信号ＳＣＳが入力される。前述したように、シリアルインタフェースバスI/F BUSは３線式であるので、シリアルデータＳＩ、シリアルクロックＳＣＬＫ、および、シリアルチップセレクト信号ＳＣＳは互いに異なる配線によって伝送される。これらの信号を図２および図３に示す。

シリアルデータＳＩは、２値からなるＲＧＢのデジタル画像データがシリアルに配列されたものに、１フレームごとに先頭に設けられたモード選択期間にフラグＤ０・Ｄ１・Ｄ２が付加された信号である。

画像データは、図２のような、画素メモリ３０に画像データを書き込むデータ更新モードにおいては、１水平表示期間分のＲＧＢデータが時系列に配列されたものが、水平表示期間順に配列されている。また、隣接する水平表示期間どうしの水平帰線期間には、ダミーデータｄＲ１・ｄＧ１・ｄＢ１…が配置されるとともに、先頭の水平表示期間のフラグＤ０・Ｄ１・Ｄ２に相当する期間に３つのダミーデータＤＭＹ・ＤＭＹ・ＤＭＹが配置されている。これらのダミーデータはＨｉｇｈでもＬｏｗでもよい。

また、画像データは、図３のような、画素メモリ３０に記憶されている画像データを保持する表示モードにおいては、図２のデータ更新モードにおける画像データおよびダミーデータが全てダミーデータＤＭＹで置き換わったものである。

フラグ（第２フラグ）Ｄ０はモードフラグであり、Ｈｉｇｈの場合には画素メモリ３０に画像データを書き込むデータ更新モードを行うようにタイミングジェネレータ２５に指示し、Ｌｏｗの場合には画素メモリ３０に記憶されている画像データを保持する表示モードを行うようにタイミングジェネレータ２５に指示する。フラグ（第１フラグ）Ｄ１はフレーム反転フラグであり、Ｈｉｇｈの場合にはコモン出力ＶｃｏｍをＨｉｇｈに設定することをタイミングジェネレータ２５に指示し、Ｌｏｗの場合にはコモン出力ＶｃｏｍをＬｏｗに設定することをタイミングジェネレータ２５に指示する。すなわち、フラグＤ１は、１フレームごとに反転するコモン出力Ｖｃｏｍの極性を指示するフラグである。フラグ（第３フラグ）Ｄ２は全クリアフラグであり、Ｈｉｇｈの場合にはそのフレームにおいて全ての画素ＰＩＸに白表示データを書き込むことをタイミングジェネレータ２５に指示し、Ｌｏｗの場合にはそのフレームにおいて全ての画素ＰＩＸに、供給する画像データを書き込むことを指示する。これによって、フラグＤ２は、Ｈｉｇｈの場合に、全ての画素ＰＩＸの表示を初期化する指示を行う。フラグＤ２は通常はＬｏｗである。

シリアルクロックＳＣＬＫは、シリアルデータＳＩのフラグを含めた各データを取り出すための同期用クロックである。このシリアルクロックＳＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングの一例を挙げると、以下の通りである。シリアルクロックＳＣＬＫの立ち上がりタイミングは、フラグＤ０〜Ｄ２に対しては各フラグの伝送開始タイミングから時間ｔｓＳＣＬＫだけ経過した時点であり、画像データＲ・Ｇ・Ｂに対しては各画像データの伝送開始タイミングから時間ｔｗＳＣＬＫＬだけ経過した時点である。ｔｓＳＣＬＫ＝ｔｗＳＣＬＫＬであって、シリアルクロックＳＣＬＫのＬｏｗ期間に等しい。また、シリアルクロックＳＣＬＫの立ち下がりタイミングは、フラグＤ０〜Ｄ２に対してはシリアルクロックＳＣＬＫの立ち上がりタイミングから時間ｔｓＳＣＬＫだけ経過した時点であってフラグの伝送終了タイミング（すなわち次のフラグまたはデータへの切り替わりタイミング）であり、画像データＲ・Ｇ・Ｂに対してはシリアルクロックＳＣＬＫの立ち上がりタイミングから時間ｔｗＳＣＬＫＨだけ経過した時点であって各画像データの伝送終了タイミング（すなわち次のフラグまたはデータへの切り替わりタイミング）である。ｔｓＳＣＬＫ＝ｔｗＳＣＬＫＨであって、シリアルクロックＳＣＬＫのＨｉｇｈ期間に等しい。ここではシリアルクロックＳＣＬＫのデューティは５０％である。

シリアルチップセレクト信号ＳＣＳは、ＣＰＵからシリアルインタフェースバスI/F BUSを通してタイミングジェネレータ２５にシリアルデータＳＩおよびシリアルクロックＳＣＬＫを伝送するときに期間ｔｗＳＣＳＨだけＨｉｇｈとなる信号である。シリアルデータＳＩおよびシリアルクロックＳＬＣＫを伝送するフレームについての、シリアルデータＳＩの伝送開始タイミングよりも時間ｔｓＳＣＳだけ前にＨｉｇｈとなり、シリアルデータＳＩの伝送終了タイミングよりも時間ｔｈＳＣＳだけ後にＬｏｗとなる。また、上記Ｈｉｇｈ期間の後に期間ｔｗＳＣＳＬだけＬｏｗとなり、期間ｔｗＳＣＳＨと期間ｔｗＳＣＳＬとを合わせて垂直帰線期間を含む１フレーム期間ｔＶとなる。

図２のデータ更新モードで画素メモリ３０に書き込まれた画像データは、図３の表示モードで保持され続ける。データ更新モードでも表示モードでも、シリアルデータＳＩにはフラグＤ０・Ｄ１・Ｄ２が付加されており、フラグＤ１は１フレームごとにＨｉｇｈとＬｏｗとが切り替わっていく。従って、フラグＤ１は１フレームの開始を指示するフラグでもある。

シリアル−パラレル変換部２５ａは、このようにして入力されるシリアルデータＳＩ、シリアルクロックＳＣＬＫ、および、シリアルチップセレクト信号ＳＣＳから、フラグＤ０・Ｄ１・Ｄ２のそれぞれと、ＲのデータＤＲ、ＧのデータＤＧ、および、ＢのデータＤＢとを抽出する。フラグＤ０はモード信号ＭＯＤＥとして、フラグＤ１はフレーム信号Ｄ１として、フラグＤ２は全クリア信号ＡＣＬとして、それぞれ他の回路での信号生成動作に用いられる。また、データＤＲ・ＤＧ・ＤＢはバイナリドライバ２３のデータラッチ２３ｂに供給される。

また、シリアル−パラレル変換部２５ａは、シリアルデータＳＩ、シリアルクロックＳＣＬＫ、および、シリアルチップセレクト信号ＳＣＳから、ソースクロックＳＣＫ・ＳＣＫＢおよびイニシャル信号ＩＮＩを生成する。ソースクロックＳＣＫ・ＳＣＫＢはバイナリドライバ２３に供給され、イニシャル信号ＩＮＩは他の回路での信号生成動作に用いられる。

次に、ソーススタートパルス生成部２５ｂは、シリアル−パラレル変換部２５ｂから入力されるモード信号ＭＯＤＥおよびソースクロックＳＣＫ・ＳＣＫＢから第１水平表示期間のソーススタートパルスＳＳＰを生成してバイナリドライバ２３のシフトレジスタ２３ａに供給する。この第１水平表示期間のソーススタートパルスＳＳＰは、モード信号ＭＯＤＥのＨｉｇｈへの立ち上がりタイミングを用いて生成することができ、第２水平表示期間以降の水平表示期間については、後述するＥＮＤ−ＢＩＴ保持部２５ｃが生成した第２エンドビットＥＮＤ−ＢＩＴ２を用いて生成することができる。

ＥＮＤ−ＢＩＴ保持部２５ｃは、バイナリドライバ２３のシフトレジスタ２３ａの最終段の出力から、第１エンドビットＥＮＤ−ＢＩＴ１および第２エンドビットＥＮＤ−ＢＩＴ２を生成して、ゲートドライバ制御信号生成部２５ｄに供給する。第１エンドビットＥＮＤ−ＢＩＴ１は、シフトレジスタ２３ａの最終段の出力をさらにダミーのシフトレジスタにより所定段シフトさせたものであり、第２エンドビットＥＮＤ−ＢＩＴ２は、第１エンドビットＥＮＤ−ＢＩＴ１をさらに上記ダミーのシフトレジスタにより１段だけシフトさせたものである。

ゲートドライバ制御信号生成部２５ｄは、第１エンドビットＥＮＤ−ＢＩＴ１、第２エンドビットＥＮＤ−ＢＩＴ２、モード信号ＭＯＤＥ、全クリア信号ＡＣＬから、ゲートクロックＧＣＫ１Ｂ・ＧＣＫ２Ｂ、ゲートスタートパルスＧＳＰ、および、ゲートイネーブル信号ＧＥＮを生成して、ゲートドライバ２４へ供給する。

次に、バイナリドライバ２３において、シフトレジスタ２３ａはタイミングジェネレータ２５のソーススタートパルス生成部２５ｂから入力されるソーススタートパルスＳＳＰと、タイミングジェネレータ２５のシリアルパラレル−変換部２５ａから入力されるイニシャル信号ＩＮＩとから、各段ＳＲの出力を生成する。データラッチ２３ｂは１ｓｔラッチ回路２３ｃと全クリア回路２３ｄとを備えている。１ｓｔラッチ回路２３ｃは、シフトレジスタ２３ａの各段ＳＲの出力タイミングで、タイミングジェネレータ２５のシリアルパラレル−変換部２５ａから入力されるデータＤＲ・ＤＧ・ＤＢを順次ラッチして、対応するソースラインＳＬ（ＲＧＢのそれぞれについてＳＬ１〜ＳＬ９６）に出力する。全クリア回路２３ｄは、シリアルデータＳＩのフラグＤ２がＨｉｇｈである場合に、タイミングジェネレータ２５のシリアルパラレル−変換部２５ａからアクティブな全クリア信号ＡＣＬが入力されると、全てのソースラインＳＬに白表示データを出力する。

次に、ゲートドライバ２４は、シフトレジスタ２４ａと、複数のバッファ２４ｂおよび反転バッファ２４ｃとを備えている。シフトレジスタ２４ａは、タイミングジェネレータ２５のゲートドライバ制御信号生成部２５ｄから出力された、ゲートクロックＧＣＫ１Ｂ・ＧＣＫ２Ｂ、ゲートスタートパルスＧＳＰ、および、ゲートイネーブル信号ＧＥＮと、シリアル−パラレル変換部２５ａから入力されるイニシャル信号ＩＮＩとから、各段ＳＲの出力を生成する。バッファ２４ｂと反転バッファ２４ｃとは１つずつ対として画素行ごとに設けられている。１対のバッファ２４ｂと反転バッファ２４ｃとの各入力はシフトレジスタ２４ａの対応する段ＳＲの出力に接続されており、バッファ２４ｂの出力は対応するゲートラインＧＬ（ＧＬ１〜ＧＬ６０）に、反転バッファ２４ｃの出力は対応するゲートラインＧＬＢ（ＧＬＢ１〜ＧＬＢ６０）に、それぞれ接続されている。

次に、Ｖｃｏｍドライバ２６は、タイミングジェネレータ２５のシリアルパラレル−変換部２５ａから入力されるフレーム信号ＦＲＡＭＥと、電源ＶＤＤ・ＶＳＳとから、コモン出力Ｖｃｏｍ、黒極性用出力ＶＡ、および、白極性用出力ＶＢを生成してアクティブエリア２２に供給する。

次に、図７に、シリアル−パラレル変換部２５ａの詳細な構成例を示す。

シリアルデータＳＩは、縦続に接続されたＤフリップフロップ４１・４２・４３を順に通され、３段目のＤフリップフロップ４３の出力Ｓ２がＤフリップフロップ４４を通されるとモード信号ＭＯＤＥが取り出され、２段目のＤフリップフロップ４２の出力Ｓ１がＤフリップフロップ４５を通されるとフレーム信号ＦＲＡＭＥが取り出され、初段のＤフリップフロップ４１の出力Ｓ０がＤフリップフロップ４６を通されると全クリア信号ＡＣＬが取り出される。また、画像データがＲＧＢの順に時系列に並んでいるとすると、出力Ｓ２がＤフリップフロップ４７を通されるとデータＤＲが取り出され、出力Ｓ１がＤフリップフロップ４８を通されるとデータＤＧが取り出され、出力Ｓ０がＤフリップフロップ４９を通されるとデータＤＢが取り出される。

ここで、Ｄフリップフロップ４１・４２・４３のＨｉｇｈアクティブのクロック端子ＣＫにはシリアルクロックＳＣＬＫが入力され、Ｄフリップフロップ４４・４５・４６のＬｏｗアクティブのクロック端子ＣＫには２入力のＮＯＲゲート５５の出力ＤＥＮが入力され、Ｄフリップフロップ４７・４８・４９のＬｏｗアクティブのクロック端子ＣＫにはＤフリップフロップ５１の出力Ａが入力される。

ＮＯＲゲート５５の一方の入力はＤフリップフロップ５３の出力に接続されており、他方の入力は２入力のＮＡＮＤゲート５４の出力Ｃに接続されている。Ｄフリップフロップ５３の入力は電源ＶＤＤに接続されており、Ｌｏｗアクティブのクロック端子ＣＫはＤフリップフロップ５２の出力Ｂに接続されている。ＮＡＮＤゲート５４の一方の入力は出力Ｂに接続されており、他方の入力は出力Ａに接続されている。Ｄフリップフロップ５１の入力は出力Ｃに接続されている。Ｄフリップフロップ５２の入力は出力Ａに接続されている。Ｄフリップフロップ５１・５２のＬｏｗアクティブのクロック端子ＣＫにはシリアルクロックＳＣＬＫが入力される。

また、ソースクロックＳＣＫＢは、Ｄフリップフロップ５６の出力をインバータ５７を通して得られ、ソースクロックＳＣＫは、インバータ５７の出力をインバータ５８を通して得られる。Ｄフリップフロップ５６の入力はインバータ５７の出力に接続されており、Ｈｉｇｈアクティブのクロック端子ＣＫは出力Ｂに接続されている。

上記各Ｄフリップフロップにおいて、Ｈｉｇｈアクティブのクロック端子ＣＫではポジティブエッジトリガが行われ、Ｌｏｗアクティブのクロック端子ＣＫでは、ネガティブエッジトリガが行われる。

また、Ｄフリップフロップ４４〜５３・５６のリセット端子Ｒには、シリアルチップセレクト信号ＳＣＳが入力される。イニシャル信号ＩＮＩはシリアルチップセレクト信号ＳＣＳそのものである。

図１２のタイミングチャートに、シリアルクロックＳＣＬＫ、出力Ａ・Ｂ・Ｃ、および、ソースクロックＳＣＫ・ＳＣＫＢ、および、出力ＤＥＮの波形を示す。

次に、図８に、ＥＮＤ−ＢＩＴ保持部２５ｃの詳細な構成例を示す。

まず、バイナリドライバ２３のシフトレジスタ２３ａはセットリセットフリップフロップが縦続に接続された構成である。ここでは、最後の２つの（９５段目および９６段目の）セットリセットフリップフロップＢ９５・Ｂ９６が図示されており、セットリセットフリップフロップＢ９５のセット入力端子には前段のセットリセットフリップフロップＢ９４の出力Ｑ（Ｂ９４）が入力されている。ＥＮＤ−ＢＩＴ保持部２５ｃもシフトレジスタ２３ａの最終段に続いて同じ縦続接続関係により、ダミーのセットリセットフリップフロップＤＭＹ１・ＤＭＹ２・ＤＭＹ３・ＤＭＹ４が順に接続された構成である。これらのセットリセットフリップフロップは、次段の出力がリセット信号として入力されるようになっているが、セットリセットフリップフロップＤＭＹ４については自段の出力を２つのインバータで遅延させた信号を、それぞれリセット信号としている。

セットリセットフリップフロップＤＭＹ２の出力が第１エンドビットＥＮＤ−ＢＩＴ１、セットリセットフリップフロップＤＭＹ３の出力が第２エンドビットＥＮＤ−ＢＩＴ２として得られる。

次に、図９に、ソーススタートパルス生成部２５ｂの詳細な構成例を示す。

２入力のＮＯＲゲート６１における一方のＬｏｗアクティブの入力にモード信号ＭＯＤＥが入力され、他方のＨｉｇｈアクティブな入力に第２エンドビットＥＮＤ−ＢＩＴ２が入力される。ＮＯＲゲート６１の出力はＤラッチ６２に入力され、Ｄラッチ６２の出力はＤラッチ６３に入力される。Ｄラッチ６２のイネーブル端子ＥＮおよびＤラッチ６３のイネーブル端子ＥＮＢにはシリアル-パラレル変換部２５ａで生成したソースクロックＳＣＫＢが、Ｄラッチ６２のイネーブル端子ＥＮＢおよびＤラッチ６３のイネーブル端子ＥＮにはシリアル-パラレル変換部２５ａで生成したソースクロックＳＣＫが、それぞれ入力される。Ｄラッチ６２の出力とＤラッチ６３の出力とは２入力のＮＯＲゲート６４に入力される。ＮＯＲゲート６４の出力とモード信号ＭＯＤＥとは２入力のＮＡＮＤゲート６５に入力され、ＮＡＮＤゲート６５の出力がソーススタートパルスＳＳＰとなる。

次に、図１０に、ゲートドライバ制御信号生成部２５ｄの詳細な構成例を示す。

Ｄフリップフロップ７１のＨｉｇｈアクティブのクロック端子ＣＫとＬｏｗアクティブのクロック端子ＣＫＢに第１エンドビットＥＮＤ−ＢＩＴ１が入力される。Ｄフリップフロップ７１の出力はＤフリップフロップ７２に入力される。Ｄフリップフロップ７２のＬｏｗアクティブのクロック端子ＣＫとＨｉｇｈアクティブのクロック端子ＣＫＢとに第２エンドビットＥＮＤ−ＢＩＴ２が入力される。Ｄフリップフロップ７２の出力はＤフリップフロップ７１の入力となる。また、Ｄフリップフロップ７１・７２の各出力は、それぞれ２入力のＮＡＮＤゲート７３および２入力のＮＯＲゲート７６の両入力となる。ＮＡＮＤゲート７３の出力および全クリア信号ＡＣＬは、２入力のＮＡＮＤゲート７４に入力される。ＮＡＮＤゲート７４の出力とイニシャル信号ＩＮＩとは２入力のＮＡＮＤゲート７５に入力される。ＮＡＮＤゲート７５の出力はゲートクロックＧＣＫ２Ｂとなる。

また、ＮＯＲゲート７６の出力とモード信号ＭＯＤＥとは２入力のＮＡＮＤゲート７７に入力される。ＮＡＮＤゲート７７の出力と全クリア信号ＡＣＬとは２入力のＮＡＮＤゲート７８に入力される。ＮＡＮＤゲート７８の出力とイニシャル信号ＩＮＩとは２入力のＮＡＮＤゲート７９に入力される。ＮＡＮＤゲート７９の出力はゲートクロックＧＣＫ１Ｂとなる。

また、モード信号ＭＯＤＥはＤラッチ８０に入力される。Ｄラッチ８０のイネーブル端子ＥＮ・ＥＮＢには第１エンドビットＥＮＤ−ＢＩＴ１が入力される。Ｄラッチ８０の出力は２入力のＮＯＲゲート８１のＨｉｇｈアクティブの入力となり、モード信号ＭＯＤＥはＮＯＲゲート８１のＬｏｗアクティブの入力となる。ＮＯＲゲート８１の出力と全クリア信号ＡＣＬとは２入力のＮＯＲゲート８２に入力される。ＮＯＲゲート８２の出力とイニシャル信号ＩＮＩとは２入力のＮＯＲゲート８３に入力される。ＮＯＲゲート８３の出力はゲートスタートパルスＧＳＰとなる。

また、第１エンドビットＥＮＤ−ＢＩＴ１および第２エンドビットＥＮＤ−ＢＩＴは２入力のＮＯＲゲート８４に入力される。ＮＯＲゲート８４の出力はＤフリップフロップ８５のＬｏｗアクティブのクロック端子ＣＫとＨｉｇｈアクティブのクロック端子ＣＫＢとに入力される。Ｄフリップフロップ８５の出力はインバータ８６に入力され、Ｄフリップフロップ８５の入力はインバータ８６の出力に接続されている。インバータ８６の出力と全クリア信号ＡＣＬとは２入力のＮＯＲゲート８７に入力される。ＮＯＲゲート８７の出力と全クリア信号ＡＣＬとはＮＯＲゲート８８に入力される。ＮＯＲゲート８８の出力はゲートイネーブル信号ＧＥＮとなる。

Ｄフリップフロップ７１・７２・８５およびＤラッチ８０のイニシャル端子ＩＮＩにはイニシャル信号ＩＮＩが入力される。Ｄフリップフロップ７１はポジティブエッジトリガ型であり、Ｄフリップフロップ７２・８５はネガティブエッジトリガ型である。

図１３のタイミングチャートに、ゲートクロックＧＣＫ１Ｂ・ＧＣＫ２Ｂ、ゲートイネーブル信号ＧＥＮ、および、ゲートライン出力ＧＬ（ＧＬ１・ＧＬ２）の波形を示す。シフト１は、最初のゲートライン出力ＧＬ１に対応するデータＤＲ・ＤＧ・ＤＢがソースラインＳＬに出力されている期間を示し、シフト２は、２番目のゲートライン出力ＧＬ２に対応するデータＤＲ・ＤＧ・ＤＢがソースラインＳＬに出力されている期間を示している。水平表示期間の最後にゲートイネーブル信号ＧＥＮを用いて画素メモリ３０に一斉に画像データを書き込むので、データＤＲ・ＤＧ・ＤＢがソースラインＳＬに順次出力されている期間にソースラインＳＬの電位に乱れが生じても、画素メモリ３０への記憶に影響が及びにくい。

図１１に、Ｖｃｏｍドライバの詳細な構成を示す。

フレーム信号ＦＲＡＭＥがバッファを通して、それぞれＣ接点相当のスイッチＳＷ１・ＳＷ２・ＳＷ３の制御信号として入力される。スイッチＳＷ１・ＳＷ２・ＳＷ３は、順にコモン出力Ｖｃｏｍ、黒極性用出力ＶＡ、白極性用出力ＶＢの電圧を出力するスイッチである。フレーム信号ＦＲＡＭＥがＨｉｇｈとＬｏｗとで切り替わる度に、スイッチＳＷ１・ＳＷ２・ＳＷ３は、順に電源ＶＤＤ・ＶＳＳ・ＶＤＤの組み合わせと、電源ＶＳＳ・ＶＤＤ・ＶＳＳの組み合わせとの間で切り替わるように電源を選択する。

以上に述べたように、本実施形態の表示装置は、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、上記シリアルデータに、１フレーム期間の開始を指示する第１フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第１フラグと上記画像データとを取り出し、上記シリアルクロックのタイミングを用いて、上記表示ドライバが備えるデータ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号を生成し、上記第１フラグおよび上記シフトレジスタを動作させるクロック信号としてのタイミング信号から、１フレーム期間の最初の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力し、次の水平期間が存在する場合には、上記データ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に上記次の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力し、上記データ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に、上記表示ドライバが備える走査信号線ドライバのシフトレジスタに入力するタイミング信号を生成し、各上記水平期間のタイミング信号と、上記走査信号線ドライバから出力される走査信号とを用いて、上記画像データを画素に書き込む。

上記の構成によれば、表示ドライバは、シリアル伝送されたシリアルデータから、シリアルクロックのタイミングを用いて第１フラグと画像データとを取り出す。そして、第１フラグから１フレーム期間の最初の水平期間のタイミング信号を生成して、データ信号線ドライバのシフトレジスタに入力し、２番目以降の水平期間についてはデータ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に次の水平期間のタイミング信号を順次生成していく。

従って、表示ドライバは、シリアル伝送による直接制御によって画像データを画素に書き込むためのタイミング信号を生成することができるので、わざわざ発振器などを用いて生成することなく、容易である。

以上により、画像データを画素に書き込むためのタイミング信号をドライバＩＣ内で容易に生成することのできるという効果を奏する。

また、以上に述べたように、本実施形態の表示装置は、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、上記シリアルデータに、コモン電極の電圧の極性を指示する第１フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第１フラグを取り出して、上記シリアルデータに基づいた表示を行うとともに、取り出した上記第１フラグに従った極性の上記コモン電極の電圧を供給する。

上記の構成によれば、表示ドライバは、シリアル伝送されたシリアルデータから、シリアルクロックのタイミングを用いて第１フラグを取り出し、第１フラグに従ってコモン電極の電圧の極性を決定して表示を行う。従って、表示ドライバは、シリアル伝送による直接制御によってコモン反転用のタイミング信号を生成することができるので、発振器や、コモン反転用のタイミング信号生成に関して外部からの制御を行うための特別な制御端子が不要となる。従って、表示ドライバの回路規模を小さくすることができる。

以上により、コモン反転用のタイミング信号を小さな回路規模で生成することのできる表示装置を実現することができるという効果を奏する。

なお以上の例では、フラグＤ０・Ｄ１・Ｄ２を１フレームの先頭に配置したが、これに限らず、タイミングジェネレータ２５への指示を行いたい任意のタイミングに各フラグを配置することが可能である。例えば、フラグＤ１のＨｉｇｈとＬｏｗとを、水平期間の整数倍の期間ごとに切り換えたいときには、各水平期間の先頭に配置することなどが可能である。

また、以上の例では、各種タイミング信号を生成するのにシリアルチップセレクト信号ＳＣＳを用いているが、これは必ずしも必要ではなく、例えばシリアル−パラレル変換部２５ａが、常にシリアルデータに対する受信のイネーブル状態にあるようにすればよい。

また、以上の例ではアクティブエリア２２が画素メモリ３０を備える構成についての説明であったが、これに限ることはなく、フラグＤ０によってデータ更新モードと表示モードとを区別しないような構成を備えれば、画素メモリを備えていないアクティブエリアを有する表示装置にも本発明が適用可能である。

また、以上の例では、バイナリドライバ２３のシフトレジスタ２３ａが、初段のセット入力にソーススタートパルスＳＳＰが入力されるだけでシフト動作が可能となる構成であったので、シリアル−パラレル変換部２５ａによって生成されたソースクロックＳＣＫ・ＳＣＫＢは、ソーススタートパルス生成部２５ｂにおいてソーススタートパルスＳＳＰを生成するのに用いられることにより、データ信号線ドライバのシフトレジスタを動作させるクロック信号として機能するものであった。しかし、これに限ることはなく、データ信号線ドライバのシフトレジスタが各段へのクロック信号の入力によってシフト動作を行う構成であって、生成されたソースクロックＳＣＫ・ＳＣＫＢが、ソーススタートパルスＳＳＰを生成するのに用いられるとともに、データ信号線ドライバのシフトレジスタの各段に入力されて当該シフトレジスタの各段の動作に関わることにより、データ信号線ドライバのシフトレジスタを動作させるクロック信号として機能することも可能である。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えばＥＬ表示装置にも適用可能である。

本発明は、携帯端末に特に好適に使用することができる。

２１ 液晶表示装置（表示装置）
２３ バイナリドライバ
２３ａ シフトレジスタ（データ信号線ドライバのシフトレジスタ）
２３ｂ データラッチ
２４ ゲートドライバ
２４ａ シフトレジスタ（走査信号線ドライバのシフトレジスタ）
２５ タイミングジェネレータ
２６ Ｖｃｏｍドライバ
３０ 画素メモリ
Ｄ０ フラグ（第２フラグ）
Ｄ１ フラグ（第１フラグ）
Ｄ２ フラグ（第３フラグ）
ＧＣＫ１Ｂ、ＧＣＫＢ２
ゲートクロック（ゲート信号線ドライバのシフトレジスタに入力するタイミング信号）
ＧＥＮ ゲートイネーブル信号（ゲート信号線ドライバのシフトレジスタに入力するタイミング信号、走査信号）
ＳＣＫ、ＳＣＫＢ
ソースクロック（データ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号）
ＳＳＰ ソーススタートパルス（水平期間のタイミング信号）
I/F BUS シリアルインタフェースバス
ＳＩ シリアルデータ
ＳＣＬＫ シリアルクロック
ＳＣＳ チップセレクト信号
ＳＬ ソースライン（データ信号線）
Ｖｃｏｍ コモン出力（コモン電極の電圧）

Claims (4)

1. 画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、
   フレーム毎に、上記シリアルデータに、当該フレームにおいて画素に上記画像データを書き込むか否かを示す第１フラグが付加されており、
   上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第１フラグと上記画像データとを取り出し、
   上記第１フラグが画素に上記画像データを書き込むことを示す場合、当該フレームにおいて第１論理値から第２論理値に変化するモード信号を生成し、
   上記シリアルクロックのタイミングを用いて、上記表示ドライバが備えるデータ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号を生成し、
   上記モード信号が上記第１論理値から上記第２論理値に変化するタイミングおよび上記シフトレジスタを動作させるクロック信号としてのタイミング信号から、１フレーム期間の最初の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力することを特徴とする表示装置。
2. 次の水平期間が存在する場合には、上記データ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に上記次の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力することを特徴とする請求項１に記載の表示装置。
3. 上記データ信号線ドライバのシフトレジスタで１水平表示期間分シフトされた信号を基に、上記表示ドライバが備える走査信号線ドライバに入力するタイミング信号を生成し、
   各上記水平期間のタイミング信号と、上記走査信号線ドライバから出力される走査信号とを用いて、上記画像データを画素に書き込むことを特徴とする請求項２に記載の表示装置。
4. 請求項１から３までのいずれか１項に記載の表示装置をディスプレイとして備えていることを特徴とする携帯端末。

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