JP2012186735A

JP2012186735A - 多段増幅器

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Publication number: JP2012186735A
Application number: JP2011049633A
Authority: JP
Inventors: Tomohiro Mizutani; 知大水谷; Shinichi Eguchi; 慎一江口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-03-07
Filing date: 2011-03-07
Publication date: 2012-09-27
Anticipated expiration: 2031-03-07
Also published as: JP5638426B2

Abstract

【課題】低周波数帯域の利得を効果的に抑圧して発振の発生を抑制すると共に、回路の高密度実装を可能とする多段増幅器を提供する。
【解決手段】ＦＥＴ１，２に、ゲートバイアス電圧を印加する入力整合回路３，５と、ＦＥＴ１，２に、ドレインバイアス電圧を印加する出力整合回路４，６と、出力整合回路４と入力整合回路５との間に直列接続されたコンデンサ１５，１６、および、一端がコンデンサ１５，１６間の接続点に接続され他端が接地された誘導性の線路１７を含み構成されたハイパスフィルタ１８と、を備え、コンデンサ１５，１６のキャパシタンス値および線路１７のインダクタンス値は、増幅素子の動作周波数よりも低い周波数帯域において、出力整合回路６と出力整合回路４とハイパスフィルタ１８とを介して形成されるドレインバイアスループ１１の損失が、ＦＥＴ２の利得よりも大きくなるように設定する。
【選択図】図１

Description

本発明は、高周波信号の増幅に用いられる多段増幅器に関する。

従来の一般的な高周波信号の増幅に用いられる多段増幅器においては、増幅素子である電界効果トランジスタ（以下、ＦＥＴと略称する）へのバイアス電圧が隣接する他ＦＥＴへ漏洩しないように、直流成分遮断用のコンデンサを入力整合回路および出力整合回路の各間に各々直列に装荷している。

一般に、多段増幅器においては、ＦＥＴのドレインに各段共通のバイアス電源からバイアス電圧を印加する。このとき、２段目以降のＦＥＴのドレインとゲートとの間には、当該ＦＥＴに対する出力整合回路と前段のＦＥＴに対する出力整合回路と直流成分遮断用のコンデンサとを介してドレインバイアスループが形成される。このドレインバイアスループの損失がＦＥＴの利得よりも小さい場合には、ドレインバイアスループに漏洩した信号が無限に大きくなり発振する可能性がある。

ドレインバイアスループを構成する出力整合回路は、直流のバイアス電圧を含む低周波数帯域成分を通過させ、ＦＥＴの動作周波数を含む高周波数帯域成分を遮断する。したがって、この高周波数帯域成分に対しては、ドレインバイアスループの損失が大きくなる。一方、ＦＥＴの動作周波数が重畳するパルス成分の基本波は、ＦＥＴの動作周波数に対して十分に低いため、このような低周波数帯域成分に対しては、ドレインバイアスループの損失が小さくなる。なお、パルス成分の基本波を遮断する技術としては、例えば、前段のＦＥＴの出力整合回路と後段のＦＥＴの入力整合回路との間に直列接続した２つのコンデンサと、一端が各コンデンサの接続点に接続され他端が接地されたＦＥＴの動作周波数に対して１／４波長となる長さの線路とからなるパルス成分遮断回路を備えた多段増幅器が提案されている（例えば、特許文献１）。

特許第４１２０４３１号公報

しかしながら、上記従来技術では、パルス成分遮断回路の遮断周波数を任意に設定することができないため、ＦＥＴの利得やその周波数特性によっては、低周波数帯域においてドレインバイアスループの損失がＦＥＴの利得よりも小さくなり、パルス信号の基本波を含む低周波数帯域成分を十分に減衰させることができず、発振の発生を十分に抑制することができない場合がある、という問題があった。また、ＦＥＴの動作周波数に対して１／４波長の長さの線路は、実装上、大きな面積が必要であるため、回路の高密度実装の妨げになっていた。

また、近年、新たに開発されたＧａＮ（窒化ガリウム）等のワイドバンドギャップ半導体ＦＥＴは、低周波数帯域（数百ＭＨｚ以下）の利得が一般的に用いられているＧａＡｓ（砒化ガリウム）ＦＥＴに比較して高いため、低周波数帯域におけるドレインバイアスループの損失を上昇させる有効な解決手法が望まれている。

本発明は、上記に鑑みてなされたものであって、低周波数帯域の利得を効果的に抑圧して発振の発生を抑制すると共に、回路の高密度実装を可能とする多段増幅器を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかる多段増幅器は、高周波信号の増幅に用いられる多段増幅器であって、複数段の増幅素子と、各段の前記増幅素子の入力端子に接続され、入力インピーダンス整合をとると共に、前記入力端子にバイアス電圧を印加する入力整合回路と、各段の前記増幅素子の出力端子に接続され、出力インピーダンス整合をとると共に、前記出力端子にバイアス電圧を印加する出力整合回路と、前段の前記増幅素子に対する前記出力整合回路と後段の前記増幅素子に対する前記入力整合回路との間に直列接続された２つのコンデンサ、および、一端が２つの前記コンデンサ間の接続点に接続され他端が接地された誘導性の線路を含み構成されたハイパスフィルタと、を備え、前記コンデンサのキャパシタンス値および前記線路のインダクタンス値は、前記増幅素子の動作周波数よりも低い周波数帯域において、後段の前記増幅素子に対する前記出力整合回路と前段の前記増幅素子に対する前記出力整合回路と前記ハイパスフィルタとを介して形成されるバイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定されたことを特徴とする。

本発明によれば、低周波数帯域の利得を効果的に抑圧することができ、発振の発生を抑制すると共に、回路の高密度実装が可能となる、という効果を奏する。

図１は、実施の形態にかかる多段増幅器の一構成例を示す図である。図２は、ワイドバンドギャップ半導体ＦＥＴを用いた多段増幅器の周波数に対するドレインバイアスループ損失特性の一例を示す図である。

以下に添付図面を参照し、本発明の実施の形態にかかる多段増幅器について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。

実施の形態．
図１は、本実施の形態にかかる多段増幅器の一構成例を示す図である。図１に示すように、実施の形態にかかる多段増幅器は、ＦＥＴ１と、ＦＥＴ２と、ＦＥＴ１に対する入力整合回路３と、ＦＥＴ１に対する出力整合回路４と、ＦＥＴ２に対する入力整合回路５と、ＦＥＴ２に対する出力整合回路６と、直流成分遮断コンデンサ７，９と、ハイパスフィルタ１８とを備えている。

ＦＥＴ１は、ソース接地されており、ＦＥＴ１のゲート側は、ＦＥＴ１から入力端子側を見たインピーダンスがＦＥＴ１に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路３が接続され、直流成分遮断コンデンサ７を介して入力端子に接続されている。ＦＥＴ１のドレイン側は、ＦＥＴ１とＦＥＴ２のインピーダンス関係が最適になるように段間のインピーダンス整合をとる段間整合回路１２の一端に接続され、この段間整合回路１２の他端は、ＦＥＴ２のゲートに接続されている。ＦＥＴ２は、ＦＥＴ１と同様にソース接地されており、ＦＥＴ２のドレイン側は、ＦＥＴ２から出力端子を見たインピーダンスがＦＥＴ２に対して最適になるよう出力インピーダンス整合をとる出力整合回路６の一端に接続され、出力整合回路６の他端は、直流成分遮断コンデンサ９を介して出力端子に接続される。

出力整合回路４、ハイパスフィルタ１８、および入力整合回路５は、段間整合回路１２を構成する構成部である。ハイパスフィルタ１８は、出力整合回路４と入力整合回路５との間に直列接続された直流成分遮断コンデンサ１５，１６と、一端が直流成分遮断コンデンサ１５と１６との間の接続点に接続され、他端が接地された誘導性の線路１７を含み構成されている。

それぞれコイルおよびコンデンサの直列回路からなる各入力整合回路３，５および各出力整合回路４，６は、各ＦＥＴ１，２へのバイアス回路も兼ねており、コイルとコンデンサとの接続点にそれぞれバイアス電圧が印加される。より詳しくは、入力整合回路３のＶｇ１端子は、ゲート電源（図示せず）に接続され、ＦＥＴ１用のゲートバイアス電圧が印加される。出力整合回路４のＶｄ１端子は、ドレイン電源１０に接続され、ＦＥＴ１用のドレインバイアス電圧が印加される。入力整合回路５のＶｇ２端子は、ゲート電源（図示せず）に接続され、ＦＥＴ２用のゲートバイアス電圧が印加される。出力整合回路６のＶｄ２端子は、ドレイン電源１０に接続され、ＦＥＴ２用のドレインバイアス電圧が印加される。

つぎに、実施の形態にかかる多段増幅器の各部動作について説明する。各入力整合回路３，５および各出力整合回路４，６は、それぞれローパスフィルタとして機能し、ドレイン電源１０あるいはゲート電源からの直流バイアス電圧を通過させ、ドレイン電源１０あるいはゲート電源への各ＦＥＴ１，２の動作周波数を含む高周波数帯域成分を遮断する。

ここで、ＦＥＴ２に着目すると、ＦＥＴ２のドレインとゲートとの間に、出力整合回路６と出力整合回路４とハイパスフィルタ１８とを介してドレインバイアスループ１１が形成される。前述のように、このドレインバイアスループ１１の損失がＦＥＴ２の利得よりも小さい場合には、ドレインバイアスループ１１に漏洩した信号が無限に大きくなり発振する可能性がある。なお、各出力整合回路４，６は、それぞれローパスフィルタとして機能するため、各ＦＥＴ１，２の動作周波数を含む高周波数帯域においては、ドレインバイアスループ１１の損失は大きくなる。一方、各ＦＥＴ１，２の動作周波数が重畳するパルス成分の基本波は、各ＦＥＴ１，２の動作周波数に対して十分に低い周波数となっているため、各出力整合回路４，６では十分な減衰量を得られない。

また、前述のように、ＧａＮ等のワイドバンドギャップ半導体ＦＥＴは、低周波数帯域（数百ＭＨｚ以下）の利得が高いため、パルス成分の基本波を含む各ＦＥＴ１，２の動作周波数よりも低い周波数帯域において、ドレインバイアスループの損失を上昇させる有効な解決手段が望まれている。

本実施の形態では、低周波数帯域におけるドレインバイアスループ１１の損失を上昇させる有効な解決手段として、出力整合回路４と入力整合回路５との間にハイパスフィルタ１８を装荷している。このハイパスフィルタ１８のカットオフ周波数ｆｃの算出式は、直流成分遮断コンデンサ１５，１６のキャパシタンス値の合算値をＣ（ここで、直流成分遮断コンデンサ１５，１６のキャパシタンス値は同値とする）とし、線路１７のインダクタンス値をＬとすると、下記（１）式で表される。

ｆｃ＝１／（２π（√ＬＣ）） …（１）

上記した（１）式を用いて、低周波数帯域におけるドレインバイアスループ１１の損失がＦＥＴ２の利得を上回るように、キャパシタンス値Ｃおよびインダクタンス値Ｌを適宜選択する。これにより、多段増幅器全体としての低周波数帯域の利得が効果的に抑圧され、発振の発生が抑制される。

図２は、ワイドバンドギャップ半導体ＦＥＴを用いた多段増幅器の周波数に対するドレインバイアスループ損失特性の一例を示す図である。図２において実線で示す特性線Ａは、ワイドバンドギャップ半導体ＦＥＴを用いた多段増幅器に実施の形態にかかる構成を適用した場合のドレインバイアスループ損失特性の一例を示し、一点鎖線で示す特性線Ｂは、ワイドバンドギャップ半導体ＦＥＴを用いた多段増幅器に実施の形態のハイパスフィルタに代えて従来のパルス成分遮断回路を備えた構成を適用した場合のドレインバイアスループ損失特性の一例を示している。なお、図２において斜線で示した点線より上方の領域は、ドレインバイアスループ損失がＦＥＴ２の利得より小さくなる領域、つまり、発振が発生する発振領域を示している。この発振領域とそれ以下の領域とを隔てる点線を、以下「発振境界線」という。

図２に示すように、実施の形態のハイパスフィルタに代えて従来のパルス成分遮断回路を備えた場合には、例えば、０．３ＧＨｚ以下の低周波数帯域において、ドレインバイアスループ損失がＦＥＴ２の利得より小さくなり、発振境界線を上回る帯域がある。一方、実施の形態にかかる構成を適用した場合には、低周波数帯域においてもドレインバイアスループ損失をＦＥＴ２の利得より十分に大きくすることができ、発振境界線を大きく下回っている。

このように、本実施の形態にかかる構成では、ワイドバンドギャップ半導体ＦＥＴを用いた場合でも、低周波数帯域におけるドレインバイアスループ損失を効果的に上昇させることができ、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。

以上説明したように、実施の形態の多段増幅器によれば、前段のＦＥＴに対する出力整合回路と後段のＦＥＴに対する入力整合回路との間に、２つの直流成分遮断コンデンサを直列に接続し、一端が各直流成分遮断コンデンサの接続点に接続され他端が接地された誘導性の線路を接続してハイパスフィルタを設け、ＦＥＴの利得やその周波数特性に応じて、ＦＥＴの動作周波数よりも低い周波数帯域におけるドレインバイアスループの損失がＦＥＴの利得を下回るように、直流成分遮断コンデンサのキャパシタンス値および線路のインダクタンス値を選択するようにしたので、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。

また、線路を誘導性の負荷とすることにより、従来のパルス成分遮断回路におけるＦＥＴの動作周波数に対して１／４波長となる長さの線路よりも小さい面積で実現できるので、回路の高密度実装が可能となる。

また、各直流成分遮断コンデンサおよび線路の容量をカットオフ周波数の算出式に基づき適宜選ぶことで、各直流成分遮断コンデンサおよび線路の不要な共振を避けることができるため、広帯域で良好な特性を得ることができる。

また、実施の形態にかかる構成は、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができるため、低周波数帯域の利得が高いＧａＮ等のワイドバンドギャップ半導体ＦＥＴを適用する多段増幅器に用いて好適である。ワイドバンドギャップ半導体によって形成されたＦＥＴは、耐電圧性が高く、許容電流密度も高いため、ＦＥＴの小型化が可能である。さらに、ワイドバンドギャップ半導体は、電力効率が低いという特性も有している。つまり、実施の形態にかかる多段増幅器のＦＥＴをワイドバンドギャップ半導体により構成することにより、更なる回路の高密度実装や多段増幅器の小型化、高効率化が可能となる。

なお、多段増幅器の全てのＦＥＴがワイドバンドギャップ半導体によって構成されていることが好ましいが、多段増幅器を構成する何れかのＦＥＴがワイドバンドギャップ半導体によって構成されていてもよい。また、ワイドバンドギャップ半導体の材料として窒化ガリウムを一例として説明したが、炭化珪素、あるいはダイヤモンドであってもよく、本実施の形態に記載の効果を得ることができる。

なお、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。

１，２電界効果トランジスタ（ＦＥＴ）
３入力整合回路（ＦＥＴ１）
４出力整合回路（ＦＥＴ１）
５入力整合回路（ＦＥＴ２）
６出力整合回路（ＦＥＴ２）
７，９，１５，１６直流成分遮断コンデンサ
１０ドレイン電源
１１ドレインバイアスループ
１２段間整合回路
１７線路
１８ハイパスフィルタ

Claims

高周波信号の増幅に用いられる多段増幅器であって、
複数段の増幅素子と、
各段の前記増幅素子の入力端子に接続され、入力インピーダンス整合をとると共に、前記入力端子にバイアス電圧を印加する入力整合回路と、
各段の前記増幅素子の出力端子に接続され、出力インピーダンス整合をとると共に、前記出力端子にバイアス電圧を印加する出力整合回路と、
前段の前記増幅素子に対する前記出力整合回路と後段の前記増幅素子に対する前記入力整合回路との間に直列接続された２つのコンデンサ、および、一端が２つの前記コンデンサ間の接続点に接続され他端が接地された誘導性の線路を含み構成されたハイパスフィルタと、
を備え、
前記コンデンサのキャパシタンス値および前記線路のインダクタンス値は、前記増幅素子の動作周波数よりも低い周波数帯域において、後段の前記増幅素子に対する前記出力整合回路と前段の前記増幅素子に対する前記出力整合回路と前記ハイパスフィルタとを介して形成されるバイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定された
ことを特徴とする多段増幅器。
複数段の前記各増幅素子の少なくとも１つ以上は、ワイドバンドギャップ半導体によって形成されたことを特徴とする請求項１に記載の多段増幅器。
前記ワイドバンドギャップ半導体は、窒化ガリウム系材料、炭化珪素、あるいはダイヤモンドであることを特徴とする請求項２に記載の多段増幅器。