JP2016163282A

JP2016163282A - 多段低雑音増幅器

Info

Publication number: JP2016163282A
Application number: JP2015043105A
Authority: JP
Inventors: 中原　和彦; Kazuhiko Nakahara; 和彦中原; 晃洋安藤; Akihiro Ando
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-03-05
Filing date: 2015-03-05
Publication date: 2016-09-05

Abstract

【課題】帯域阻止フィルタによる多段低雑音増幅器の損失を抑えるとともに、回路の小型化を図ることを目的とする。【解決手段】ＦＥＴ１と、ＦＥＴ１３と、ＦＥＴ１とＦＥＴ１３の段間に接続され、インダクタ５および第１のキャパシタ６からなる直列回路と第２のキャパシタ７との帯域阻止フィルタ８と、上記ＦＥＴ１と帯域阻止フィルタ８の間に接続され、インダクタ２、キャパシタ４およびバイアス端子３からなるバイアス回路１４と、帯域阻止フィルタ８とＦＥＴ１３の間に接続され、インダクタ１１、キャパシタ４およびバイアス端子９からなるバイアス回路１５を備える。【選択図】図１

Description

この発明は、増幅素子を多段に接続し、帯域阻止フィルタを設けた多段低雑音増幅器に関する。

従来の多段低雑音増幅器は、マイクロ波信号に対する不要波の出力を抑圧するために帯域阻止フィルタを設けている。帯域阻止フィルタは多段に接続された増幅素子の主線路に並列に接続している（例えば特許文献１参照）。

特開平３−２１５９４８号公報

しかしながら、従来の多段低雑音増幅器は、不要波の出力を阻止するための帯域阻止フィルタを主線路に対して並列に設けて接地しているので、多段低雑音増幅器の損失が増えるという問題がある。また、帯域阻止フィルタとは別に、主線路にバイアス回路を接続し、バイアス回路と帯域阻止フィルタの間の主線路にＤＣカット用キャパシタを接続することになるので、その分だけ回路が大きくなるという問題がある。

この発明は係る課題を解決するためになされたものであって、帯域阻止フィルタによる多段低雑音増幅器の損失を抑えるとともに、回路の小型化を図ることを目的とする。

この発明による多段低雑音増幅器は、複数の増幅素子と、上記それぞれの増幅素子の段間に接続され、インダクタおよび第１のキャパシタからなる直列回路と第２のキャパシタとの並列回路と、上記増幅素子と並列回路の間に接続され、インダクタ、キャパシタおよびバイアス端子からなるバイアス回路と、を備えたものである。

この発明によれば、帯域阻止フィルタによる多段低雑音増幅器の損失を抑えるとともに、回路の小型化を図ることができる。

実施の形態１による多段低雑音増幅器の構成を示す図である。

実施の形態１．

図１は、この発明に係る実施の形態１による多段低雑音増幅器の構成を示す図である。図１において、実施の形態１による多段低雑音増幅器は、増幅素子である電界効果トランジスタ（ＦＥＴ）１と、増幅素子であるＦＥＴ１３と、並列回路である帯域阻止フィルタ８と、バイアス回路１４と、バイアス回路１５と、インダクタ１２から構成される。この多段低雑音増幅器は、ＦＥＴ１のゲートとＦＥＴ１３のドレインとの間で、ＦＥＴ１のゲートから入力されるマイクロ波、ミリ波等の高周波信号について多段に電力を増幅する。

帯域阻止フィルタ８は、ＦＥＴ１とＦＥＴ１３の間で主線路に対し直列に接続される。バイアス回路１４は、ＦＥＴ１と帯域阻止フィルタ８の間で並列に接続される。バイアス回路１５は、帯域阻止フィルタ８とＦＥＴ１３の間で並列に接続される。

バイアス回路１４は、インダクタ２と、バイアス端子３と、ＤＣカット用のキャパシタ４で構成される。インダクタ２は、一端がＦＥＴ１のドレインと帯域阻止フィルタ８の間に接続され、他端がキャパシタ４の一方の電極に接続される。ＦＥＴ１のソースは接地されている。インダクタ２とキャパシタ４の間にバイアス端子３が接続される。キャパシタ４の他方の電極は接地されている。バイアス端子３はＦＥＴ１のドレインにバイアス電源を供給する。

バイアス回路１５は、インダクタ１１と、バイアス端子９と、抵抗１０と、ＤＣカット用のキャパシタ４で構成される。インダクタ１１は、一端が帯域阻止フィルタ８とインダクタ１２の一端の間に接続され、他端がキャパシタ４の一方の電極に接続される。インダクタ２とキャパシタ４の間にバイアス端子３が接続される。キャパシタ４の他方の電極は接地されている。インダクタ１２の他端はＦＥＴ１３のゲートに接続される。ＦＥＴ１３のソースは接地されている。バイアス端子９はＦＥＴ１３のゲートにバイアス電源を供給する。

帯域阻止フィルタ８は、インダクタ５と、第１のキャパシタであるキャパシタ６と、第２のキャパシタであるキャパシタ７から構成される。インダクタ５とキャパシタ６は直列に接続される。キャパシタ７は、インダクタ５とキャパシタ６の直列回路に対して、並列に接続される。

次に、実施の形態１による多段低雑音増幅器の動作について説明する。
ＦＥＴ１、ＦＥＴ１３は、入力された高周波信号を多段に増幅する。ＦＥＴ１で増幅された高周波信号の基本波は、インダクタ５とキャパシタ６を直列接続した回路に並列にキャパシタ７を装荷した帯域阻止フィルタ８に、入力する。帯域阻止フィルタ８において、インダクタ５とキャパシタ６の直列回路が基本波で直列共振することにより、基本波が低損失で通過する。

ここで、インダクタ５をＬ_１、キャパシタ６をＣ_１とすると、インダクタ５とキャパシタ６の直列接続により構成される直列共振回路は、基本波ｆ_０で共振する。直列共振は式（１）で表現される。

また、基本波ｆ_０より高い周波数の不要波ｆ（＞ｆ_０）は、インダクタ５とキャパシタ６の直列共振回路のインダクタ成分Ｌ_２は、式（２）で表現される。

さらに、式（１）、（２）より、式（３）が得られる。

キャパシタ７をＣ_２とすると、インダクタ５およびキャパシタ６の直列共振回路とキャパシタ７の並列回路は、インダクタ成分Ｌ_２と不要波ｆで並列共振することから、式（４）で表現される。

したがって、インダクタ５およびキャパシタ６の直列共振回路とキャパシタ７の並列回路の並列共振により、不要波ｆの通過が阻止される。

ここで、インダクタ５のＬ_１、キャパシタ６のＣ_１のいずれかを決めれば、式（２）〜（４）により、キャパシタ７のＣ_２を求めることができる。

実施の形態１による多段低雑音増幅器は、複数の増幅素子であるＦＥＴ１，１３と、上記それぞれの増幅素子の段間に接続され、インダクタ５および第１のキャパシタ６からなる直列回路と第２のキャパシタ７との並列回路である帯域阻止フィルタ８と、上記増幅素子と並列回路の間に接続され、インダクタ２、キャパシタ４およびバイアス端子３からなるバイアス回路１４と、インダクタ１１、キャパシタ４およびバイアス端子９からなるバイアス回路１５を備えたものである。

このようにＦＥＴ１，ＦＥＴ１３の段間に帯域阻止フィルタ８を設けることで、基本波ｆ_０を通過させ、不要波ｆの通過を阻止することができる。また、キャパシタ６とキャパシタ７により、バイアス回路１４とバイアス回路１５の間のＤＣカット用のキャパシタを兼用して構成することができる。このため、バイアス回路１４とバイアス回路１５の間と、帯域阻止フィルタ８とバイアス回路１４またはバイアス回路１５の間に、別のＤＣカット用のキャパシタを設ける必要がないので、回路をより小型にすることができる。

１ＦＥＴ（増幅素子）、２インダクタ、３バイアス端子、４キャパシタ、５インダクタ、６キャパシタ、７インダクタ、８帯域阻止フィルタ（並列回路）、９バイアス端子、１０抵抗、１１インダクタ、１２インダクタ、１３ＦＥＴ（増幅素子）、１４バイアス回路、１５バイアス回路。

Claims

複数の増幅素子と、
上記それぞれの増幅素子の段間に接続され、インダクタおよび第１のキャパシタからなる直列回路と第２のキャパシタとの並列回路と、
上記増幅素子と並列回路の間に接続され、インダクタ、キャパシタおよびバイアス端子からなるバイアス回路と、
を備えた多段低雑音増幅器。