JP2012134627A - 電力増幅器 - Google Patents

Abstract

【課題】 段間に減衰器を設けた構成において、利得切換前後での入力反射損失の劣化を抑制しつつ利得を切り換えることができる電力増幅器を提供する。また、段間に減衰器を設けた構成において、利得切換前後での通過位相差の増大を抑制しつつ利得を切り換えることができる電力増幅器を提供する。
【解決手段】 ＩＮ、ＯＵＴはＲＦ入力・出力端子であり、Ｔｒ１、Ｔｒ２はＨＢＴ（ヘテロ接合バイポーラトランジスタ）である。Ｆａ１、Ｆａ２はＦＥＴ（電界効果トランジスタ）である。Ｃｃ１、Ｃｃ２はデカップリング容量であり、Ｖｃ１、Ｖｃ２はパワー段Ｔｒ１、Ｔｒ２のコレクタ電源端子であり、Ｒａ１、Ｒａ２、Ｒａａ２、Ｒｇ１、Ｒｇ２は抵抗であり、Ｃｓ１は段間整合容量であり、Ｃｐ１は減衰器の並列容量であり、Ｖｇ１、Ｖｇ２は減衰器の制御端子である。抵抗Ｒａ１に直列に容量Ｃａ１が設けられている。
【選択図】図１

Description

この発明は、電力増幅器に関し、特に可変利得機能を有する高周波増幅器に関する。

従来、例えば、特開平１０−２６１９２５号公報に開示されているように、可変利得機能を有する高周波増幅器が知られている。この高周波増幅器は、入力整合回路と初段の増幅用ＦＥＴ（field effect transistor）との間に、可変減衰器を設けている。具体的には、この可変減衰器を構成するバイパス用ＦＥＴのドレインが、初段の増幅用ＦＥＴのゲートに接続している。また、このバイパス用ＦＥＴのゲートは、抵抗を介して利得制御電圧源に接続している。特開平１０−２６１９２５号公報の段落００２７によれば、上記構成において、その利得制御電圧源を制御することによりバイパス用ＦＥＴのドレイン・ソース間抵抗を変化させ、可変減衰器の減衰量を変化させている。これにより、高周波増幅器の利得を変化させることができる。

なお、特開平１０−２６１９２５号公報の段落００２２には、当該公報の構成において、多段増幅器を構成する態様についての記載がある。この記載によれば、初段の増幅用ＦＥＴの出力側にさらに次段の増幅用ＦＥＴを接続することにより多段増幅器を構成する旨が説明されている。

特開平１０−２６１９２５号公報 特開昭６２−１４３５０７号公報 特開２００２−１７１１０１号公報 特開平１−２５５４６９号公報

上記従来技術においても可変利得機能付の高周波増幅器が提供されているように、電力増幅器に利得切換機能が要求される場合が少なくない。例えばＷ−ＣＤＭＡ（Wideband-Code-Division-Multiple-Access）用の電力増幅器の場合、しばしば利得切替機能が要求される。その理由は、電力増幅器の入力側にＲＦトランシーバＬＳＩ（Radio Frequency Transceiver Large Scale Integration）が接続された構成において、出力電力レベル（Ｐｏｕｔ）が低い場合、利得が高いと、このＲＦトランシーバＬＳＩの出力電力を利得分下げる必要がしばしば生じるからである。

ＲＦ−ＬＳＩの出力における雑音レベルが十分に低くない場合には、相対的に信号と雑音レベルの比が小さくなり、ＲＦ−ＬＳＩ出力信号の信号対雑音比（ＳＮ比）が劣化するという問題が生ずる。この問題を避けるための有効な手段として、低出力時に電力増幅器の利得を下げることにより、ＳＮ比を改善する手法がある。その電力増幅器の利得を下げる機能を実現するために、減衰器を用いることができる。以下、説明の便宜のため、減衰器を表す意味でＡＴＴ（Attenuator）という用語を用いる場合がある。

図２０は、減衰器を用いた二段増幅器の構成の例を示す図である。図２０は、ＢｉＦＥＴ或いはＨＢＴプロセスを用いたＧａＡｓ系電力増幅器のブロック図の具体例を示している。図２０の構成において、ＡＴＴが、一段目（初段、1st stage）の増幅器と二段目（次段、2nd stage）の増幅器との間（以下、「段間」とも称す）に設けられている。一段目増幅器と二段目増幅器には、それぞれ、バイアス回路（Bias circuit for 1st stage, Bias circuit for 2nd stage）が設けられている。Ｖｒｅｆ−Ｇｅｎｅｒａｔｏｒが、電圧Ｖｅｎからリファレンス電圧Ｖｒｅｆを生成し、Ｖｒｅｆがそれぞれのバイアス回路に与えられている。
仮に、ＡＴＴを入力側（図２０における1st stageのＩＮ側）に設けた場合、減衰量の分だけ、ＡＴＴ状態（減衰器による減衰が行われている状態）における雑音指数（ＮＦ）の劣化に繋がる。すなわち、例えば前述した特開平１０−２６１９２５号公報にかかる高周波増幅器のように、入力整合回路と初段の増幅器との間に利得切換用の可変減衰器を配置している構成では、そのような雑音指数劣化のおそれがあるという欠点がある。また、本願発明者の知見によれば、特開平１０−２６１９２５号公報にかかる高周波増幅器は、利得切換目的で入力段に設けた容量を、スイッチで切り換える構成であり、このような構成は利得切換前後での位相変化が大きくなってしまうという欠点もある。
こういった欠点に対し、図２０のように段間に減衰器を設ける構成によれば、そのような雑音指数の劣化を避けることができる。

しかしながら、本願発明者は、更なる鋭意研究を行ったところ、図２０に示すような段間に減衰器を設けた二段増幅器において、入力反射損失悪化や通過位相差増大という問題が生ずることを見出した。つまり、段間の減衰器の構成によっては、利得切換の前後において、入力反射損失が大きく悪化してしまったり通過位相差が増大してしまったりするという問題が生じうる。本願発明者は、これらの高周波特性の悪化の問題を、段間に設けた減衰器の構成の工夫により解決するという新規な技術を見出すに至った。

この発明は、上記のような課題を解決するためになされたもので、段間に減衰器を設けた構成において、利得切換前後での入力反射損失の劣化を抑制しつつ利得を切り換えることができる電力増幅器を提供することを目的とする。

また、この発明は、段間に減衰器を設けた構成において、利得切換前後での通過位相差の増大を抑制しつつ利得を切り換えることができる電力増幅器を提供することを、他の目的とする。

第１の発明は、上記の目的を達成するため、電力増幅器であって、
第１の増幅部と、
前記第１の増幅部からの信号を受け、当該信号を増幅する第２の増幅部と、
前記第１の増幅部と前記第２の増幅部との間に介在する減衰器であって、少なくとも１つの並列アームおよび少なくとも１つの直列アームを含む複数のアームと、前記複数のアームに設けられ前記第１の増幅部と前記第２の増幅部との間に対する前記複数のアームの電気的な接続の状態を切り換えるスイッチと、を有しており、前記第１の増幅部の側から見たときに前記複数のアームが並列アームから直列アームの順に並べて配置された減衰器と、
を備えることを特徴とする。

第２の発明は、上記の目的を達成するため、電力増幅器であって、
第１の増幅部と、
前記第１の増幅部からの信号を受け、当該信号を増幅する第２の増幅部と、
前記第１の増幅部と前記第２の増幅部との間に介在する減衰器であって、少なくとも１つの並列アームおよび少なくとも１つの直列アームを含む複数のアームと、前記複数のアームに設けられ前記第１の増幅部と前記第２の増幅部との間に対する前記複数のアームの電気的な接続の状態を切り換えるスイッチと、前記減衰器による減衰の際に当該減衰がされる信号の経路に介在するように、前記直列アームに対して直列に容量成分またはインダクタンス成分を形成する素子と、を備えた減衰器と、
を備えることを特徴とする。

第１の発明によれば、利得切換前後での入力反射損失の劣化を抑制しつつ、利得を切り換えることができる電力増幅器が提供される。

第２の発明によれば、利得切換前後での通過位相差の増大を抑制しつつ、利得を切り換えることができる電力増幅器が提供される。

本発明の実施の形態１にかかる電力増幅器の回路図である。 本発明の実施の形態１にかかる電力増幅器における、各種特性を説明するための図である。 本発明の実施の形態１にかかる電力増幅器における、各種特性を説明するための図である。 本発明の実施の形態１にかかる電力増幅器における、各種特性を説明するための図である。 本発明の実施の形態２にかかる電力増幅器の回路図である。 本発明の実施の形態２にかかる電力増幅器の通過位相特性を示す図である。 本発明の実施の形態３にかかる電力増幅器の回路図である。 本発明の実施の形態３に係る電力増幅器のＰｏｕｔ_ｖｓ_Ｇｐ特性を示す図である。 本発明の実施の形態３に対する比較のために示すＬａ１が無い場合の通過位相特性である。 本発明の実施の形態３にかかるＬａ１を有する図７の回路構成における通過位相特性である。 本発明の実施の形態４にかかる電力増幅器の回路図である。 本発明の実施の形態５にかかる電力増幅器の回路図である。 本発明の実施の形態６にかかる電力増幅器の回路図である。 本発明の実施の形態７にかかる電力増幅器の回路図である。 本発明の実施の形態８にかかる電力増幅器の回路図である。 本発明の実施の形態９にかかる電力増幅器の回路図である。 本発明の実施の形態１０にかかる電力増幅器の回路図である。 本発明の実施の形態１１にかかる電力増幅器の回路図である。 本発明の実施の形態１２にかかる電力増幅器の回路図である。 減衰器を用いた二段増幅器の構成の例を示す図である。 実施の形態１に対する比較例として本願発明者が例示する、図２０の段間にステップ減衰器（ステップＡＴＴ）を用いた場合の回路構成例である。 図２１に示す比較例の電力増幅器における、各種特性を説明するための図である。 図２１に示す比較例の電力増幅器における、各種特性を説明するための図である。 図２１に示す比較例の電力増幅器における、各種特性を説明するための図である。 図２１に示す比較例の電力増幅器における、各種特性を説明するための図である。 図２１を用いて説明した比較例の電力増幅器に関する作用を説明するための図である。 図２１を用いて説明した比較例の電力増幅器に関する作用を説明するための図である。 図２１を用いて説明した比較例の電力増幅器に関する作用を説明するための図である。 本発明の実施の形態１にかかる電力増幅器に関する作用を説明するための図である。 本発明の実施の形態１にかかる電力増幅器に関する作用を説明するための図である。 本発明の実施の形態１にかかる電力増幅器に関する作用を説明するための図である。

実施の形態１．
［実施の形態１の構成、動作］
図１は、本発明の実施の形態１にかかる電力増幅器の回路図である。実施の形態１では、図２０と同様に、減衰器が、一段目（初段）の増幅器と二段目（次段）の増幅器との間に設けられている。以下、便宜上、「複数の増幅器の間」や、「前段の増幅器の出力端子と後段の増幅器の入力端子との間」を、「段間」とも称す。実施の形態１にかかる電力増幅器は、図２０の二段増幅器における段間のステップ減衰器（ステップＡＴＴ）の構成として用いることができる。すなわち、図１は、ステップ減衰器を段間に有する、利得切替機能付き電力増幅器の回路図である。なお、図１の回路図では、バイアス回路は省略している。
以下、減衰器による減衰が行われている状態のことを、便宜上、「ＡＴＴ状態」とも称す。図２０および図１のように減衰器を段間に設けた増幅回路構成によれば、減衰器を入力側に設けた場合の弊害、つまり減衰量の分だけＡＴＴ状態における雑音指数（ＮＦ）の劣化に繋がるという弊害を、回避することができる。

図１において、各符号が指し示す構成は、下記の通りである。
すなわち、図１において、ＩＮ、ＯＵＴはＲＦ入力・出力端子であり、Ｔｒ１、Ｔｒ２はＨＢＴ（ヘテロ接合バイポーラトランジスタ）である。図１において、Ｆａ１、Ｆａ２はＦＥＴ（電界効果トランジスタ）である。本実施形態では、Ｆａ１、Ｆａ２は、Ｄ−ｍｏｄｅ（デプレションモード：ノーマリオフ）−ＦＥＴである。また、図１において、Ｃｃ１、Ｃｃ２はデカップリング容量であり、Ｖｃ１、Ｖｃ２はパワー段Ｔｒ１、Ｔｒ２のコレクタ電源端子であり、Ｒａ１、Ｒａ２、Ｒａａ２、Ｒｇ１、Ｒｇ２は抵抗であり、Ｃｓ１は段間整合容量であり、Ｃｐ１は減衰器の並列容量であり、Ｖｇ１、Ｖｇ２は減衰器の制御端子である。また、図１において、「Input-matching」は入力整合回路であり、「Output-matching」は出力整合回路であり、これら入力整合回路と出力整合回路はインピーダンス整合を目的としている。「Interstage」は段間整合(Interstage Matching Circuit)である。

現在、ＣＤＭＡをはじめとする携帯電話用電力増幅器或いは無線ＬＡＮ用電力増幅器として、ＧａＡｓ−ＨＢＴ電力増幅器が広く用いられている。ＧａＡｓ−ＨＢＴプロセスは、従来の負の閾値電圧を有するＧａＡｓ−ＦＥＴ電力増幅器の欠点である負のゲートバイアス電圧を必要とせず、単一電源動作可能且つＦＥＴ系より均一なデバイス特性を提供できる。そのため、近年、盛んに携帯電話や無線ＬＡＮをはじめとする電力増幅器にＧａＡｓ−ＨＢＴプロセスが適用されている。そこで、これらの利点を得るように、実施の形態１でもＧａＡｓ−ＨＢＴプロセスを用いてＴｒ１，Ｔｒ２を形成するものとする。
また、ＧａＡｓ−ＨＢＴプロセスが用いられるようになった以降、さらに最近では、ＢｉＦＥＴプロセスが製品に適用され始めている。ＢｉＦＥＴプロセスによれば、ＧａＡｓ−ＨＢＴと同一基板上にＦＥＴを作製することができる。そこで、実施の形態１でもこのＢｉＦＥＴプロセスを用いるものとする。なお、通常、ＧａＡｓ系ＢｉＦＥＴプロセスの場合、ＨＢＴとＤ−ｍｏｄｅＦＥＴが搭載される。そこで、実施の形態１でも、Ｆａ１，Ｆａ２はＤ−ｍｏｄｅ−ＦＥＴとしている。そして、図１は回路図であり基板の具体的構成を明記していないが、実施の形態１では、ＨＢＴであるＴｒ１やＴｒ２とＤ−ｍｏｄｅ−ＦＥＴであるＦａ１やＦａ２を、同一基板上（同じ半導体基板上）に搭載するものとする。

実施の形態１にかかる電力増幅器は前述したようにステップ減衰器を有しており、実施の形態１ではこのステップ減衰器がＬ型減衰器である。Ｌ型減衰器は、それぞれが抵抗を含む、直列アームおよび並列アームを有している。直列アームは、Ｔｒ１とＴｒ２との間に直列に挿入されるアームである。並列アームは、Ｔｒ１とＴｒ２との間にいわば並列的に接続するアームであり、具体的には回路部の一端がＴｒ１とＴｒ２との間の線路部に接続しかつ回路部の他端がグランド等に接続するアームである。実施の形態１においては、減衰器のそれぞれのアームにスイッチＦａ１，Ｆａ２が設けられている。これらのスイッチのＯＮ／ＯＦＦによりそれぞれのアームの電気的接続状態が変化し、ＡＴＴ状態と、減衰器が減衰をしない状態（通過状態）とを切り換えることができる。その結果、電力増幅器に利得切替機能を搭載することができる。
実施の形態１かかる電力増幅器では、図１においてＲａ１、Ｆａ１、Ｒｇ１およびＶｇ１で構成された回路部が、Ｌ型減衰器における「直列アーム」に相当している。直列アームは、Ｔｒ１とＴｒ２との間に直列に挿入されている。また、実施の形態１かかる電力増幅器では、Ｒａａ２、Ｆａ２、Ｒａ２、Ｃｐ１、Ｒｇ２およびＶｇ２で構成される回路部が、Ｌ型減衰器における「並列アーム」に相当している。
Ｃｐ１の一方の端子はグランドに接続し、他方の端子がＲａ２の一方の端子に接続している。Ｒａ２とＣｐ１とは直列に接続し、Ｒａ２の他方の端子は、Ｆａ２およびＲａａ２に接続している。Ｆａ２とＲａａ２は並列に接続している。Ｆａ２のゲートは、Ｒｇ２を介して、Ｖｇ２に接続している。Ｒａ１は、Ｔｒ１とＴｒ２との間に直列に挿入されている。図１に示すように、Ｆａ１は、Ｒａ１に対して並列に接続している。Ｆａ１のゲート端子は、Ｒｇ１を介してＶｇ１に接続している。
段間整合容量であるＣｓ１は、直列アームと段間整合回路Interstageとの間に直列に接続し、それらの間に介在している。入力整合回路Input-matchingは、ＲＦ入力端子であるＩＮとＴｒ１のベース端子との間に介在している。出力整合回路Output-matchingは、ＲＦ出力端子であるＯＵＴとＴｒ２の出力側（コレクタ端子）との間に介在している。段間整合回路Interstageは、Ｃｓ１とＴｒ２のベース端子との間に介在している。

図１では、減衰器の並列アームが初段Ｔｒ１のコレクタ−ＧＮＤ（グランド）間と並列に設けられている。このような実施の形態１にかかる構成において、利得切替動作は以下の通りに行われる。Ｖｇ１＝Ｖｃ１（＝３．４Ｖ）、Ｖｇ２＝０Ｖの時、Ｆａ１はＯＮ、Ｆａ２はＯＦＦで、減衰器は通過状態（減衰をせずに自身を通過させる状態）となる。逆に、Ｖｇ１＝０Ｖ、Ｖｇ２＝Ｖｃ１（＝３．４Ｖ）の時、Ｆａ１はＯＦＦ、Ｆａ２はＯＮで、ＲＦ信号は抵抗Ｒａ１、Ｒａ２において減衰を受けるので、減衰器は減衰を行う状態（ＡＴＴ状態）となる。

［実施の形態１にかかる効果］
以下、本発明の実施の形態１にかかる電力増幅器の奏する効果について、図２１乃至２５に示す比較例も用いつつ説明する。なお、図２１の回路図をはじめとする下記の内容は、実施の形態１の効果を説明するための比較例を示す図である。これらの図や比較例の説明の内容は、本願発明者が鋭意研究の過程で見出した見解を述べるためものであり、これらを従来技術として自認するものではない。

（比較例の説明）
Ｗ−ＣＤＭＡ（Wideband-Code-Division-Multiple-Access、符号分割多重接続）用電力増幅器の場合、しばしば利得切替機能が要求される。すなわち、出力電力レベル（Ｐｏｕｔ）が低い場合、利得が高いと、電力増幅器の入力側に接続されるＲＦトランシーバＬＳＩの出力電力を利得分下げる必要が、しばしば生じる。具体的に述べれば、出力電力レベルＰｏｕｔがＰｏｕｔ＜１２ｄＢｍというように低い場合、利得が２７ｄＢ以上に高いと、ＲＦトランシーバＬＳＩ出力電力を利得分下げる必要が生じる。
例えば、電力増幅器のＰｏｕｔが−４０ｄＢｍの場合、利得２８ｄＢとすると、ＲＦ−ＬＳＩの出力電力は−６８ｄＢｍとなる。この際、ＲＦ−ＬＳＩの出力における雑音レベルが十分に低くない場合には、相対的に信号と雑音レベルの比が小さくなり、ＲＦ−ＬＳＩ出力信号の信号対雑音比（ＳＮ比）が劣化する。この問題を避けるため有効な手段として、低出力時に電力増幅器の利得を下げることにより、ＳＮ比を改善する手法がある。

図２１は、実施の形態１に対する比較例として本願発明者が例示する、図２０の段間にステップ減衰器（ステップＡＴＴ）を用いた場合の回路構成例である。バイアス回路は省略している。図２１において、図１と対応する符号は、図１と同様の構成を指し示している。つまり、ＩＮ、ＯＵＴはＲＦ入力・出力端子、Ｔｒ１、Ｔｒ２はＨＢＴ、Ｆａ１、Ｆａ２はＤ−ｍｏｄｅ−ＦＥＴ、Ｃｃ１、Ｃｃ２はデカップリング容量、Ｖｃ１、Ｖｃ２はパワー段Ｔｒ１、Ｔｒ２のコレクタ電源端子、Ｒａ１、Ｒａ２、Ｒａａ２、Ｒｇ１、Ｒｇ２は抵抗、Ｃｓ１は段間整合容量、Ｃｐ１は減衰器の並列容量、Ｖｇ１、Ｖｇ２は減衰器の制御端子である。

図２１にかかる比較例の電力増幅器では、Ｖｇ１＝Ｖｃ１（＝３．４Ｖ）、Ｖｇ２＝０Ｖの時、Ｆａ１がＯＮ、Ｆａ２がＯＦＦとなり、減衰器は通過状態（Ｔｈｒｕ）である。一方、Ｖｇ１＝０Ｖ、Ｖｇ２＝Ｖｃ１の時、Ｆａ１がＯＦＦ、Ｆａ２がＯＮとなり、Ｔｒ１の出力電力は、Ｒａ１、Ｒａ２で減衰され、減衰器は減衰状態（ＡＴＴ状態）となる。
なお、図２１でも減衰器が段間に設けられているので、減衰器を入力側に設けた場合の問題は、回避される。つまり、図２１の構成においても、減衰量の分だけ（本比較例では１３ｄＢ）、ＡＴＴ状態における雑音指数（ＮＦ）の劣化に繋がるという問題は回避することができる。

図２２乃至２５は、図２１に示す比較例の電力増幅器における、各種特性を説明するための図である。図２２は、Ｐｏｕｔ−Ｇｐ（利得）特性例を示す図である。図２３は、図２１におけるＴｒ１の負荷インピーダンスの例を示す図である。図２４は、入力端（ＩＮ）での反射損失特性を例示する図である。図２５は、図２２の特性における通過位相特性を示す。
図２２に示す利得（Ｇｐ）と出力電力（Ｐｏｕｔ）は、減衰器の通過、減衰状態における電力増幅器の利得の変化の様子と、その状態で動作可能な最大Ｐｏｕｔを示している。図２４に示すように、反射損失ＲＬｉｎは減衰器が減衰状態の際、大きく劣化する。これは、図２３において、Ｔｒ１の負荷インピーダンスが、減衰状態への切替わり（Ｔｈｒｕ状態／ＡＴＴ状態の変化）に応じて大きく変化することに起因する。負荷インピーダンスの変化が、Ｔｒ１のベース・コレクタ間容量を介して入力側に変化をもたらし、入力反射損失が変化する。
なお、図２５に示すように、減衰器における通過状態と減衰状態との切替の前後で、電力増幅器の通過位相が−３０°程度変化する。素子ばらつき等を考慮すると、この比較例の特性では、切替前後の通過位相の偏差が大きすぎて、Ｗ−ＣＤＭＡシステムに要求される±３０°以内の位相偏差を満足することができない。なお、図２５の例では、減衰状態において位相が遅れる場合を例に挙げたが、これとは逆に進み位相になる場合もある。どちらになるかは、入力・段間・出力整合回路の構成方法、定数設定に依存する。もちろん、理想的な減衰器は通過・減衰状態の前後で通過位相を変化させないが、製品として実現可能な減衰器においてはある程度は変化する。

（実施の形態１にかかる特性と、実施の形態１と比較例との効果比較）
図２乃至図４は、本発明の実施の形態１にかかる電力増幅器における、各種特性を説明するための図である。図２は、実施の形態１に係る初段直後にＡＴＴを備えた電力増幅器の初段Ｔｒ１の負荷インピーダンスを示す図である。図３は、実施の形態１に係る入力側の反射損失を示す図である。図４は、実施の形態１に係る通過位相特性を示す図である。

図２乃至図４と、図２２乃至２５とをそれぞれ比較してみる。そうすると、図２に示すように、初段Ｔｒ１の負荷インピーダンスの利得切替前後の変動が大幅に抑制されることが分かる。その結果、図３に示すように、利得切替前後の入力反射損失の劣化を抑制できる。

以上説明したように、本発明の実施の形態１にかかる電力増幅器によれば、初段Ｔｒ１の直後に並列アームが配置されるように構成されたＬ型減衰器を備えることにより、利得切換前後での入力反射損失の劣化を抑制しつつ、利得を切り換えることができる電力増幅器が提供される。つまり、実施の形態１にかかる電力増幅器では、段間のＬ型減衰器が、Ｔｒ１の側から見たときに並列アームから直列アームへと並べて配置された構成を備えている。この構成により、比較例のごとく直列アームから並列アームの順番に配置されたＬ型減衰器を備える電力増幅器と比べて、利得切換前後での入力反射損失の劣化を抑制しつつ、利得を切り換えることができる。

なお、減衰器のＯＮ／ＯＦＦ間（つまり利得切換前後）で入力反射損失を良好な特性に維持できないということは、入力反射損失を維持するという目的でＢｉＦＥＴによる二段増幅器を実際に設計してみなければ、判明しない事項である。本願発明者は、この事項を見出したものである。

特に、ＨＢＴ増幅器の場合、パワー動作時のＨＢＴのベース・コレクタ間容量が大きいためにコレクタからベース端子へのＲＦ信号のフィードバック量が大きい素子では顕著となり、入力反射損失の維持が極端に難しくなる。この事項は、広く知られている事項ではない。本願発明者は、この事項を見出したものである。

［実施の形態１にかかる電力増幅器の作用］
以下、本発明の実施の形態１にかかる電力増幅器の作用について、図２６乃至３１を用いつつ、詳細に説明する。すなわち、Ｔｒ１以降に並列アームから複数のアームを並べることによって、具体的には実施の形態１によればＴｒ１直後に並列アームが存在することによって、どのような作用を経て、図１（ｂ）のように負荷インピーダンスの利得切換前後の変動が小さくなるのかについて、以下、説明する。

以下では、前述した図２１の比較例を用いつつ説明を行う。図２６乃至２８は、図２１を用いて説明した比較例の電力増幅器に関する作用を説明するための図である。一方、図２９乃至３１は、図１を用いて説明した実施の形態１にかかる電力増幅器に関する作用を説明するための図である。なお、図２７、２８および図３０、３１には、図２６および図２９のそれぞれにおける位置Ａ，Ｂ，Ｃについてのインピーダンスが示されている。各図からは、位置Ａ，Ｂ，Ｃに応じたインピーダンスの変化の様子を読み取ることができる。このインピーダンス変化の様子は、図２６および図２９のそれぞれの減衰器がＯＮしている場合におけるインピーダンス変化を示すものである。

（比較例における作用）
図２６に示す回路は、図２１を用いて説明した電力増幅器の回路である。図２７および図２８は、図２６の電力増幅器において減衰器がＯＮしている場合におけるインピーダンス変化を示し、Ａ点→Ｂ点→Ｃ点におけるインピーダンスの変化の様子を矢印で示している。
図２７のＡ点は、Ｆａ２、Ｒａ２、および有限の容量Ｃｐ１からなる並列アームによって、図中の矢印に沿ってＢ点へと移動する。次に、図２８において、Ｂ点は、Ｆａ１、Ｒａ１からなる直列アームによって、図中の矢印に沿ってＣ点へと移動する。これに対し、減衰器のＯＦＦ時のＣ点のインピーダンスは、ＦＥＴのＯＮ抵抗を無視すると、図２７，２８上におけるＡ点と同じ位置である。
減衰器がＯＮしている場合におけるインピーダンスに相当するＣ点と、減衰器のＯＦＦ時のＣ点のインピーダンスに相当するＡ点とを比較してみると、図２６に示す比較例の構成では、相当に大きく異なるインピーダンスになっていることがわかる。

（実施の形態１における作用）
一方、図２９に示す回路は、本発明の実施の形態１にかかる電力増幅器（つまり図１に示した回路構成）である。図３０および図３１は、図２９の電力増幅器において減衰器がＯＮしている場合におけるインピーダンス変化を示し、Ａ点→Ｂ点→Ｃ点におけるインピーダンスの変化の様子を矢印で示している。
図３０において、Ａ点は、並列アームによって、図中の矢印に沿ってＢ点へと移動する。次に、図３１において、Ｂ点は、直列アームによって、図中の矢印に沿ってＣ点へと移動する。並列アームと直列アームとではインピーダンス点を移動させる方向が異なっている。そのような作用の結果として、図３０および図３１に示すように、Ｃ点が、原理的にＡ点とほぼ同じインピーダンス点へと移動する。
図３０、３１と図２７，２８とを比較すると、図２９の構成においてＣ点が原理的にＡ点とほぼ同じインピーダンス点へと移動できる理由が、Ａ点の直前（すなわち図２９の紙面左側）にまず直列アーム、さらにその前（すなわち図２９のさらに紙面左側）に並列アームがあるためであることを図示的に理解できる。このように、Ｔｒ１側から見て先ず並列アームが位置し次に直列アームが位置するという構成によって、減衰器のＯＮ時のＣ点のインピーダンスが、減衰器のＯＦＦ時のＣ点のインピーダンス（すなわち、Ａ点）と、ほぼ等しくなることができる。このように、実施の形態１によれば、並列アームと直列アームとでそれぞれ生ずるインピーダンス変化方向をうまく利用して、減衰器のＯＮとＯＦＦの切換前後における、インピーダンス変化を抑制することができる。その結果、Ｔｒ１の負荷インピーダンスが減衰器のＯＮ／ＯＦＦ前後で変動せず、即ち入力反射損失も変動しないという効果を実現することができる。

なお、上述した実施の形態１においては、Ｔｒ１を含む初段の増幅器が、前記第１の発明における「第１の増幅部」に、Ｔｒ２を含む二段目の増幅器が、前記第１の発明における「第２の増幅部」に、それぞれ相当している。また、上述した実施の形態１においては、図１の回路図におけるステップ減衰器であるＬ型減衰器が、前記第１の発明における「減衰器」に、図１においてＲａ１、Ｆａ１、Ｒｇ１およびＶｇ１で構成された直列アームが、前記第１の発明における「直列アーム」に、Ｒａａ２、Ｆａ２、Ｒａ２、Ｃｐ１、Ｒｇ２およびＶｇ２で構成された並列アームが、前記第１の発明における「並列アーム」に、それぞれ相当している。

［実施の形態１の変形例］
実施の形態１では、Ｌ型減衰器を用いたが、本発明はこれに限られるものではなく、Π（パイ）型減衰器を用いても良い。Π（パイ）型減衰器を用いる場合、例えば、Ｔｒ１の側から見て、並列アーム、直列アーム、並列アーム、直列アームの順に並ぶようにアームを配置すれば、上述したのと同様の作用によって、減衰器のＯＮ時のＣ点のインピーダンスが、減衰器のＯＦＦ時のＣ点のインピーダンス（すなわち、Ａ点）と、ほぼ等しくなることができる。

なお、上述した実施の形態１において、位相変化に関しては、図４のような特性となる。ＡＴＴ状態の位相変化は、容量Ｃｐ１を大きくし、抵抗Ｒａ１、Ｒａ２の値とＦａ１、Ｆａ２のゲート幅及び段間整合定数などを適切に選択すると、ある程度の変化を抑制できる。例えば、目標＜３０°以内に対して１０°〜２０°以内にできる。そこで、実施の形態１において、容量Ｃｐ１の大きさ、抵抗Ｒａ１、Ｒａ２の値、Ｆａ１、Ｆａ２のゲート幅、および段間整合定数のうち一つ以上について、位相変化を十分に抑制できる程度の（１０°〜２０°以内となる程度の）仕様に定めてもよい。特に、Ｃｐ１の増大は有効であるため、位相変化を１０°〜２０°以内となる程度の大きさにＣｐ１を定めても良い。

実施の形態１では、二段増幅器に対して本発明を適用した形態の電力増幅器が提供されている。しかしながら、本発明はこれに限られるものではない。二段以上の多段増幅器に対して本発明を適用しても良い。すなわち、一段目、二段目の次に、３段目の増幅回路部（例えばＴｒ１、Ｔｒ２と同様にＧａＡｓ−ＨＢＴ）を備えた、三段増幅器に対して、本発明を適用しても良い。つまり、三段以上の所望の段数の複数段増幅器に対して、本発明を適用しても良い。その場合、段間に設ける減衰器の構成を、上述した実施の形態１と同様に、入力段側から見て、先ず並列アームが位置し次に直列アームが位置するという構成にすればよい。
なお、本願発明者は、三段増幅器（例えばＢｉＦＥＴ三段増幅器）の場合には、一段目と二段目との間に、実施の形態１にかかる減衰器（ＦＥＴ−ＡＴＴ）を設けることが好ましいということも見出している。仮に、二段目と３段目との間に実施の形態１にかかる減衰器を設けた場合、一段目と二段目の間に実施の形態１にかかる減衰器を設けた場合と比べると、入力反射損失の劣化を抑制する効果（つまり入力反射損失を利得切換前後で維持する効果）が非常に小さくなる。その理由は、二段目のパワーＨＢＴの入力インピーダンスの変化が初段のパワーＨＢＴの入力反射損失に対して及ぼす影響が、非常に小さくなるからである。このような観点から、三段増幅器（例えばＢｉＦＥＴ三段増幅器）の場合には、一段目と二段目との間に、実施の形態１にかかる減衰器（ＦＥＴ−ＡＴＴ）を設けることが好ましい。

なお、実施の形態１にかかる電力増幅器は二段階の利得切換であり、ステップ減衰器を用いている。しかしながら、本発明はこれに限られるものではない。［実施の形態１にかかる作用］において説明したように、上記の実施の形態１にかかる回路構成は、原理的に、Ｔｒ１の負荷インピーダンスの変動を抑制するように作用する。従って、ＡＴＴをＯＮ／ＯＦＦの二段階のステップだけでなく、ＯＮ→ＯＦＦ、ＯＦＦ→ＯＮを連続的に可変させるようにして利得切換をする際にも、入力反射損失の変動の抑制効果を発揮することができる。従って、二段以上の段数の利得切換やより連続的な利得可変を行う場合であっても、その機能を担う減衰器の構成を、実施の形態１と同様に相対的に入力段側の位置に先ず並列アームを設ける構成とすることによって、本発明の効果を得ることができる。

なお、実施の形態１では、Ｔｒ１、Ｔｒ２をＨＢＴとした構成であるＨＢＴ増幅器を用いた。しかしながら、本発明はこれに限られるものではない。ＨＢＴ増幅器ではなく、ＦＥＴ増幅器を用いても良い。つまり、Ｔｒ１、Ｔｒ２をＦＥＴ増幅器に置換しても良い。但し、ＨＢＴ増幅器の方が、動作時におけるベース・コレクタ間容量が大きく、本発明の効果は大きいと考えられる。また、実施の形態１ではＴｒ１、Ｔｒ２をＧａＡｓ−ＨＢＴとしたが、これに代えてＳｉＧｅ−ＨＢＴを用いても良い。

なお、本実施形態では、入力整合回路は、図 に示すような、２つのキャパシタ（例えばＣｉｎ１，Ｃｉｎ２）と、インダクタ素子（例えばＬｉｎ１）とからなる回路としてもよい。一方、出力整合回路は、２つのインダクタ素子（例えばＬ２１、Ｌ２２）と、３つの容量（Ｃ２１、Ｃ２２、Ｃ２３）とからなる回路としてもよい。段間整合回路は、２つの容量（Ｃｉｎｔ３、Ｃｉｎｔ４）および１つのインダクタ素子（Ｌｉｎｔ２）とからなる回路としても良い。
ただし、入力・出力・段間整合回路の回路構成は、設計次第でいくつものバリエーションがある。従って、本発明にかかる電力増幅器に用いられる入力・出力・段間整合回路の回路構成は、上記の構成に限られるものではない。

なお、上述の説明では、Ｗ−ＣＤＭＡ（Wideband-Code-Division-Multiple-Access）について言及したように、携帯電話への用途を前提に背景を説明している。その理由は、減衰器のＯＮ／ＯＦＦ前後での入力反射損失変動や通過位相変動を重要視するシステムとして、Ｗ−ＣＤＭＡやＬＴＥのような携帯電話システムが代表的、典型的だからである。しかしながら、本発明にかかる電力増幅器は、携帯電話への用途のみに限定されるものではない。入力反射損失変動や通過位相変動を重要視する各種システム、例えば衛星通信用途のシステムなどは、携帯電話同様に線形ディジタル変調システムを利用する。このようなシステムに対しても、本発明の効果は有効に発揮される。

実施の形態２．
実施の形態１にかかる電力増幅器によれば、入力反射損失の劣化を抑制することができる。しかし、利得切替前後の通過位相の変化までは抑制できない。位相変化に関しては、上記実施の形態１において図２１乃至２５を用いて述べた比較例と同様に変化する。図４はこの様子を示しており、図４と図２５において同様の位相変化が生じている。ＡＴＴ状態の位相変化は、容量Ｃｐ１を大きくし、抵抗Ｒａ１、Ｒａ２の値とＦａ１、Ｆａ２のゲート幅及び段間整合定数などを適切に選択すると、ある程度の変化を抑制できる。Ｃｐ１の増大は特に有効であるが、Ｃｐ１の増大に頼るとしばしばＣｐ１が１００ｐＦ以上の大きさとなり、実際にＩＣ上に実現するにはコスト増大となり現実的ではない。従って、ＭＭＩＣ上で実現可能な他の抑制方法が必要である。この点に鑑み、本発明の実施の形態２にかかる電力増幅器は、利得切換の前後での通過移送変化を抑制することができる構成を提供するものである。

［実施の形態２の構成］
図５は、本発明の実施の形態２にかかる電力増幅器の回路図である。具体的には、図５は、通過位相を補償するためのキャパシタ付きの減衰器を備えた電力増幅器を示す回路図である。以下、通過位相を補償するための容量を、「通過位相補償容量」とも称す。ステップ減衰器を段間に有する利得切替機能付き電力増幅器の回路構成を示している。実施の形態２にかかる電力増幅器は、抵抗Ｒａ１に直列に容量Ｃａ１が設けられている。このＣａ１を備える点が、実施の形態１の電力増幅器の回路構成（図１参照）とは異なっている。なお、実施の形態２にかかる電力増幅器の構成は、この点を除き、実施の形態１にかかる電力増幅器の構成と同様とする。重複を避けるために、実施の形態１で述べた構成と同一あるいは相当する構成には同じ符号を付し、適宜に説明を省略ないしは簡略化する。

［実施の形態２の動作］
実施の形態２にかかる電力増幅器の構成は、抵抗Ｒａ１に直列に容量Ｃａ１が設けられている。この容量Ｃａ１は、減衰器がＡＴＴ状態である時だけ作用し、且つＲＦ信号経路に直列に設けられているので、信号位相を進める働きがある。
図６は、実施の形態２にかかる電力増幅器の通過位相特性を示す図である。図６に示すように、実施の形態２によれば、利得切替前後（通過・減衰状態間）の通過位相の変化を抑制することができる。具体的な容量値は、例えば、Ｃａ１が５ｐＦ、Ｃｐ１が１５ｐＦ程度とすることにより、Ｃｐ１の増大のみに頼るときのＣｐ１＝１００ｐＦ程度の場合と同等の、通過位相変化の抑制効果が得られる。
なお、これ以外に、実施の形態１にかかる電力増幅器の効果と同様の効果も備えられている。実施の形態２にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態３．
図７は、本発明の実施の形態３にかかる電力増幅器の回路図である。具体的には、図７は、通過位相を補償するためのインダクタ素子付きの減衰器を備えた電力増幅器を示す図である。以下、通過位相を補償するためのインダクタンスを、「通過位相補償Ｌ」とも称す。ここで、図５に示す実施の形態２にかかる電力増幅器との違いは、抵抗Ｒａ１に対して直列に、容量Ｃａ１ではなくインダクタＬａ１が設けられていることである。なお、実施の形態３にかかる電力増幅器の構成は、この点を除き、実施の形態２にかかる電力増幅器の構成と同様とする。重複を避けるために、実施の形態１で述べた構成と同一あるいは相当する構成には同じ符号を付し、適宜に説明を省略ないしは簡略化する。

図８は、実施の形態３に係る電力増幅器のＰｏｕｔ_ｖｓ_Ｇｐ特性を示す図である。図９は、比較例として示す図であり、実施の形態３に係るＬａ１が無い場合の通過位相特性を示す図である。図１０は、実施の形態３に係る構成（初段直後に通過位相補償Ｌ付き減衰器を備えた電力増幅器）の通過位相特性を示す図である。

実施の形態３におけるインダクタＬａ１は、減衰器のＡＴＴ状態の時だけ作用し、且つＲＦ信号経路に直列に設けられているので、信号位相を遅らせる働きがある。図９は、実施の形態３に対する比較のために示すＬａ１が無い場合の通過位相特性であり、図１０は実施の形態３にかかるＬａ１を有する図７の回路構成における通過位相特性である。図９に示すように、Ｌａ１が無いと減衰器がＡＴＴ状態であるときに位相が進んでしまう。之に対し、図１０に示すように、Ｌａ１によって通過位相差増大を抑制することができる。その結果、利得切替前後（通過・減衰状態間）の通過位相の変化を抑制できる。
これ以外に、実施の形態１にかかる電力増幅器の効果と同様の効果も備えられている。実施の形態３にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態４．
図１１は、本発明の実施の形態４にかかる電力増幅器の回路図である。実施の形態４にかかる電力増幅器は、実施の形態２にかかる電力増幅器のＣａ１に相当する構成（すなわち通過位相補償容量）を、容量の変更（調節）が可能な構成に改良したものである。実施の形態２における図５の構成との違いは、容量Ｃａ１にさらに容量Ｃａ２、ダイオードＤ１、抵抗Ｒｇｃ１１、Ｒｇｃ１２、および制御端子Ｖｇｃ１が設けられていることである。

実施の形態４にかかる電力増幅器では、Ｃａ１の隣に、Ｃａ２が直列に挿入されている。その結果、実施の形態４では、Ｆａ１が、Ｒａ１、Ｃａ１およびＣａ２の直列回路に対して、並列に接続している。Ｃａ２には、Ｄ１が並列に接続している。Ｄ１のアノードは、Ｒｇｃ１２を介してグランドに接続している。Ｄ１のカソードは、Ｒｇｃ１１を介してＶｇｃ１に接続している。

次に、動作について説明する。制御電圧Ｖｇｃ１を正に印加していくと、Ｄ１の空乏層容量が減少し、Ｃａ１、Ｃａ２、Ｄ１で構成する合成容量が減少する。その結果、通過位相補償容量を変化させることが可能となり、通過位相の変化の大きさを所望の大きさに調節することができる。
これ以外に、実施の形態２にかかる電力増幅器の効果と同様の効果も備えられている。なお、実施の形態３にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態５．
図１２は、本発明の実施の形態５にかかる電力増幅器の回路図である。実施の形態５にかかる電力増幅器は、実施の形態３にかかる電力増幅器のＬａ１に相当する構成（すなわち通過位相補償インダクタ）を、インダクタンスの変更（調節）が可能な構成に改良したものである。実施の形態３の図７の構成との違いは、インダクタＬａ１の他に、さらにインダクタＬａ２、ＦＥＴであるＦｃ１、抵抗Ｒｇｃ１、および制御端子Ｖｇｃ１が設けられていることである。

実施の形態５にかかる電力増幅器では、Ｌａ１の隣に、Ｌａ２が直列に挿入されている。その結果、実施の形態４では、Ｆａ１が、Ｒａ１、Ｌａ１およびＬａ２の直列回路に対して、並列に接続している。Ｌａ２には、Ｆｃ１が並列に接続している。Ｆｃ１のゲート端子は、Ｒｇｃ１を介して、Ｖｇｃ１に接続している。

次に、動作について説明する。制御電圧Ｖｇｃ１を零またはＶｃ１電位にすると、Ｆｃ１がそれに対応してＯＦＦまたはＯＮするので、Ｌａ２がそのまま、或いは短絡される。その結果、通過位相補償容量を可変化でき、通過位相の変化の大きさを所望の大きさに調節することができる。
これ以外に、実施の形態３にかかる電力増幅器の効果と同様の効果も備えられている。実施の形態５にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態６．
図１３は、本発明の実施の形態６にかかる電力増幅器の回路図である。実施の形態６にかかる電力増幅器は、初段直後に並列アームを有し、かつ通過位相補償容量（Ｃａ１）を含む減衰器を備えている。さらに、実施の形態６にかかる電力増幅器は、ＦＥＴの段数を増やすことにより送信許容電力を増加させた構成を備えている。実施の形態２における図５の構成との違いは、ＦＥＴが、各々二段の縦続接続で構成されている点である。図１３の構成において、Ｆａ１１、Ｆａ１２、Ｆａ２１、Ｆａ２２はＤ−ｍｏｄｅ−ＦＥＴであり、Ｒｇ１１〜Ｒｇ２２は抵抗である。

Ｒａ１およびＣａ１の直列回路に対して、Ｆａ１１およびＦａ１２の直列回路が並列に接続している。Ｆａ１１のゲートは、Ｒｇ１１を介してＶｇ１に接続している。Ｆａ１２のゲートは、Ｒｇ１２を介して、Ｖｇ１に接続している。
また、Ｆａ２１およびＦａ２２の直列回路が、Ｒａａ２に対して並列に接続している。Ｆａ２１のゲートは、Ｒｇ２１を介してＶｇ２に接続している。Ｆａ２２のゲートは、Ｒｇ２２を介して、Ｖｇ２に接続している。

Ｆａ１１およびＦａ１２についても、Ｆａ２１およびＦａ２２についても、２つのＦＥＴが縦続接続されているので、その分、減衰器の許容送信電力を増加することができる。理論的には、許容送信電力を約６ｄＢ増加できる。
これ以外に、実施の形態２にかかる電力増幅器の効果と同様の効果も備えられている。実施の形態６にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態７．
図１４は、本発明の実施の形態７にかかる電力増幅器の回路図である。実施の形態７にかかる電力増幅器は、ＦＥＴの段数の増加を、デュアルゲート化（Ｄｕａｌ−ｇａｔｅ化）によって実現している。この構成により、実施の形態６にかかる電力増幅器と同様に、送信許容電力を増加させることができる。実施の形態６における図１３の構成との違いは、図１３における２つのＦＥＴを縦続接続させた構成（Ｆａ１１、Ｆａ１２、Ｆａ２１、Ｆａ２２）に代えて、Ｄｕａｌ−ｇａｔｅのトランジスタＦｄ１、Ｆｄ２を導入した点である。

図１３で、Ｆｄ１、Ｆｄ２はＤｕａｌ−ｇａｔｅのＤ−ｍｏｄｅ−ＦＥＴであり、Ｒｇ１１、Ｒｇ２２は抵抗である。Ｆｄ１が有する２つのゲートのうち、１つのゲートがＲｇ１１を介して、他のゲートがＲｇ１２を介して、共通にＶｇ１に接続している。Ｆｄ２が有する２つのゲートのうち、１つのゲートがＲｇ２１を介して、他のゲートがＲｇ２２を介して、共通にＶｇ２に接続している。

実施の形態７にかかる電力増幅器によれば、実施の形態６と同様に減衰器の各アームのＦＥＴが等価回路的に縦続接続されているので、その分、減衰器の許容送信電力を増加できる。理論的には、許容送信電力を約６ｄＢ増加できる。また、Ｄｕａｌ−ｇａｔｅ−ＦＥＴは、実施の形態６にかかる構成（Ｆａ１１、Ｆａ１２、Ｆａ２１、Ｆａ２２）と比べて、チップレイアウト上、小型な構成として実現できる。
なお、実施の形態７にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態８．
図１５は、本発明の実施の形態８にかかる電力増幅器の回路図である。実施の形態８にかかる電力増幅器は、通過位相補償容量の値を切り替えることができる構成を備えている。
つまり、実施の形態２の通過位相補償容量に相当するＣａ１を、Ｃａ１とＣａ２との間で選択できるようにしている。図１５において、Ｆｃ１、Ｆｃ２はＦＥＴであり、Ｒａ１、Ｒａ２、Ｒａａ１、Ｒａａｃ１、Ｒａａｃ２、Ｒｇｃ１、Ｒｇｃ２は抵抗であり、Ｃａ１、Ｃａ２は容量であり、Ｖｇｃ１とＶｇｃ２は制御電圧（端子）である。

図１５に示すように、実施の形態８では、Ｃａ１に対してＦｃ１が直列に接続している。その結果、Ｒａ１、Ｃａ１およびＦｃ１の直列回路に対して、Ｆａ１が並列に接続している。
また、Ｒａａｃ１が、Ｆｃ１と並列に接続している。Ｆｃ１のゲート端子は、Ｒｇｃ１を介してＶｇｃ１に接続している。
一方、Ｒａ１、Ｃａ１およびＦｃ１の直列回路に対して、Ｒａ２、Ｃａ２、Ｒａａｃ２、Ｆｃ２，Ｒｇｃ２、およびＶｇｃ２の一組の構成が、並列に接続している。Ｒａ２、Ｃａ２、およびＦｃ２は直列回路を構成しており、Ｒａａ２はＦｃ２に並列に接続している。Ｆｃ２のゲート端子は、Ｒｇｃ２を介してＶｇｃ２に接続している。
このような構成によれば、Ｖｇｃ１およびＶｇｃ２によるゲート印加電圧を制御することにより、Ｆｃ１およびＦｃ２のＯＮ／ＯＦＦを切り換えることができる。

減衰器がＡＴＴ状態の際、即ち、Ｖｇ１＝０ＶでＦａ１がＯＦＦであり且つＶｇ２＝Ｖｃ１でＦａ２がＯＮである際、制御電圧Ｖｇｃ１とＶｇｃ２のうち一方を電圧Ｖｃ１とし他方を０Ｖにすることにより、容量Ｃａ１とＣａ２の一方を選択的に有効にすることができる。Ｃａ１とＣａ２を異なる値にそれぞれ選定しておくことで、所望の通過位相補償効果を選択的に得ることができる。その結果、異なる容量値を有する複数の通過位相補償容量を選択的に使用することができ、通過位相の変化の大きさを、所望の大きさに選択できる。
なお、実施の形態８かかる電力増幅器は、Ｃａ１およびＣａ２という２つの通過位相補償容量を選択的に使用する構成を有している。しかしながら、本発明はこれに限られるものではない。例えば、Ｃａ３、Ｃａ４・・・といったように、３つ以上の通過位相補償容量を選択的に使用する構成を設けても良い。その場合には、Ｒａ２、Ｃａ２、Ｒａａｃ２、Ｆｃ２，Ｒｇｃ２、およびＶｇｃ２の一組の構成を、更に追加すればよい。
これ以外に、実施の形態４にかかる電力増幅器の効果と同様の効果も備えられている。実施の形態８にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態９．
図１６は、本発明の実施の形態９にかかる電力増幅器の回路図である。実施の形態９にかかる電力増幅器は、実施の形態８にかかる電力増幅器と同様に、通過位相補償容量の値を切替えることができる構成を有している。さらに、実施の形態９にかかる電力増幅器は、減衰器での減衰量の切り換えもできるように構成されている。

図１６は図１６において、Ｆａ２１、Ｆａ２２はＦＥＴであり、Ｒａ２１、Ｒａ２２、Ｒａａ２１、Ｒａａ２２、Ｒｇ２１、Ｒｇ２２は抵抗であり、Ｃｐ１１、Ｃｐ１２は容量であり、Ｖｇ２１とＶｇ２２は制御電圧である。

実施の形態８における並列アーム（Ｆａ２、Ｒｇ２、Ｖｇ２、Ｒａａ２、Ｒａ２、Ｃｐ１）の構成が、２組に増加させられている。つまり、Ｆａ２１、Ｒｇ２１、Ｖｇ２１、Ｒａａ２１、Ｒａ２１およびＣｐ１１が、いわば第１の並列アームを構成している。そして、Ｆａ２２、Ｒｇ２２、Ｖｇ２２、Ｒａａ２２、Ｒａ２２およびＣｐ１２が、いわば第２の並列アームを構成している。実施の形態９にかかる電力増幅器では、Ｔｒ１の直後に、これら第１、２の並列アームが並列に接続している。

次に、動作について説明する。ＡＴＴ状態の際、即ちＶｇ１＝０ＶでＦＥＴのＦａ１がＯＦＦの時、Ｖｇ２１とＶｇ２２の一方をＶｃ１とし他方を０Ｖとすることで、抵抗値Ｒａ２１、Ｒａ２２と容量Ｃｐ１１、Ｃｐ１２に応じた減衰量を選択できる。抵抗値Ｒａ２１、Ｒａ２２と容量Ｃｐ１１、Ｃｐ１２を異なる値にそれぞれ選定しておくことで、所望の減衰量を選択的に得ることができる。その結果、通過位相補償容量を選択でき、通過位相の変化を選択できるだけでなく、減衰量も選択できる。
これ以外に、実施の形態８にかかる電力増幅器の効果と同様の効果も備えられている。実施の形態９にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態１０．
図１７は、本発明の実施の形態９にかかる電力増幅器の回路図である。実施の形態１０にかかる電力増幅器は、通過位相補償容量付の減衰器を備えた電力増幅器であるという点では実施の形態２にかかる電力増幅器と共通するが、ＦＥＴスイッチではなくダイオードスイッチを代替的に用いる点で実施の形態２にかかる電力増幅器と相違している。

Ｄ１、Ｄ２はダイオードであり、Ｒｇ１、Ｒｇ２１、Ｒｇ２２は抵抗である。
特に、Ｔｒ１、Ｔｒ２をＧａＡｓ−ＨＢＴとしている場合、Ｄ１、Ｄ２はベース・コレクタ接合ダイオードスイッチ（ＢＣ−Ｄｉｏｄｅ−ＳＷ、「ベース-コレクタ間ダイオードスイッチ」、「ＢＣダイオード」とも称す）とすることが好ましい。ＢＣダイオードスイッチは、p-i-n接合に近い接合を持つベース-コレクタ間接合を用いたダイオードスイッチである。例えば、特開２００４−３２０３５２号公報などにも記載されている。通常のＧａＡｓ−ＨＢＴプロセスでＲＦ（高周波）スイッチ素子を構成する際には、ゲート電圧印加だけでチャネルをＯＮできるＦＥＴスイッチを形成できない。そこで、Ｔｒ１、Ｔｒ２をＧａＡｓ−ＨＢＴとしている場合には、ＢＣダイオードスイッチを用いることができる。

Ｄ１は、Ｒａ１およびＣａ１の直列回路に対して、並列に接続している。Ｄ１のカソードとＣａ１の一方の端子との間の位置（例えばその位置でＤ１とＣａ１とを接続する配線部）は、Ｒｇ１を介してＶｇ１に接続している。Ｄ２のカソードは、Ｔｒ１とＲａ１との間の位置（例えばその位置でＴｒ１とＲａ２とを接続する配線部）に接続している。Ｄ２のアノードはＲａ２の一端に接続し、Ｒａ２の他端にはＣｐ１およびＲｇ２２が接続している。また、Ｄ２のアノードとＲａ２との間の位置（例えばその位置でＤ２とＲａ２とを接続する配線部）にはＲｇ２１の一端が接続し、さらにＲｇ２１の他端はＶｇ２に接続している。

次に、動作について説明する。Ｖｇ１＝０Ｖ、Ｖｇ２＝Ｖｃ１（＝３．４Ｖ）の時、Ｉｇ１は（−）の電流、Ｉｇ２＝０ｍＡとなり、Ｄ１＝ＯＮ、Ｄ２＝ＯＦＦの通過状態となる。一方、Ｖｇ１＝Ｖｃ１、Ｖｇ２＝０Ｖの時、Ｉｇ１＝０ｍＡ、Ｉｇ２は（−）の電流となり、Ｄ１＝ＯＦＦ、Ｄ２＝ＯＮの減衰状態（ＡＴＴ状態）となる。この際、Ｒａ１とＣａ１が有効に働くので、通過位相補償を実現できる。
実施の形態１０によれば、ＦＥＴを用いず、ＨＢＴプロセスだけで実施の形態２の機能を実現でき、低コスト化を図ることができる。なお、実施の形態１０にかかる電力増幅器において、実施の形態１にかかる電力増幅器で述べた各種変形を施してもよい。

実施の形態１１．
図１８は、本発明の実施の形態１１にかかる電力増幅器の回路図である。実施の形態１１にかかる電力増幅器は、実施の形態１０にかかる電力増幅器において、容量Ｃａ１が担っていた通過位相補償容量の役割を、Ｃａ１に代えてダイオードを用いることによって実現したものである。
図１８に示すように、実施の形態１１にかかる電力増幅器は、実施の形態１０の回路構成においてＣａ１をダイオードＤ３に代替したものである。Ｄ３は、ＡＴＴ状態で零バイアスなので、容量として動作することができる。
但し、実施の形態１０の純粋なキャパシタＣａ１を構成する場合の面積よりもＤ３で容量を作製する場合の面積の方が通常大きくなる傾向にあるので、使用には注意が必要である。その他の効果に関しては、実施の形態１０と同様である。

実施の形態１２．
図１９は、本発明の実施の形態１１にかかる電力増幅器の回路図である。実施の形態１２にかかる電力増幅器は、実施の形態１０のＤｉｏｄｅ−ＳＷ（ダイオードスイッチ）の持つ送信許容電力を、AC-Coupled BC-Diode（ＡＣ結合型ベース−コレクタ間ダイオード）を代替的に用いることによって増加させたものである。具体的には、図１９は、実施の形態１０においてＤ１、Ｄ２のダイオードが担っていた役割を、ＡＣ結合型ＢＣダイオードスイッチを用いて実現した構成を示している。

図１９において、Ｄ１１、Ｄ１２、Ｄ２１およびＤ２２は、ベース−コレクタ間ダイオード（ＢＣダイオード）を示している。Ｒ１、Ｒ２は抵抗を示す。Ｃｂ１、Ｃｂ２、Ｃｐ２は、キャパシタを示す。

ここで、ＡＣ結合型ＢＣダイオードスイッチの構成について説明する。ダイオードＤ１１、Ｄ１２は並列に接続され、後段のダイオード（Ｄ１２）のカソードが、第１キャパシタ（Ｃｂ１）を介して、前段のダイオード（Ｄ１１）のアノードに接続されている。Ｄ１１のカソードとＤ１２のアノードとの間の位置（例えばその位置でＤ１１とＤ１２を接続する配線部）は、Ｒｇ１２を介してグランドに接続している。このＤ１１、Ｄ１２、Ｃｂ１およびＲｇ１２の回路が、実施の形態１０におけるＤ１と同じように、Ｒａ１およびＣａ１の直列回路に対して並列に接続している。
一方、ダイオードＤ２１、Ｄ２２も並列に接続され、後段のダイオード（Ｄ２２）のカソードが、第２キャパシタ（Ｃｂ２）を介して、前段のダイオード（Ｄ２１）のアノードに接続されている。実施の形態１０におけるＤ２に代えて、Ｃｐ２、Ｄ２１、Ｃｂ２およびＣ２２が、Ｔｒ１直後の並列アームに含まれている。

Ｄ１１、Ｄ１２はＤＣ（直流）的には直列に接続され、ＡＣ（交流）的には、キャパシタＣｂ１を介して、並列に接続されている。同様に、Ｄ２１、Ｄ２２はＤＣ（直流）的には直列に接続され、ＡＣ（交流）的には、キャパシタＣｂ２を介して、並列に接続されている。この構成とすることにより、制御電圧端子Ｖｇ１をＨｉｇｈにした際、ＤＣバイアス電流は、Ｄ１１とＤ１２で共通に流れる。しかし、ＡＣ的にはＤＣバイアス電流が２倍流れていることと等価になる。同様に、制御電圧端子Ｖｇ２をＨｉｇｈにした際、ＤＣバイアス電流は、Ｄ２１とＤ２２で共通に流れ、ＡＣ的にはＤＣバイアス電流が２倍流れていることと等価になる。その結果、許容送信電力は、ＡＣ結合型ＢＣダイオードスイッチの構成でなく１つのダイオードを用いた場合と比べて、約４倍に向上する。なお、さらなる詳細については、特開２００７−７４０２８号公報に記載されている。
上記説明したスイッチは、同じバイアス電流で４倍の電力を送信できるので、実施の形態１０にかかる構成に比べて許容送信電力を理論上６ｄＢ改善できる。その他の効果に関しては、実施の形態１０と同様である。
なお、図１９では、二段のダイオードを使った例を示した。しかし、３段のダイオード或いはそれ以上の段数のダイオードを用いた場合でも、許容送信電力の改善効果が得られる。

なお、実施の形態２、実施の形態３および実施の形態１１にかかる電力増幅器は、通過位相補償を行うための構成（具体的には、Ｃ、Ｌやダイオード）を有しているという点で、共通の技術的特徴を有し、同様の効果を発揮することができる。

なお、実施の形態４、実施の形態５および実施の形態８にかかる電力増幅器は、通過位相補償の程度を可変なものとした構成（通過位相補償のために設けられた容量やインダクタンスの値を変化させることが出来るようにした構成）を有する点で共通の技術的特徴を有し、通過位相補償量が可変であるという同様の効果を発揮することができる。

なお、実施の形態６、実施の形態７および実施の形態１２にかかる電力増幅器は、送信許容電力を増大させた構成を有する点で共通の技術的特徴を有し、送信許容電力の増大という同様の効果を発揮することができる。

ＩＮ、ＯＵＴ ＲＦ入力・出力端子
Ｔｒ１、Ｔｒ２ ＨＢＴ（ヘテロ接合バイポーラトランジスタ）
Ｆａ１、Ｆａ２ ＦＥＴ（電界効果トランジスタ）
Ｃｃ１、Ｃｃ２ デカップリング容量
Ｖｃ１、Ｖｃ２ コレクタ電源端子
Ｒａ１、Ｒａ２、Ｒａａ２、Ｒｇ１、Ｒｇ２ 抵抗
Ｃｓ１ 段間整合容量
Ｃｐ１ 並列容量
Ｖｇ１、Ｖｇ２ 制御端子

Claims (9)

1. 第１の増幅部と、
   前記第１の増幅部からの信号を受け、当該信号を増幅する第２の増幅部と、
   前記第１の増幅部と前記第２の増幅部との間に介在する減衰器であって、少なくとも１つの並列アームおよび少なくとも１つの直列アームを含む複数のアームと、前記複数のアームに設けられ前記第１の増幅部と前記第２の増幅部との間に対する前記複数のアームの電気的な接続の状態を切り換えるスイッチと、を有しており、前記第１の増幅部の側から見たときに前記複数のアームが並列アームから直列アームの順に並べて配置された減衰器と、
   を備えることを特徴とする電力増幅器。
2. 前記減衰器における前記複数のアームが、
   前記第１の増幅部の側の端に位置し、一端が前記第１の増幅部と前記第２の増幅部との間に接続する並列アームと、
   前記第１の増幅部の側から見て前記並列アームの次に位置し、前記第１の増幅部と前記第２の増幅部との間に直列に設けられた直列アームと、
   を含み、
   前記減衰器による減衰の際に当該減衰がされる信号の経路に介在するように、前記直列アームに対して直列に容量成分またはインダクタンス成分を形成する素子を、さらに備えることを特徴とする請求項１に記載の電力増幅器。
3. 前記素子は、容量値が可変のキャパシタまたはインダクタンスが可変なインダクタであることを特徴とする請求項２に記載の電力増幅器。
4. 前記並列アームは、
   一端と他端を有し、当該一端が前記第１の増幅部と前記第２の増幅部とを結ぶ配線に接続する第１のキャパシタと、
   アノードとカソードとを有し、当該アノードが前記キャパシタの前記他端と接続する第１のＢＣダイオードと、
   アノードとカソードとを有し、当該アノードが前記第１のＢＣダイオードの前記カソードと接続する第２のＢＣダイオードと、
   一端と他端とを有し、当該一端が前記第１のＢＣダイオードと前記キャパシタとの間に接続し、当該他端が前記第２のＢＣダイオードの前記カソードに接続する第２のキャパシタと、
   前記第１のキャパシタと前記第１のＢＣダイオードとの間の電圧を制御する制御電圧端子と、
   を含み、
   前記直列アームは、
   一端と他端を有し、前記一端が前記第１の増幅部と接続し、前記他端が前記第２の増幅部と接続する抵抗と、
   アノードとカソードとを有し、前記カソードが前記抵抗の前記一端と前記第１の増幅部との間に接続しかつ前記アノードが前記抵抗の前記他端と前記第２の増幅部との間に接続するように、前記抵抗に並列に接続する第１のＢＣダイオードと、
   アノードとカソードとを有し、当該アノードが前記第１のＢＣダイオードの前記カソードと接続する第２のＢＣダイオードと、
   一端と他端とを有し、当該一端が前記第１のＢＣダイオードの前記アノードに接続し、当該他端が前記第２のＢＣダイオードの前記カソードに接続する第２のキャパシタと、
   前記第１のＢＣダイオードの前記アノードの電圧を制御する制御電圧端子と、
   を含むことを特徴とする請求項１乃至３のいずれか１項に記載の電力増幅器。
5. 前記減衰器は、前記第１の増幅部の側の端に位置し、一端が前記第１の増幅部と前記第２の増幅部との間に接続する１つの並列アームと、前記第１の増幅部の側から見て前記並列アームの次に位置し、前記第１の増幅部と前記第２の増幅部との間に直列に設けられた１つの直列アームと、を含むＬ型減衰器であることを特徴とする請求項１乃至４の何れか１項記載の電力増幅器。
6. 前記減衰器は、前記第１の増幅部の側から見て、並列アーム、直列アーム、並列アームの順に並ぶように前記複数のアームが配置されたΠ（パイ）型減衰器であることを特徴とする請求項１乃至４の何れか１項記載の電力増幅器。
7. 前記第１の増幅部、前記第２の増幅部が、それぞれヘテロ接合バイポーラトランジスタを含み、
   前記減衰器の前記スイッチが電界効果トランジスタであり、
   前記ヘテロ接合バイポーラトランジスタおよび前記電界効果トランジスタが、ＢｉＦＥＴプロセスを用いて同一の半導体基板上に形成されたことを特徴とする請求項１乃至６の何れか１項記載の電力増幅器。
8. 前記素子は、前記直列アームに対して直列に設けられたキャパシタ若しくはインダクタ、またはカソードを前記第１の増幅部側に向けかつアノードを前記第２の増幅部側に向けて前記直列アームに直列に設けられたダイオードであることを特徴とする請求項２に記載の電力増幅器。
9. 第１の増幅部と、
   前記第１の増幅部からの信号を受け、当該信号を増幅する第２の増幅部と、
   前記第１の増幅部と前記第２の増幅部との間に介在する減衰器であって、少なくとも１つの並列アームおよび少なくとも１つの直列アームを含む複数のアームと、前記複数のアームに設けられ前記第１の増幅部と前記第２の増幅部との間に対する前記複数のアームの電気的な接続の状態を切り換えるスイッチと、前記減衰器による減衰の際に当該減衰がされる信号の経路に介在するように、前記直列アームに対して直列に容量成分またはインダクタンス成分を形成する素子と、を備えた減衰器と、
   を備えることを特徴とする電力増幅器。

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