JP2012119578A - 半導体集積回路のレイアウト設計方法 - Google Patents
半導体集積回路のレイアウト設計方法 Download PDFInfo
- Publication number
- JP2012119578A JP2012119578A JP2010269579A JP2010269579A JP2012119578A JP 2012119578 A JP2012119578 A JP 2012119578A JP 2010269579 A JP2010269579 A JP 2010269579A JP 2010269579 A JP2010269579 A JP 2010269579A JP 2012119578 A JP2012119578 A JP 2012119578A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- layout design
- layout
- design method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】半導体集積回路のレイアウト設計において、幅が広い第1の配線と幅が狭い第2の配線との間に無駄なスペースが発生することによる配線性の悪さを改善する。
【解決手段】このレイアウト設計方法は、回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ(a)と、回路情報及び複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b)と、ステップ(b)において配置された第1の配線に第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置するステップ(c)とを含む。
【選択図】図2
【解決手段】このレイアウト設計方法は、回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ(a)と、回路情報及び複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b)と、ステップ(b)において配置された第1の配線に第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置するステップ(c)とを含む。
【選択図】図2
Description
本発明は、ASIC(Application Specific IC)等の半導体集積回路のレイアウトを設計する方法に関する。
自動配置配線プログラムを用いたASIC等の半導体集積回路のレイアウト設計においては、入力された回路情報等に基づいて、グリッド(grid)と呼ばれる格子の上に複数の回路素子のシンボルを配置すると共に、それらの回路素子及び複数のパッド(端子)間を配線で接続することにより、回路の配置及び配線が決定される。ここで、複数の回路素子の接続点は、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に配置される。
例えば、回路素子であるトランジスタは、N型又はP型の不純物拡散層を表すレイヤーにおいてソース及びドレインを表す長方形のシンボルと、ポリシリコン層を表すレイヤーにおいてゲート電極を表す長方形のシンボルとによって構成される。トランジスタのソース、ドレイン、及び、ゲート電極の接続点は、レイアウト領域における3つの格子点上に配置される。また、配線は、1つ又は複数の配線層を表す1つ又は複数のレイヤーに配置される。複数の異なるレイヤーを接続するためには、コンタクトが使用される。
図10は、従来のレイアウト設計手法に従って設計された配線レイアウトの例を示す図である。図10においては、格子(グリッド)が、X軸に平行な複数の横ラインLX0、LX1、LX2、・・・と、Y軸に平行な複数の縦ラインLY0、LY1、LY2、・・・とによって構成されている。
各部の寸法は、半導体集積回路の製造プロセスの精度に対応するデザインルールに従って決定される。この例においては、隣接する2本の横ライン又は2本の縦ラインの間隔(格子間隔)が1.00μmであり、電源配線21の幅が6.00μmであり、信号配線22の幅が0.60μmである。また、複数の信号配線22間の間隔(隙間)は、0.40μm以上であることが必要であり、電源配線21と信号配線22との間の間隔(隙間)は、少なくとも0.40μm以上であることが必要である。
半導体集積回路には、多数の電源配線及び多数の信号配線が設けられるが、図10においては、1つの電源配線21及び1つの信号配線22のみを示している。信号配線22は、他のレイヤーにおける回路素子の接続点に接続されるので、信号配線22の中心軸が横ライン又は縦ライン上に位置するように配置される。上記のデザインルールによれば、複数の信号配線22を、隣接する複数の横ライン又は複数の縦ライン上にそれぞれ配置することが可能である。
一方、電源配線21は、信号配線22よりも十分大きい幅を有しており、できるだけ多くの接続点をカバーするように、幅方向における少なくとも一端の横ライン又は縦ラインを跨ぐように配置される。即ち、図10において、電源配線21は、隣接する2本の縦ラインLY2及びLY3の中間位置(座標X1)を始点として、X軸方向に所定の幅Wを有するように配置される。図10に示す例においては、電源配線21の幅Wが格子間隔の整数倍(6倍)であるので、隣接する2本の縦ラインLY8及びLY9の中間位置(座標X2)に終点が位置する。これにより、電源配線21は、幅方向における両端の縦ラインLY3及びLY8を跨ぐように配置されることになる。
ここで、電源配線21と信号配線22との間の間隔は、1.20μmとなっている。上記のデザインルールによれば、電源配線21と信号配線22との間の間隔は0.40μm以上であることが要求されるので、電源配線21のすぐ左側に位置する縦ラインLY2上には信号配線22を配置することができず、信号配線22は、電源配線21の左側において電源配線21に隣々接する縦ラインLY1上に配置されることになる。従って、電源配線21と信号配線22との間には、配線を設けることができない無駄なスペースが発生することになり、配線性が悪く、チップサイズを小さくすることができなかった。チップサイズが大きいと、歩留りの低減や消費電力の低減に対する障害となってしまう。
関連する技術として、特許文献1には、分岐させた同電位の電源配線が重なる接続エラーを検証および修正し、ノイズ抑制効果を確実にする半導体集積回路の電源配線方法が開示されている。この電源配線方法は、半導体集積回路のIOセル内に設けられた電源端子及びグランド端子を、それぞれチップ内部のマクロセルに接続される電源配線及びグランド配線の幅に応じて分割するステップと、電源端子及びグランド端子が分割されたIOセルを、分割された端子毎に電位が異なるレイアウトモデル設計用のIOセルに変換するステップと、レイアウトモデル設計用のIOセルを、各々の端子がボンデングパッドに接続されたマスク設計用のIOセルに変換するステップとを有する。
特許文献1によれば、チップ内部の別々のマクロセルに分岐して接続される同じ配線層の電源配線同士又はグランド配線同士が重なる接続エラーを自動的に検証して修正することが可能となり、その結果、電源配線とグランド配線の分岐によるノイズ抑制効果を保証することが可能となる。しかしながら、特許文献1には、電源配線と信号配線との間に無駄なスペースが発生することによる配線性の悪さを改善することに関しては、特に開示されていない。
そこで、上記の点に鑑み、本発明の幾つかの観点によれば、半導体集積回路のレイアウト設計において、幅が広い電源配線等の第1の配線と幅が狭い信号配線等の第2の配線との間に無駄なスペースが発生することによる配線性の悪さを改善することができる。
本発明の1つの観点に係るレイアウト設計方法は、入力された回路情報によって表される回路の配置及び配線を、デザインルールに従って回路素子の接続点の最小配置間隔を表す格子を用いて決定することにより、半導体集積回路のレイアウトを設計する方法であって、回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ(a)と、回路情報及び複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b)と、ステップ(b)において配置された第1の配線に第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置するステップ(c)とを具備する。
本発明の1つの観点によれば、第1の配線のすぐ隣に位置する横ライン又は縦ライン上に第2の配線を配置することができる。従って、第1の配線と第2の配線との間に配線を設けることができない無駄なスペースが発生することによる配線性の悪さが改善されて、チップサイズを小さくすることが可能となる。チップサイズを小さくすることは、歩留りの低減や消費電力の低減に有効である。
ここで、ステップ(b)が、回路情報及び複数の回路素子の配置に基づいて、複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第1の配線と第2の配線との両方を配置する少なくとも1つのレイヤーにおける配線の混雑度を算出するステップ(b1)と、該少なくとも1つのレイヤーにおける配線の混雑度が所定の値よりも高い領域において、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b2)とを含み、ステップ(c)が、ステップ(b2)において配置された第1の配線に第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含むようにしても良い。
さらに、ステップ(b)が、該少なくとも1つのレイヤーにおける配線の混雑度が所定の値以下の領域において、隣接する2本の横ライン又は2本の縦ラインの中間位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b3)を含み、ステップ(c)が、ステップ(b3)において配置された第1の配線に第1の方向と反対の第2の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含むようにしても良い。
その場合には、第1の配線と第2の配線との両方を配置する少なくとも1つのレイヤーにおける配線の混雑度が所定の値よりも高い領域において、配線性を改善することができる。
あるいは、ステップ(b)が、回路情報及び複数の回路素子の配置に基づいて、複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第1の配線と第2の配線との両方を配置する少なくとも1つのレイヤーにおける配線の混雑度を算出するステップ(b1)と、該少なくとも1つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過する第1の配線を配置する場合に、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b2)とを含み、ステップ(c)が、ステップ(b2)において配置された第1の配線に第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含むようにしても良い。
さらに、ステップ(b)が、該少なくとも1つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過しない第1の配線を配置する場合に、隣接する2本の横ライン又は2本の縦ラインの中間位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b3)を含み、ステップ(c)が、ステップ(b3)において配置された第1の配線に第1の方向と反対の第2の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含むようにしても良い。
その場合には、配線の混雑度が所定の値よりも高い領域を通過する第1の配線において、配線の混雑度が所定の値よりも高い領域内の部分とそれ以外の部分との間における段差が解消される。
以上において、第1の配線が格子間隔の2倍以上の幅を有し、第2の配線が格子間隔の0.4倍〜0.6倍の幅を有することが望ましい。また、第1の配線が電源配線であり、第2の配線が信号配線であっても良いし、あるいは、第1の配線がアナログ信号配線であり、第2の配線がディジタル信号配線であっても良い。
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図1は、本発明の各実施形態に係るレイアウト設計方法を実施するためのレイアウト設計装置の概要を示す図である。図1に示すように、このレイアウト設計装置は、入力部1と、演算部2と、格納部3と、出力部4とによって構成される。
図1は、本発明の各実施形態に係るレイアウト設計方法を実施するためのレイアウト設計装置の概要を示す図である。図1に示すように、このレイアウト設計装置は、入力部1と、演算部2と、格納部3と、出力部4とによって構成される。
入力部1は、回路情報等のデータを入力するためのネットワークインターフェースやキーボード等を含んでいる。演算部2は、入力部1に入力された回路情報によって表される回路の配置及び配線を決定することにより、半導体集積回路のレイアウト設計を行う。格納部3は、各種のデータベースやプログラムを格納する。出力部4は、演算部2によって設計されたレイアウトを出力するディスプレイやプリンタ等を含んでいる。
演算部2は、CPU(中央演算装置)を含んでいる。CPUに各種のデータ処理を実行させるソフトウエア(レイアウト設計プログラム)は、格納部3の記録媒体に保存されている。また、格納部3は、入力情報データベース31、デザインルールデータベース32、回路素子配置情報データベース33、配線混雑度情報データベース34、配線情報データベース35を記録媒体に格納する。格納部3における記録媒体としては、内蔵のハードディスクの他に、外付けハードディスク、フレキシブルディスク、MO、MT、RAM、CD−ROM、及び/又は、DVD−ROM等を用いることができる。
次に、図1に示すレイアウト設計装置によって実施されるレイアウト設計方法について説明する。
図2は、本発明の第1の実施形態に係るレイアウト設計方法を示すフローチャートである。オペレータが、半導体集積回路において所望の回路を構成するための回路情報、及び、半導体集積回路における物理的なレイアウト領域に関するレイアウト領域情報を入力部1に入力すると、ステップS11において、演算部2が、入力された回路情報及びレイアウト領域情報を入力情報データベース31に格納する。回路情報は、例えば、回路素子の種類や接続関係等を表すデータの集合であるネットリストとして入力することができる。
図2は、本発明の第1の実施形態に係るレイアウト設計方法を示すフローチャートである。オペレータが、半導体集積回路において所望の回路を構成するための回路情報、及び、半導体集積回路における物理的なレイアウト領域に関するレイアウト領域情報を入力部1に入力すると、ステップS11において、演算部2が、入力された回路情報及びレイアウト領域情報を入力情報データベース31に格納する。回路情報は、例えば、回路素子の種類や接続関係等を表すデータの集合であるネットリストとして入力することができる。
ステップS12において、演算部2は、入力情報データベース31に格納されている回路情報及びレイアウト領域情報に基づいて、グリッド(grid)と呼ばれる格子の上に複数の回路素子のシンボルを配置する。ここで、複数の回路素子の接続点は、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に配置される。
例えば、回路素子であるトランジスタは、N型又はP型の不純物拡散層を表すレイヤーにおいてソース及びドレインを表す長方形のシンボルと、ポリシリコン層を表すレイヤーにおいてゲート電極を表す長方形のシンボルとによって構成される。トランジスタのソース、ドレイン、及び、ゲート電極の接続点は、レイアウト領域における3つの格子点上に配置される。
複数の回路素子の配置が完了すると、演算部2は、それらの回路素子の配置情報を、回路素子配置情報データベース33に格納する。各回路素子の配置情報は、例えば、その回路素子が配置されるレイヤーの種類、及び、その回路素子の配置座標を含んでいる。
各部の寸法は、半導体集積回路の製造プロセスの精度に対応するデザインルールに従って決定される。デザインルールデータベース32は、様々な製造プロセスの精度に対応して複数種類のデザインルールを格納している。オペレータは、デザインルールデータベース32に格納されている複数種類のデザインルールの内から、今回のレイアウト設計に用いられるデザインルールを選択することができる。
格子(グリッド)は、デザインルールに従って回路素子の接続点の最小配置間隔を表しており、所定の間隔(格子間隔)で並べられた複数の横ラインと、所定の間隔(格子間隔)で並べられた複数の縦ラインとによって構成される。
格子(グリッド)において、隣接する複数の横ライン又は複数の縦ライン上には、最小幅を有する複数の信号配線(特に、ディジタル信号配線に多い)を隣接して配置することができる。配線の最小幅は、格子間隔の0.4倍〜0.6倍であることが望ましく、隣接する複数の配線間の間隔(隙間)は、格子間隔の0.6倍〜0.4倍であることが望ましい。
一方、電源配線は、抵抗値やインダクタンス値を小さくするために、最小幅を有する信号配線よりも十分太く設定され、一般に、格子間隔よりも大きい幅を有している。本願において、「電源配線」とは、2つ又はそれ以上の電源電位(グランド電位を含む)を電源パッドから各部の回路に供給するために用いられる配線を意味する。また、「電源パッド」とは、2つ又はそれ以上の電源電位(グランド電位を含む)を半導体集積回路に供給するために用いられるパッド(端子)を意味する。
ステップS13において、演算部2は、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子及び複数のパッド(端子)を接続する仮配線を実施することにより、各配線レイヤーの各領域における配線の混雑度を算出して、配線の混雑度の見積りを行う。配線の混雑度は、例えば、単位長さ当りの配線数によって定義される。演算部2は、各配線レイヤーの各領域における配線の混雑度を表す配線混雑度情報を配線混雑度情報データベース34に格納する。
ステップS14において、演算部2は、配線混雑度情報データベース34に格納されている配線混雑度情報に基づいて、電源配線と信号配線との両方を配置する少なくとも1つのレイヤー(以下においては、「特定レイヤー」ともいう)における配線の混雑度が所定の値よりも高い領域Aと、特定レイヤーにおける配線の混雑度が所定の値以下である領域Bとに、レイアウト領域を分割する。
特定レイヤーにおける配線の混雑度が所定の値よりも高い領域Aの内部については、ステップS15において、演算部2が、第1のレイアウト設計手法に従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第1のレイアウト設計手法によれば、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
特定レイヤーにおける配線の混雑度が所定の値以下である領域Bの内部については、ステップS16において、演算部2が、第2のレイアウト設計手法に従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第2のレイアウト設計手法は、図10を参照しながら説明した従来のレイアウト設計手法と同様である。第2のレイアウト設計手法によれば、隣接する2本の横ライン又は2本の縦ラインの中間位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
なお、電源配線のみを配置するレイヤーにおいては、第1のレイアウト設計手法に従って電源配線を配置しても良いし、第2のレイアウト設計手法に従って電源配線を配置しても良い。
ステップS17において、演算部2は、デザインルールに従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子間を接続する信号配線を配置する。
ここで、ステップS15において領域Aの内部に配置された電源配線については、第1の方向と反対の第2の方向において電源配線に隣接する横ライン又は縦ライン上に、最小幅を有する信号配線を配置することができる。
一方、ステップS16において領域Bの内部に配置された電源配線については、デザインルールによれば、電源配線に隣接する横ライン又は縦ライン上に信号配線を配置することが不可能である。そこで、第1の方向と反対の第2の方向において電源配線に隣々接する横ライン又は縦ライン上に、最小幅を有する信号配線が配置される。
複数の電源配線及び複数の信号配線の配置が完了すると、演算部2は、それらの配線の配置情報を、配線情報データベース35に格納する。各配線の配置情報は、例えば、その配線が配置されるレイヤーの種類、及び、その配線の配置座標を含んでいる。
図3は、第1のレイアウト設計手法に従って設計された配線レイアウトの例を示す図である。図3においては、格子(グリッド)が、X軸に平行な複数の横ラインLX0、LX1、LX2、・・・と、Y軸に平行な複数の縦ラインLY0、LY1、LY2、・・・とによって構成されている。
この例においては、隣接する2本の横ライン又は2本の縦ラインの間隔(格子間隔)が1.00μmであり、電源配線11の幅が6.00μmであり、信号配線12の幅が0.60μmである。また、複数の信号配線12間の間隔(隙間)は、0.40μm以上であることが必要であり、電源配線11と信号配線12との間の間隔(隙間)は、少なくとも0.40μm以上であることが必要である。
半導体集積回路には、多数の電源配線及び多数の信号配線が設けられるが、図3においては、1つの電源配線11及び1つの信号配線12のみを示している。信号配線12は、他のレイヤーにおける回路素子の接続点に接続されるので、信号配線12の中心軸が横ライン又は縦ライン上に位置するように配置される。上記のデザインルールによれば、隣接する複数の横ライン又は複数の縦ライン上に、複数の信号配線12を隣接して配置することが可能である。
一方、電源配線11は、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有するように配置される。図3において、電源配線11は、縦ラインLY2の位置(座標X1)を始点として、X軸方向に所定の幅Wを有するように配置されている。図3に示す例においては、電源配線11の幅Wが格子間隔の整数倍(6倍)であるので、縦ラインLY8の位置(座標X2)に終点が位置し、電源配線11は、幅方向における両端の縦ラインLY2及びLY8と重なるように配置されることになる。
信号配線12は、第1の方向と反対の第2の方向において電源配線11に隣接する横ライン又は縦ライン上に配置される。図3において、信号配線12は、X軸方向の反対方向において電源配線11に隣接する縦ラインLY1上に配置されている。
ここで、電源配線11と信号配線12との間の間隔は、0.70μmとなっており、上記のデザインルール(0.40μm以上)を満たしている。さらに、デザインルールを厳しくして、電源配線21と信号配線22との間の間隔として0.60μm以上が要求される場合においても、第1のレイアウト設計手法は、このデザインルールを満たすことができる。
このように、第1のレイアウト設計手法によれば、電源配線11のすぐ左側に位置する縦ラインLY1上に信号配線12を配置することができる。従って、電源配線11と信号配線12との間に無駄なスペースが発生することによる配線性の悪さが改善されて、チップサイズを小さくすることが可能となる。チップサイズを小さくすることは、歩留りの低減や消費電力の低減に有効である。
図4は、縦方向の電源配線と横方向の電源配線との接続状態を示す図である。ここでは、特定レイヤーである第2配線層に縦方向の電源配線が形成され、第2配線層の上層である第3配線層に横方向の電源配線が形成される場合について説明する。実際の半導体集積回路においては、第2配線層と第3配線層との間の層間絶縁膜において、縦方向の電源配線の領域と横方向の電源配線の領域とが交わった部分の格子点上に複数の開口(スルーホール)が形成され、それらのスルーホールを通して、縦方向の電源配線と横方向の電源配線とを接続するコンタクトが形成される。図4においては、縦方向の電源配線と横方向の電源配線とを接続するために用いられる複数のスルーホールが示されている。
図4の(a)は、第1のレイアウト設計手法に従って格子上に配置された縦方向の電源配線11と、第2のレイアウト設計手法に従って格子上に配置された横方向の電源配線13との接続状態を示している。図4の(a)に示すように、電源配線11の領域内には、幅方向に5個のスルーホール14を並べることができる。
一方、図4の(b)は、第2のレイアウト設計手法に従って格子上に配置された縦方向の電源配線21と、第2のレイアウト設計手法に従って格子上に配置された横方向の電源配線23との接続状態を示している。図4の(b)に示すように、電源配線21の領域内には、幅方向に6個のスルーホール24を並べることができる。
このように、第1のレイアウト設計手法においては、電源配線の領域内において層間絶縁膜に形成できるスルーホールの数が少なくなり、電源配線に接続可能なコンタクトの数も減少する。しかしながら、電源配線の幅が格子間隔の2倍以上であれば、幅方向に少なくとも1個のスルーホールを配置することができる。
図5は、本発明の第1の実施形態に係るレイアウト設計方法によって設計された半導体集積回路のレイアウトを模式的に示す平面図である。図5に示すように、半導体集積回路10の周辺領域には、複数の入出力(IO)セル15が配置されており、半導体集積回路10の内部領域には、複数の回路素子16が配置されている。それらの回路素子16が配置されている層の上層には、複数の電源配線11及び複数の信号配線が配置されている。
図5においては、信号配線は示されていないが、特定レイヤーにおいて配線の混雑度が所定の値よりも高い領域Aが示されている。第1の実施形態によれば、領域Aの内部においては、第1のレイアウト設計手法に従って電源配線11が配置される。従って、領域Aにおいて、電源配線11のすぐ隣に位置する横ライン又は縦ライン上に信号配線を配置することができる。ただし、領域Aを通過する電源配線において、領域A内の部分とそれ以外の部分との間に段差が発生する。また、領域Aにおいては、電源配線11の領域内において層間絶縁膜に形成できるスルーホールの数は減少するが、それ以外の領域においては、スルーホールの数は減少しない。
次に、本発明の第1の実施形態の変形例について説明する。第1の実施形態の変形例においては、特定レイヤーにおける配線の混雑度が所定の値よりも高い領域を通過する電源配線は、第1のレイアウト設計手法に従って配置され、特定レイヤーにおける配線の混雑度が所定の値よりも高い領域を通過しない電源配線は、第2のレイアウト設計手法に従って配置される。その他の点は、第1の実施形態と同様である。
図6は、本発明の第1の実施形態の変形例に係るレイアウト設計方法を示すフローチャートである。図6において、ステップS21〜S23は、図2に示すステップS11〜S13と同一であるので、説明を省略する。
ステップS24において、演算部2は、配線混雑度情報データベース34に格納されている配線混雑度情報に基づいて、電源配線と信号配線との両方を配置する少なくとも1つのレイヤー(以下においては、「特定レイヤー」ともいう)における配線の混雑度が所定の値よりも高い領域Aを抽出する。
領域Aを通過する電源配線については、ステップS25において、演算部2が、第1のレイアウト設計手法に従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第1のレイアウト設計手法によれば、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
領域Aを通過しない電源配線については、ステップS26において、演算部2が、第2のレイアウト設計手法に従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第2のレイアウト設計手法によれば、隣接する2本の横ライン又は2本の縦ラインの中間位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
なお、電源配線のみを配置するレイヤーにおいては、第1のレイアウト設計手法に従って電源配線を配置しても良いし、第2のレイアウト設計手法に従って電源配線を配置しても良い。
ステップS27において、演算部2は、デザインルールに従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子間を接続する信号配線を配置する。
ここで、ステップS25において配置された領域Aを通過する電源配線については、第1の方向と反対の第2の方向において電源配線に隣接する横ライン又は縦ライン上に、最小幅を有する信号配線を配置することができる。
一方、ステップS26において配置された領域Aを通過しない電源配線については、デザインルールによれば、電源配線に隣接する横ライン又は縦ライン上に信号配線を配置することは不可能である。そこで、第1の方向と反対の第2の方向において電源配線に隣々接する横ライン又は縦ライン上に、最小幅を有する信号配線が配置される。
複数の電源配線及び複数の信号配線の配置が完了すると、演算部2は、それらの配線の配置情報を、配線情報データベース35に格納する。各配線の配置情報は、例えば、その配線が配置されるレイヤーの種類、及び、その配線の配置座標を含んでいる。
図7は、本発明の第1の実施形態の変形例に係るレイアウト設計方法によって設計された半導体集積回路のレイアウトを模式的に示す平面図である。図7においては、信号配線は示されていないが、特定レイヤーにおいて配線の混雑度が所定の値よりも高い領域Aが示されている。第1の実施形態の変形例によれば、領域Aを通過する電源配線11aは、図中上側のIOセルから図中下側のIOセルに到るまで、第1のレイアウト設計手法に従って配置される。一方、領域Aを通過しない電源配線11bは、図中上側のIOセルから図中下側のIOセルに到るまで、第2のレイアウト設計手法に従って配置される。
従って、電源配線11aのすぐ隣に位置する横ライン又は縦ライン上に信号配線を配置することができると共に、領域Aを通過する電源配線11aにおいて、領域A内の部分とそれ以外の部分との間における段差が解消される。また、電源配線11aの領域内において層間絶縁膜に形成できるスルーホールの数は減少するが、電源配線11bの領域内において層間絶縁膜に形成できるスルーホールの数は減少しない。
次に、本発明の第2の実施形態について説明する。第2の実施形態においては、配線の混雑度に応じてレイアウト設計手法を変更することはせずに、電源配線と信号配線との両方を配置するレイヤー(特定レイヤー)の全ての領域において、第1のレイアウト設計手法が用いられる。
図8は、本発明の第2の実施形態に係るレイアウト設計方法を示すフローチャートである。図8において、ステップS31〜S33は、図2に示すステップS11〜S13と同一であるので、説明を省略する。
ステップS34において、演算部2は、第1のレイアウト設計手法に従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第1のレイアウト設計手法によれば、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
なお、電源配線のみを配置するレイヤーにおいては、第1のレイアウト設計手法に従って電源配線を配置しても良いし、第2のレイアウト設計手法に従って電源配線を配置しても良い。
ステップS35において、演算部2は、デザインルールに従って、且つ、入力情報データベース31に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース33に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子間を接続する信号配線を配置する。
これにより、特定レイヤーの全ての領域において、第1の方向と反対の第2の方向において電源配線に隣接する横ライン又は縦ライン上に、最小幅を有する信号配線を配置することができる。
複数の電源配線及び複数の信号配線の配置が完了すると、演算部2は、それらの配線の配置情報を、配線情報データベース35に格納する。各配線の配置情報は、例えば、その配線が配置されるレイヤーの種類、及び、その配線の配置座標を含んでいる。
図9は、本発明の第2の実施形態に係るレイアウト設計方法によって設計された半導体集積回路のレイアウトを模式的に示す平面図である。図9に示すように、半導体集積回路10の周辺領域には、複数の入出力(IO)セル15が配置されており、半導体集積回路10の内部領域には、複数の回路素子16が配置されている。それらの回路素子16が配置されている層の上層には、複数の電源配線11が配置されている。
図9においては、信号配線は示されていないが、特定レイヤーにおいて配線の混雑度が所定の値よりも高い領域Aが示されている。本実施形態によれば、配線の混雑度によらず、特定レイヤーの全ての領域において、第1のレイアウト設計手法に従って電源配線11が配置される。従って、特定レイヤーの全ての領域において、電源配線11のすぐ隣に位置する横ライン又は縦ライン上に信号配線を配置することができる。ただし、電源配線11の領域内において層間絶縁膜に形成できるスルーホールの数は減少する。本実施形態は、レイアウト領域全体に亘って配線の混雑度が高い場合に、チップサイズを小さくするために有効である。
以上の実施形態においては、電源配線と信号配線との間の配置関係について説明したが、アナログ信号配線も、抵抗値やインダクタンス値を小さくするために、ディジタル信号配線よりも十分太く設定される場合があるので、本発明は、アナログ信号配線とディジタル信号配線との間の配置関係にも適用することができる。その場合には、以上の実施形態において、「電源配線」を「アナログ信号配線」に読み替えるものとする。
1 入力部、 2 演算部、 3 格納部、 4 出力部、 10 半導体集積回路、 11、11a、11b、13、21、23 電源配線、 12、22 信号配線、 14、24 スルーホール、 15 IOセル、 16 回路素子、 31 入力情報データベース、 32 デザインルールデータベース、 33 回路素子配置情報データベース、 34 配線混雑度情報データベース、 35 配線情報データベース
Claims (8)
- 入力された回路情報によって表される回路の配置及び配線を、デザインルールに従って回路素子の接続点の最小配置間隔を表す格子を用いて決定することにより、半導体集積回路のレイアウトを設計する方法であって、
前記回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ(a)と、
前記回路情報及び前記複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b)と、
ステップ(b)において配置された第1の配線に前記第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置するステップ(c)と、
を具備するレイアウト設計方法。 - ステップ(b)が、
前記回路情報及び前記複数の回路素子の配置に基づいて、前記複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第1の配線と第2の配線との両方を配置する少なくとも1つのレイヤーにおける配線の混雑度を算出するステップ(b1)と、
前記少なくとも1つのレイヤーにおける配線の混雑度が所定の値よりも高い領域において、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b2)と、
を含み、
ステップ(c)が、ステップ(b2)において配置された第1の配線に前記第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含む、
請求項1記載のレイアウト設計方法。 - ステップ(b)が、前記少なくとも1つのレイヤーにおける配線の混雑度が所定の値以下の領域において、隣接する2本の横ライン又は2本の縦ラインの中間位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b3)を含み、
ステップ(c)が、ステップ(b3)において配置された第1の配線に前記第1の方向と反対の第2の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含む、
請求項2記載のレイアウト設計方法。 - ステップ(b)が、
前記回路情報及び前記複数の回路素子の配置に基づいて、前記複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第1の配線と第2の配線との両方を配置する少なくとも1つのレイヤーにおける配線の混雑度を算出するステップ(b1)と、
前記少なくとも1つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過する第1の配線を配置する場合に、いずれかの横ライン又は縦ラインの位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b2)と、
を含み、
ステップ(c)が、ステップ(b2)において配置された第1の配線に前記第1の方向と反対の第2の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含む、
請求項1記載のレイアウト設計方法。 - ステップ(b)が、前記少なくとも1つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過しない第1の配線を配置する場合に、隣接する2本の横ライン又は2本の縦ラインの中間位置を始点として、第1の方向に格子間隔よりも大きい所定の幅を有する第1の配線を配置するステップ(b3)を含み、
ステップ(c)が、ステップ(b3)において配置された第1の配線に前記第1の方向と反対の第2の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第2の配線を配置することを含む、
請求項4記載のレイアウト設計方法。 - 前記第1の配線が格子間隔の2倍以上の幅を有し、前記第2の配線が格子間隔の0.4倍〜0.6倍の幅を有する、請求項1〜5のいずれか1項記載のレイアウト設計方法。
- 前記第1の配線が電源配線であり、前記第2の配線が信号配線である、請求項1〜6のいずれか1項記載のレイアウト設計方法。
- 前記第1の配線がアナログ信号配線であり、前記第2の配線がディジタル信号配線である、請求項1〜6のいずれか1項記載のレイアウト設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010269579A JP2012119578A (ja) | 2010-12-02 | 2010-12-02 | 半導体集積回路のレイアウト設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010269579A JP2012119578A (ja) | 2010-12-02 | 2010-12-02 | 半導体集積回路のレイアウト設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012119578A true JP2012119578A (ja) | 2012-06-21 |
Family
ID=46502079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010269579A Withdrawn JP2012119578A (ja) | 2010-12-02 | 2010-12-02 | 半導体集積回路のレイアウト設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012119578A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109387190A (zh) * | 2017-08-10 | 2019-02-26 | 精工爱普生株式会社 | 物理量传感器、惯性测量单元、电子设备以及移动体 |
-
2010
- 2010-12-02 JP JP2010269579A patent/JP2012119578A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109387190A (zh) * | 2017-08-10 | 2019-02-26 | 精工爱普生株式会社 | 物理量传感器、惯性测量单元、电子设备以及移动体 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5097096B2 (ja) | 半導体集積回路 | |
JP5947580B2 (ja) | デカップルキャパシタセル、セルベースic、セルベースicのレイアウトシステムおよびレイアウト方法 | |
CN107342282B (zh) | 集成电路及其制造方法 | |
JP2011238689A (ja) | スタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法 | |
JP2007287908A (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
US7958467B2 (en) | Deterministic system and method for generating wiring layouts for integrated circuits | |
JP5358672B2 (ja) | 半導体集積回路装置 | |
JP2014044560A (ja) | 半導体装置の設計方法、設計プログラム及び設計装置 | |
JP2012119578A (ja) | 半導体集積回路のレイアウト設計方法 | |
JP2007234777A (ja) | 半導体集積回路装置およびその設計方法 | |
US7091614B2 (en) | Integrated circuit design for routing an electrical connection | |
JP2010258298A (ja) | 半導体集積回路チップおよびそのレイアウト方法 | |
WO2018180010A1 (ja) | 半導体集積回路装置 | |
JP3534093B2 (ja) | 半導体装置の設計方法並びに設計プログラム | |
JP5630856B2 (ja) | 半導体装置 | |
JP2008235626A (ja) | 半導体集積回路及び半導体集積回路の設計プログラム | |
JP2006202923A (ja) | 半導体装置の設計方法、半導体装置の設計プログラム | |
JP2006269604A (ja) | ハードマクロの電源端子構造 | |
JP2009260147A (ja) | 半導体集積回路装置 | |
JP6836137B2 (ja) | 半導体装置及びそのレイアウト設計方法 | |
JP2013069070A (ja) | 半導体集積回路の設計装置、及び半導体集積回路の設計方法 | |
JP2008186061A (ja) | 半導体設計方法および半導体設計装置 | |
JP2010232536A (ja) | 半導体装置 | |
JP4731843B2 (ja) | 半導体集積回路および半導体集積回路の設計方法 | |
JP2008205399A (ja) | 半導体集積回路の設計方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140204 |