JP2012114394A - 半田付け連結ピン、前記半田付け連結ピンを利用した半導体パッケージ基板及び半導体チップの実装方法 - Google Patents

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Abstract

【課題】熱応力を減少させ、外部衝撃による疲労破壊を防止して、半導体パッケージ基板の安全性を向上させることができる半田付け連結ピン、前記半田付け連結ピンを利用した半導体パッケージ基板及び半導体チップの実装方法を提供する。
【解決手段】本発明は、半田付け連結ピン、前記半田付け連結ピンを利用した半導体パッケージ基板及び半導体チップの実装方法であって、半田付け連結ピン３００は、ホール３１２が形成されたピンヘッド部３１０と、ピンヘッド部３１０の下面に形成された複数のピン胴部３２０とを含み、ピン胴部３２０が、ピンヘッド部３１０の下側に延長された支持部３２２と、支持部３２２から曲げられて延長された接合部３２４とを含むものである。
【選択図】図２

Description

本発明は、半田付け連結ピン、前記半田付け連結ピンを利用した半導体パッケージ基板及び半導体チップの実装方法に関する。
最近の電子産業は、電子機器の小型化、薄型化のために、部品実装時の高密度化、高精度化、高集積化が可能な半導体パッケージ基板を利用した実装技術が求められている。このような部品の高密度化、高精度化、高集積化の傾向により、半導体パッケージ基板の製造においての正確性及び安全性が求められ、特に半導体チップと基板間の接合信頼性は非常に重要である。
また、スマートフォン、ＭＰ３などの携帯用マルチメディア機器が普及されることにより、これに用いられる半導体パッケージ基板の場合、外部衝撃に対する安全性の要求が高まっている。
従来の半導体パッケージ基板は、図１に図示されたように、回路パターン１１０及び貫通ホール１２０が形成された印刷回路基板１００と、前記貫通ホール１２０に外部リード２１０が挿入されて半田付けされることにより、印刷回路基板１００に実装される半導体チップ２００とで構成される。
このような半導体チップ２００と印刷回路基板１００は、リフロー装置内で高温で加熱することにより溶融された半田１３０によって接合されるが、この際、半導体チップ２００と印刷回路基板１００及び半田１３０との熱膨脹係数の差によって熱応力が発生する。
このような熱応力は、完成された半導体パッケージ基板の変形及び半導体チップ２００と印刷回路基板１００を連結する半田１３０の破壊のような問題点を発生させた。
また、貫通ホール１２０に半田１３０を充填して半導体チップ２００の外部リード２１０と印刷回路基板１００とを接合する従来の構造は、外部衝撃が持続的に加えられる場合、疲労破壊が生じる可能性が高いため、半導体パッケージ基板の安全性に問題が発生している。
本発明は、上述のような問題点を解決するために導き出されたものであり、ホールが形成されたピンヘッド部及び前記ピンヘッド部の下面に形成された複数のピン胴部を含み、前記ピン胴部が、前記ピンヘッド部の下側に延長された支持部と、前記支持部から曲げられて延長された接合部とを含むことを特徴とする半田付け連結ピンを利用して半導体チップを印刷回路基板に実装することにより、熱応力を減少させ、外部衝撃による疲労破壊を防止して、半導体パッケージ基板の安全性を向上させることを目的とする。
本発明の好ましい実施例による半田付け連結ピンは、ホールが形成されたピンヘッド部と、前記ピンヘッド部の下面に形成された複数のピン胴部とを含み、前記ピン胴部は、前記ピンヘッド部の下側に延長された支持部と、前記支持部から曲げられて延長された接合部と、を含むことを特徴とする。
ここで、本発明による前記ピン胴部は、前記支持部と前記接合部との間に外側に突出された係止部をさらに含むことを特徴とする。
また、本発明による前記複数のピン胴部は、前記ホールの縁に沿って同一の間隔で形成されたことを特徴とする。
また、本発明による前記複数のピン胴部は、同一の形状に形成されたことを特徴とする。
また、本発明による前記接合部は、前記支持部から複数回曲げられて延長されたことを特徴とする。
また、本発明による前記ピンヘッド部及び前記ピン胴部は、金属からなることを特徴とする。
本発明の好ましい実施例による半導体パッケージ基板は、回路パターン及び貫通ホールが形成された印刷回路基板とホールが形成されたピンヘッド部と、前記ピンヘッド部の下面に形成された複数のピン胴部とを含み、前記ピン胴部は、前記ピンヘッド部の下側に延長された支持部と、前記支持部から曲げられて延長された接合部で構成され、前記ピン胴部が前記貫通ホールに挿入された半田付け連結ピンと、前記外部リードが前記半田付け連結ピンに挿入され、前記印刷回路基板に実装された半導体チップと、前記半田付け連結ピンの前記接合部と前記外部リードとを連結する第１半田を含むことを特徴とする。
ここで、本発明による前記ピン胴部は、外側に突出され、前記貫通ホールの下側に係着される係止部を前記支持部と前記接合部との間にさらに含むことを特徴とする。
また、本発明による前記支持部の長さは、前記ピン胴部が挿入される前記印刷回路基板の前記貫通ホールの長さに対応されることを特徴とする。
また、本発明による前記複数のピン胴部は、前記ホールの縁に沿って同一の間隔で形成されたことを特徴とする。
また、本発明による前記複数のピン胴部は、同一の形状に形成されたことを特徴とする。
また、本発明による前記第１半田は、前記接合部の下端と前記外部リードを連結することを特徴とする。
また、本発明は、前記半田付け連結ピンの前記ピンヘッド部と前記印刷回路基板とを連結する第２半田をさらに含むことを特徴とする。
本発明の好ましい実施例による半導体チップの実装方法は、（Ａ）回路パターン及び貫通ホールが形成された印刷回路基板を準備する段階と、（Ｂ）ホールが形成されたピンヘッド部と、前記ピンヘッド部の下面に形成された複数のピン胴部とを含み、前記ピン胴部は、前記ピンヘッド部の下側に延長された支持部と、前記支持部から曲げられて延長された接合部とを含む半田付け連結ピンを前記貫通ホールに挿入する段階と、（Ｃ）前記半田付け連結ピンに半導体チップの外部リードを挿入する段階と、（Ｄ）前記半田付け連結ピンの前記接合部を前記外部リードと半田付けする段階と、を含むことを特徴とする。
ここで、本発明は、前記（Ｄ）段階で、前記接合部の下端と前記外部リードを半田付けすることを特徴とする。
また、本発明は、前記（Ｄ）段階の後、（Ｅ）前記半田付け連結ピンの前記ピンヘッド部と前記印刷回路基板を半田付けする段階をさらに含むことを特徴とする。
本発明の特徴及び利点は、添付図面に基づいた以下の詳細な説明によってさらに明らかになるであろう。
本発明の詳細な説明に先立ち、本明細書及び請求範囲に用いられた用語や単語は、通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に従って本発明の技術的思想にかなう意味と概念に解釈されるべきである。
本発明による半田付け連結ピンは、ホールが形成されたピンヘッド部、支持部及び接合部を含むピン胴部で構成され、半導体チップの実装時、半導体チップの外部リードと半田付け連結ピンの接合部のみを半田付けすることにより、熱応力を減少させることができる。
また、接合部に形成された曲げにより、熱応力と外部衝撃を吸収することができる。
また、ピン胴部は、支持部と接合部との間に外側に突出された係止部をさらに含むことにより、半田付け連結ピンと印刷回路基板とを、より強固に結合することができる。
また、接合部は、前記支持部から複数回曲げられて延長されることにより、外部衝撃をさらに効果的に吸収することができる。
本発明による半導体パッケージ基板は、回路パターン及び貫通ホールが形成された印刷回路基板と、前記貫通ホールに挿入された半田付け連結ピンと、前記半田付け連結ピンに外部リードが挿入され、第１半田によって実装された半導体チップとを含むことにより、熱応力による基板の変形及び外部衝撃による疲労破壊を防止することができる。
また、前記第１半田は、半田付け連結ピンの接合部の下端と外部リードとを連結することにより、効果的に外部衝撃を吸収することができる。
また、半田付け連結ピンの前記ピンヘッド部と前記印刷回路基板とを連結する第２半田をさらに含むことにより、半田付け連結ピンと印刷回路基板とをより強固に結合することができる。
従来の半導体パッケージ基板の断面図である。 本発明の好ましい実施例による半田付け連結ピン（１）の斜視図である。 本発明の好ましい実施例による半田付け連結ピン（２）の斜視図である。 本発明の好ましい実施例による半田付け連結ピン（３）の斜視図である。 本発明の好ましい実施例による半導体パッケージ基板（１）の断面図である。 本発明の好ましい実施例による半導体パッケージ基板（２）の断面図である。 本発明の好ましい実施例による半導体パッケージ基板（３）の断面図である。 本発明の好ましい実施例による半導体チップの実装方法を順に図示した断面図（１）である。 本発明の好ましい実施例による半導体チップの実装方法を順に図示した断面図（２）である。 本発明の好ましい実施例による半導体チップの実装方法を順に図示した断面図（３）である。 本発明の好ましい実施例による半導体チップの実装方法を順に図示した断面図（４）である。 本発明の好ましい実施例による半導体チップの実装方法を順に図示した断面図（５）である。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係わる以下の詳細な説明および好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、本発明の説明において、係わる公知技術に対する具体的な説明が本発明の要旨を不必要にぼかす可能性があると判断される場合は、その詳細な説明を省略する。
図２から図４は、本発明の好ましい実施例による半田付け連結ピンを図示した斜視図である。
以下、図面を参照して、本発明による半田付け連結ピンを説明する。
図２に図示されたように、本発明による半田付け連結ピン３００は、ホール３１２が形成されたピンヘッド部３１０と、ピンヘッド部３１０の下面に形成された複数のピン胴部３２０とを含み、ピン胴部３２０は、ピンヘッド部３１０の下側に延長された支持部３２２と、前記支持部３２２から曲げられて延長された接合部３２４とを含む。
まず、ピンヘッド部３１０は、半田付け連結ピン３００が印刷回路基板１００に形成された貫通ホール１２０に挿入される時、印刷回路基板１００の上部に位置する部分であり、貫通ホール１２０に対応するホール３１２が形成されている。ピンヘッド部３１０のサイズは、半田付け連結ピン３００が貫通ホール１２０に挿入される過程で、ピンヘッド部３１０が貫通ホール１２０に係止されることにより半田付け連結ピン３００が貫通ホール１２０の下部に抜け出さないように、貫通ホールより大きく形成されなければならない。このようなピンヘッド部３１０の形状は、円形、四角形、菱形などの多様な形状を有することができる。
ピンヘッド部３１０に形成されたホール３１２は、後述するように、半導体チップ２００などの外部リード２１０が挿入される部分である。ホール３１２のサイズは、ピンヘッド部３１０の下側に延長されたピン胴部３２０が貫通ホール１２０に挿入されることができるように、貫通ホール１２０のサイズより小さく形成される。半田付け連結ピン３００が容易に貫通ホール１２０に挿入されるためには、ホール３１２の形状が貫通ホール１２０の形状と対応されるように形成することが好ましく、円形、四角形、菱形などの多様な形状を有することができる。
ピン胴部３２０は、印刷回路基板１００の貫通ホール１２０に挿入される部分であり、支持部３２２と、接合部３２４とで構成される。このようなピン胴部３２０は、ピンヘッド部３１０の下面に複数に形成される。以下、ピン胴部３２０の構成要素ごとに説明する。
まず、支持部３２２は、ピンヘッド部３１０の下側に延長される部分である。支持部３２２は、半田付け連結ピン３００が印刷回路基板１００の貫通ホール１２０に挿入される時、貫通ホール１２０の内側面と相接する部分であり、印刷回路基板１００と電気的に連結されることができる。
接合部３２４は、半田によって半導体チップ２００の外部リード２１０と接合される部分であり、前記支持部３２２から曲げられて延長される。接合部３２４の曲げは、半田付け時に発生する熱応力を吸収することにより、基板の変形及び半田の破壊を防止することができる。また、接合部３２４の曲げは、外部衝撃を吸収することにより、半田接合部の疲労破壊を防止することができる。
この際、接合部３２４は、図３に図示されたように、複数回曲げられて延長されることができる。接合部３２４が複数の曲げを有することにより、半田付けによって発生する熱応力及び外部衝撃をより効果的に吸収することができる。
また、ピン胴部３２０は、図４に図示されたように、支持部３２２と接合部３２４との間に外側に突出された係止部３２６をさらに含むことができる。係止部３２６は、半田付け連結ピン３００が印刷回路基板１００の貫通ホール１２０に挿入される時、貫通ホール１２０の下側に係止されることにより、半田付け連結ピン３００が印刷回路基板１００から分離されることを防止する。
また、ピン胴部３２０は、ピンヘッド部３１０のホール３１２の縁に沿って同一の間隔で複数に形成される。複数のピン胴部３２０がピンヘッド部３１０のホール３１２の縁に沿って同一の間隔で形成されることにより、半田付け連結ピン３００のホール３１２に挿入される外部リード２１０を取り囲むようにする。外部リード２１０と前記外部リード２１０を取り囲んだ複数の接合部３２４とが半田によって連結されることにより、より強固に結合される。
また、複数のピン胴部３２０は、同一の形状に形成されることができる。複数のピン胴部３２０が同一のサイズ及び形態を有して形成されることにより、半田付け連結ピン３００は中空形状を有することができる。
この際、ピンヘッド部３１０及びピン胴部３２０は、金属からなることができる。半田付け連結ピン３００が金属で構成されることで、印刷回路基板１００と半導体チップ２００を電気的に連結させる。前記金属としては、電気伝導性及び加工性に優れた銅（Ｃｕ）が好ましいが、必ずしもこれに限定されるものではなく、電気伝導性を有する全ての金属を含む。
図５から図７は、本発明の好ましい実施例による半導体パッケージ基板を図示した断面図である。
本発明による半導体パッケージ基板は、図５に図示されたように、回路パターン１１０及び貫通ホール１２０が形成された印刷回路基板１００と、前記貫通ホール１２０に挿入された半田付け連結ピン３００と、外部リード２１０が前記半田付け連結ピン３００に挿入され、印刷回路基板１００に実装された半導体チップ２００と、半田付け連結ピン３００の接合部３２４と外部リード２１０とを連結する第１半田１３２と、を含む。以下、半導体パッケージ基板の構成要素ごとに説明する。
まず、印刷回路基板１００（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）は、回路パターン１１０と貫通ホール１２０とを含む。印刷回路基板１００は、フェノール樹脂絶縁板またはエポキシ樹脂絶縁板などの絶縁材に形成された内部回路を介して実装された部品を相互電気的に連結し、電源などを供給する同時に、部品を機械的に固定させる役割をするものであり、印刷回路基板１００には、絶縁材の片面にのみ回路パターンを形成した単面ＰＣＢ、両面に回路パターンを形成した両面ＰＣＢ、多層に形成したＭＬＢ（多層印刷回路基板）がある。図５では、両面に回路パターンが形成された両面印刷回路基板が図示されているが、これに制限されず、２以上の回路パターンを有する多層印刷回路基板であることができる。
印刷回路基板１００に形成された回路パターン１１０は、半田付け連結ピン３００と電気的に連結され、前記半田付け連結ピン３００に半田付けによって接合された外部部品と電気的信号を送受する。
また、印刷回路基板１００に形成された貫通ホール１２０は、内部が銅メッキされることにより、回路パターン１１０と半田付け連結ピン３００が電気的に連結されることができる。
次に、半田付け連結ピン３００は、半導体パッケージ基板に実装された半導体チップ２００の外部リード２１０と半田付けによって直接的に連結され、上述のように接合部３２４の曲げによって熱応力及び外部衝撃を吸収することにより、半導体パッケージ基板の変形及び疲労破壊を防止することができる。半田付け連結ピン３００が貫通ホール１２０に挿入される時、ピン胴部３２０が銅メッキされた貫通ホール１２０の内部と相接することにより、印刷回路基板１００と電気的に連結されることができる。また、半田付け連結ピン３００のピンヘッド部３１０が貫通ホール１２０の周りに形成された回路パターン１１０の上部に接することにより、回路パターン１１０と電気的に連結されることができる。
この際、図６に図示されたように、ピン胴部３２０は、外側に突出され、前記貫通ホール１２０の下側に係着される係止部３２６を、支持部３２２と接合部３２４との間にさらに含むことができる。係止部３２６が貫通ホール１２０の下側に係着されることにより、半田付け連結ピン３００と印刷回路基板１００がより強固に結合されることができる。
また、半田付け連結ピン３００の支持部３２２の長さは、前記印刷回路基板１００の貫通ホール１２０の長さに対応することにより、半田付け連結ピン３００が貫通ホール１２０に挿入された状態で係止部３２６が貫通ホール１２０の下側に係着されるようにする。
また、複数のピン胴部３２０が前記ピンヘッド部３１０のホール３１２の縁に沿って同一の間隔及び形状に形成されることにより、半田付け連結ピン３００は、半導体チップ２００の外部リード２１０を取り囲む中共形状を有することができる。
半導体チップ２００は、外部リード２１０が半田付け連結ピン３００に挿入され、半導体パッケージ基板に実装される。このような半導体チップ２００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ；Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）またはダイオードなどであることができる。但し、これに限定されず、能動素子、受動素子などのその他に全ての電子素子を含むことができる。半導体チップ２００の外部リード２１０が半田によって半田付け連結ピン３００と接合されることにより、印刷回路基板１００に形成された回路パターン１１０と電気的に連結されることができる。
第１半田１３２は、半田付け連結ピン３００の接合部３２４と半導体チップ２００の外部リード２１０とを連結する。第１半田１３２は、半導体チップ２００を半導体パッケージ基板と電気的に連結すると同時に、半導体チップ２００を半導体パッケージ基板に固定させる役割をする。第１半田１３２は、鈴／鉛（Ｓｎ／Ｐｂ）、鈴／銀／銅（Ｓｎ／Ａｇ／Ｃｕ）、鈴／銀（Ｓｎ／Ａｇ）、鈴／銅（Ｓｎ／Ｃｕ）、鈴／ビスマス（Ｓｎ／Ｂｉ）、鈴／亜鉛／ビスマス（Ｓｎ／Ｚｎ／Ｂｉ）、鈴／銀／ビスマス（Ｓｎ／Ａｇ／Ｂｉ）などの組合で構成されることができる。
この際、図６に図示されたように、第１半田１３２は、半田付け連結ピン３００の接合部３２４の下端と半導体チップ２００の外部リード２１０とを連結することが好ましい。接合部３２４の曲げには、第１半田１３２が形成されないため、接合部３２４の曲げが熱応力及び外部衝撃を効果的に吸収することができる。
また、図７に図示されたように、半導体パッケージ基板は、半田付け連結ピン３００のピンヘッド部３１０と印刷回路基板１００とを連結する第２半田１３４をさらに含むことができる。第２半田１３４は、半田付け連結ピン３００を印刷回路基板１００により強固に結合させ、また、第２半田１３４によって印刷回路基板１００に形成された回路パターン１１０とピンヘッド部３１０とが電気的に連結されることができる。
図８から図１２は、本発明の好ましい実施例による半導体チップの実装方法を工程順に図示した断面図である。
本発明の好ましい実施例による半導体チップ２００の実装方法は、（Ａ）回路パターン１１０及び貫通ホール１２０が形成された印刷回路基板１００を準備する段階と、（Ｂ）ホール３１２が形成されたピンヘッド部３１０、ピンヘッド部３１０の下面に形成された複数のピン胴部３２０を含み、前記ピン胴部３２０は、ピンヘッド部３１０の下側に延長された支持部３２２、前記支持部３２２から曲げられて延長された接合部３２４を含む半田付け連結ピン３００を前記貫通ホール１２０に挿入する段階と、（Ｃ）前記半田付け連結ピン３００に半導体チップ２００の外部リード２１０を挿入する段階と、（Ｄ）前記半田付け連結ピン３００の前記接合部３２４を前記外部リード２１０と半田付けする段階と、を含む。
以下、本発明による半導体チップ２００の実装方法について工程順に従って説明する。
まず、図８に図示されたように、回路パターン１１０及び貫通ホール１２０が形成された印刷回路基板１００を準備する。回路パターン１１０は、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）工法、アディティブ（Ａｄｄｉｔｉｖｅ）工法、セミアディティブ（Ｓｅｍｉ−ａｄｄｉｔｉｖｅ）工法などを利用して形成することができる。ここで、貫通ホール１２０の内部に銅メッキをして、前記回路パターン１１０と電気的に連結されるようにする。一方、貫通ホール１２０は、ＣＮＣ（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉａｌ Ｃｏｎｔｒｏｌ ｄｒｉｌｌ）、ＣＯ２またはＹａｇレーザーのような穿孔作業によって形成することができる。
次に、図９に図示されたように、半田付け連結ピン３００を印刷回路基板１００の貫通ホール１２０に挿入する。貫通ホール１２０に半田付け連結ピン３００を挿入した後、図１０に図示されたように、半導体チップ２００の外部リード２１０をピンヘッド部３１０に形成されたホール３１２に挿入する。
次に、図１１に図示されたように、半田付け連結ピン３００の接合部３２４と外部リード２１０を半田付けする。前記半田付けにより、外部リード２１０と半田付け連結ピン３００とを連結する第１半田１３２が形成される。貫通ホール１２０の全体に半田を充填するのでなく、半田付け連結ピン３００の一部と外部リード２１０を半田付けすることにより、熱膨脹係数の差による熱応力が減少される。このような半田付けは、第１半田１３２の溶融温度以上で２０分〜３０分間加熱するリフロー工程によって行われることができる。
この際、半田付け連結ピン３００の下端と前記外部リード２１０を半田付けすることが好ましい。上述のように、接合部３２４の曲げには半田が満たされないため、接合部３２４の曲げが熱応力及び外部衝撃を効果的に吸収することができる。
また、図１２に図示されたように、半田付け連結ピン３００のピンヘッド部３１０と印刷回路基板１００をさらに半田付けすることができる。前記半田付けによってピンヘッド部３１０と印刷回路基板１００とを連結する第２半田１３４が形成される。これは、半田付け連結ピン３００の接合部３２４と外部リード２１０を半田付けする工程の前または後に実施することができる。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは、本発明を具体的に説明するためのものであり、本発明による半田付け連結ピン、前記半田付け連結ピンを利用した半導体パッケージ基板及び半導体チップの実装方法は、これに限定されず、本発明の技術的思想内で、該当分野における通常の知識を有する者によってその変形や改良が可能であることは明らかであろう。本発明の単純な変形乃至変更は、いずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は、添付の特許請求の範囲により明確になるであろう。
本発明は、熱応力を減少させ、外部衝撃による疲労破壊を防止して、半導体パッケージ基板の安全性を向上させることができる半田付け連結ピン、前記半田付け連結ピンを利用した半導体パッケージ基板及び半導体チップの実装方法に適用可能である。
１００ 印刷回路基板
１１０ 回路パターン
１２０ 貫通ホール
１３０ 半田
１３２ 第１半田
１３４ 第２半田
２００ 半導体チップ
２１０ 外部リード
３００ 半田付け連結ピン
３１０ ピンヘッド部
３１２ ホール
３２０ ピン胴部
３２２ 支持部
３２４ 接合部
３２６ 係止部

Claims (16)

  1. ホールが形成されたピンヘッド部と、
    前記ピンヘッド部の下面に形成された複数のピン胴部と、
    を含み、前記ピン胴部は、前記ピンヘッド部の下側に延長された支持部と、前記支持部から曲げられて延長された接合部と、を含むことを特徴とする半田付け連結ピン。
  2. 前記ピン胴部は、前記支持部と前記接合部との間に外側に突出された係止部をさらに含むことを特徴とする請求項１に記載の半田付け連結ピン。
  3. 前記複数のピン胴部は、前記ホールの縁に沿って同一の間隔で形成されたことを特徴とする請求項１に記載の半田付け連結ピン。
  4. 前記複数のピン胴部は、同一の形状に形成されたことを特徴とする請求項１に記載の半田付け連結ピン。
  5. 前記接合部は、前記支持部から複数回曲げられて延長されたことを特徴とする請求項１に記載の半田付け連結ピン。
  6. 前記ピンヘッド部及び前記ピン胴部は、金属からなることを特徴とする請求項１に記載の半田付け連結ピン。
  7. 回路パターン及び貫通ホールが形成された印刷回路基板と、
    ホールが形成されたピンヘッド部と、前記ピンヘッド部の下面に形成された複数のピン胴部とを含み、前記ピン胴部は、前記ピンヘッド部の下側に延長された支持部と、前記支持部から曲げられて延長された接合部で構成され、前記ピン胴部が前記貫通ホールに挿入された半田付け連結ピンと、
    前記外部リードが前記半田付け連結ピンに挿入され、前記印刷回路基板に実装された半導体チップと、
    前記半田付け連結ピンの前記接合部と前記外部リードとを連結する第１半田と、
    を含むことを特徴とする半導体パッケージ基板。
  8. 前記ピン胴部は、外側に突出され、前記貫通ホールの下側に係着される係止部を、前記支持部と前記接合部との間にさらに含むことを特徴とする請求項７に記載の半導体パッケージ基板。
  9. 前記支持部の長さは、前記ピン胴部が挿入される前記印刷回路基板の前記貫通ホールの長さに対応されることを特徴とする請求項７に記載の半導体パッケージ基板。
  10. 前記複数のピン胴部は、前記ホールの縁に沿って同一の間隔で形成されたことを特徴とする請求項７に記載の半導体パッケージ基板。
  11. 前記複数のピン胴部は、同一の形状に形成されたことを特徴とする請求項７に記載の半導体パッケージ基板。
  12. 前記第１半田は、前記接合部の下端と前記外部リードを連結することを特徴とする請求項７に記載の半導体パッケージ基板。
  13. 前記半田付け連結ピンの前記ピンヘッド部と前記印刷回路基板とを連結する第２半田をさらに含むことを特徴とする請求項７に記載の半導体パッケージ基板。
  14. （Ａ）回路パターン及び貫通ホールが形成された印刷回路基板を準備する段階と、
    （Ｂ）ホールが形成されたピンヘッド部と、前記ピンヘッド部の下面に形成された複数のピン胴部とを含み、前記ピン胴部は、前記ピンヘッド部の下側に延長された支持部と、前記支持部から曲げられて延長された接合部とを含む半田付け連結ピンを前記貫通ホールに挿入する段階と、
    （Ｃ）前記半田付け連結ピンに半導体チップの外部リードを挿入する段階と、
    （Ｄ）前記半田付け連結ピンの前記接合部を前記外部リードと半田付けする段階と、
    を含むことを特徴とする半導体チップの実装方法。
  15. 前記（Ｄ）段階で、前記接合部の下端と前記外部リードを半田付けすることを特徴とする請求項１４に記載の半導体チップの実装方法。
  16. 前記（Ｄ）段階の後、
    （Ｅ）前記半田付け連結ピンの前記ピンヘッド部と前記印刷回路基板を半田付けする段階をさらに含むことを特徴とする請求項１４に記載の半導体チップの実装方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004986A1 (ja) * 2013-07-11 2015-01-15 日本圧着端子製造株式会社 端子、および端子を用いた接続構造
JP2015106692A (ja) * 2013-12-02 2015-06-08 株式会社デンソー 電子装置及びその製造方法
KR101558743B1 (ko) 2014-03-04 2015-10-07 현대자동차주식회사 부품 체결력 증대를 위한 전자회로기판용 체결핀

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143704B2 (en) * 2009-10-02 2012-03-27 Texas Instruments Incorporated Electronic assemblies including mechanically secured protruding bonding conductor joints
US9613933B2 (en) 2014-03-05 2017-04-04 Intel Corporation Package structure to enhance yield of TMI interconnections
US10727168B2 (en) * 2014-09-15 2020-07-28 Nxp B.V. Inter-connection of a lead frame with a passive component intermediate structure
US10231338B2 (en) 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby
DE102016118527A1 (de) * 2016-09-29 2018-03-29 Phoenix Contact Gmbh & Co. Kg Bauelement, Positioniervorrichtung und Verfahren zur Lötbefestigung des Bauelements
DE102017206217A1 (de) * 2017-04-11 2018-10-11 Robert Bosch Gmbh Elektrische Kontaktanordnung
US10163773B1 (en) * 2017-08-11 2018-12-25 General Electric Company Electronics package having a self-aligning interconnect assembly and method of making same
JP7006024B2 (ja) * 2017-08-30 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
US11658543B2 (en) * 2020-04-07 2023-05-23 Milwaukee Electric Tool Corporation Impact tool and electric motor
JP7468149B2 (ja) * 2020-05-27 2024-04-16 富士電機株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57106194A (en) * 1980-12-24 1982-07-01 Nippon Electric Co Printed board
JPS61195082U (ja) * 1985-05-28 1986-12-04

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2602827B1 (fr) * 1986-08-18 1988-11-04 Melchior Jean Piston pour machines alternatives a compression de fluide gazeux et machines equipees de tels pistons
CN1420557A (zh) * 2001-11-16 2003-05-28 华泰电子股份有限公司 具嵌梢的散热板及其封装件
CN100544134C (zh) * 2005-07-20 2009-09-23 阿尔卑斯电气株式会社 连接元件以及使用了上述连接元件的电路连接装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57106194A (en) * 1980-12-24 1982-07-01 Nippon Electric Co Printed board
JPS61195082U (ja) * 1985-05-28 1986-12-04

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015004986A1 (ja) * 2013-07-11 2015-01-15 日本圧着端子製造株式会社 端子、および端子を用いた接続構造
US9531092B2 (en) 2013-07-11 2016-12-27 J.S.T. Mfg. Co., Ltd. Terminal and connection structure using terminal
JP2015106692A (ja) * 2013-12-02 2015-06-08 株式会社デンソー 電子装置及びその製造方法
KR101558743B1 (ko) 2014-03-04 2015-10-07 현대자동차주식회사 부품 체결력 증대를 위한 전자회로기판용 체결핀
US9543673B2 (en) 2014-03-04 2017-01-10 Hyundai Motor Company Connecting pin for electronic circuit boards

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