JP2012104819A - 印刷回路基板及びそのビアホールの充填方法 - Google Patents
印刷回路基板及びそのビアホールの充填方法 Download PDFInfo
- Publication number
- JP2012104819A JP2012104819A JP2011240004A JP2011240004A JP2012104819A JP 2012104819 A JP2012104819 A JP 2012104819A JP 2011240004 A JP2011240004 A JP 2011240004A JP 2011240004 A JP2011240004 A JP 2011240004A JP 2012104819 A JP2012104819 A JP 2012104819A
- Authority
- JP
- Japan
- Prior art keywords
- divided
- filling
- printed circuit
- circuit board
- plating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 99
- 239000002184 metal Substances 0.000 claims abstract description 78
- 229910052751 metal Inorganic materials 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000012545 processing Methods 0.000 claims abstract description 12
- 238000007747 plating Methods 0.000 claims description 102
- 238000007772 electroless plating Methods 0.000 claims description 51
- 238000009713 electroplating Methods 0.000 claims description 34
- 238000000926 separation method Methods 0.000 claims description 28
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 69
- 229910052802 copper Inorganic materials 0.000 description 36
- 239000010949 copper Substances 0.000 description 36
- 239000011889 copper foil Substances 0.000 description 33
- 238000005530 etching Methods 0.000 description 16
- 238000005553 drilling Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000000428 dust Substances 0.000 description 4
- 239000003365 glass fiber Substances 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011342 resin composition Substances 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000005429 filling process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
- H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】本発明は、印刷回路基板及びそのビアホールの充填方法に関する。
【解決手段】本発明は、ベース基板に形成すべきビアホールを所定の個数に分割する分割段階と、分割されたビアホールの一部を一次加工して第１分割ビアを形成する第１ビア形成段階と、形成された第１分割ビアを金属で充填する第１充填段階と、分割された残りのビアホールを二次加工して第２分割ビアを形成する第２ビア形成段階と、形成された第２分割ビアを金属で充填して前記ビアホールを充填する第２充填段階と、を含む印刷回路基板のビアホールの充填方法であり、ディンプルが発生することなく、ビアホールを充填することができる長所がある。
【選択図】図１２
【解決手段】本発明は、ベース基板に形成すべきビアホールを所定の個数に分割する分割段階と、分割されたビアホールの一部を一次加工して第１分割ビアを形成する第１ビア形成段階と、形成された第１分割ビアを金属で充填する第１充填段階と、分割された残りのビアホールを二次加工して第２分割ビアを形成する第２ビア形成段階と、形成された第２分割ビアを金属で充填して前記ビアホールを充填する第２充填段階と、を含む印刷回路基板のビアホールの充填方法であり、ディンプルが発生することなく、ビアホールを充填することができる長所がある。
【選択図】図１２
Description
本発明は、印刷回路基板及びそのビアホールの充填方法に関し、より詳細には、形成すべきビアホールが複数の分割ビアに分割されていると共に、分割ビアの一部が一次加工されて充填されており、残りの分割ビアが二次加工されて充填されている印刷回路基板及びそのビアホールの充填方法に関する。
最近、電子器機及び製品の先端化による小型化及び技術集積が発展しつつあり、これに応えるべく、電子器機などに用いられる印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）の製造工程においても多様な変化を求められている。
前記印刷回路基板を製造する方法は、単面基板から両面基板へ、さらに多層基板へその技術方向が変化し、特に多層基板の製造方法においては、いわゆるビルドアップ（ｂｕｉｌｄ ｕｐ）工法と称される製造方法が最近用いられている。
前記多層基板を製造する過程において、各層の回路パターン及び電子素子間を電気的に連結するために、内部ビアホール（Ｉｎｎｅｒ Ｖｉａ Ｈｏｌｅ：ＩＶＨ）、ブラインドビアホール（Ｂｌｉｎｄ Ｖｉａ Ｈｏｌｅ：ＢＶＨ）、または貫通ホール（Ｐｌａｔｅｄ Ｔｈｒｏｕｇｈ Ｈｏｌｅ：ＰＴＨ）などの多様なビアホールが形成される。
従来技術によるビアホールの形成過程は、まず、基板にドリルを用いてビアホールを形成し、基板の表面及びビアホールの内周面にデスミア作業を行った後、ビアホールの内部空間を金属で充填する。
この際、ビアホールの内部空間を金属で充填するためにフィル（ｆｉｌｌ）メッキ方式を用いるが、フィルメッキ方式は一定のサイズ以上のビアホールには適用することが困難であるという問題点がある。
即ち、大きいサイズのビアホールの場合、ディンプル（ｄｉｍｐｌｅ）が大きく発生し、メッキの厚さを厚くしてもビアホールを完全にメッキすることが困難であるという問題点がある。
本発明の目的は、形成すべきビアホールが複数の分割ビアに分割されていると共に、分割ビアの一部が一次加工されて充填されており、残りの分割ビアが二次加工されて充填されており、ビアホールが容易に充填されている印刷回路基板及びそのビアホールの充填方法を提供することにある。
上述の目的を果たすための本発明の一実施形態による印刷回路基板のビアホールの充填方法は、ベース基板に形成すべきビアホールを所定の個数に分割する分割段階と、前記分割されたビアホールの一部を一次加工して第１分割ビアを形成する第１ビア形成段階と、前記形成された第１分割ビアを金属で充填する第１充填段階と、前記分割された残りのビアホールを二次加工して第２分割ビアを形成する第２ビア形成段階と、前記形成された第２分割ビアを金属で充填して前記ビアホールを充填する第２充填段階と、を含む。
ここで、前記第１充填段階は、前記形成された第１分割ビアをフィルメッキする段階を含む。
また、前記第２充填段階は、前記形成された第２分割ビアをフィルメッキする段階を含む。
また、前記第２充填段階は、前記形成された第２分割ビアをフィルメッキする段階を含む。
さらに、前記第１充填段階は、前記形成された第１分割ビアに第１無電解メッキ層を形成する第１無電解メッキ層形成段階と、前記第１無電解メッキ層が形成された第１分割ビアに第１電解メッキ層を形成する第１電解メッキ層形成段階と、を含む。
また、前記第１充填段階は、前記第１電解メッキ層形成段階の前に、前記第１無電解メッキ層が形成されたベース基板の一面の反対面に第１メッキレジストを塗布する第１メッキレジスト塗布段階を含む。
また、前記第１充填段階は、前記第１電解メッキ層形成段階の後に、前記塗布された第１メッキレジストを剥離する第１剥離段階を含む。
また、前記第２充填段階は、前記形成された第２分割ビアに第２無電解メッキ層を形成する第２無電解メッキ層形成段階と、前記第２無電解メッキ層が形成された第２分割ビアに第２電解メッキ層を形成する第２電解メッキ層形成段階と、を含む。
また、前記第２充填段階は、前記第２電解メッキ層形成段階の前に、前記第２無電解メッキ層が形成されたベース基板の一面の反対面に第２メッキレジストを塗布する第２メッキレジスト塗布段階を含む。
また、前記第２充填段階は、前記第２電解メッキ層形成段階の後に、前記塗布された第２メッキレジストを剥離する第２剥離段階を含む。
一方、前記第１充填段階は、前記形成された第１分割ビアを金属ペーストで充填する段階を含む。
また、前記第２充填段階は、前記形成された第２分割ビアをフィルメッキする段階を含む。
上述の目的を果たすための本発明の一実施形態による印刷回路基板は、ビアホールが形成されたベース基板と、前記ビアホールを分割して形成された第１及び第２分割ビアと、前記第１及び第２分割ビアの内部に充填される金属層と、を含む。
ここで、前記第１分割ビアはフィルメッキされる。
また、前記第２分割ビアはフィルメッキされる。
さらに、前記第１及び第２分割ビアは前記ビアホールの内部で交互に配置される。
また、前記金属層は、前記第１及び第２分割ビアに充填される充填金属層と、前記第１及び第２分割ビアの間に介在され、前記第１及び第２分割ビアを分離させる分離金属層と、を含む。
この際、前記分離金属層は、前記第１分割ビアの内部に介在される第１分離金属層と、前記第２分割ビアの内部に介在される第２分離金属層と、を含む。
また、前記第１及び第２分離金属層は鋸歯状に接合されて前記第１及び第２分割ビアの間に充填される。
また、前記充填金属層は電解メッキ層であり、前記分離金属層は無電解メッキ層である。
上述の目的を果たすための本発明の他の実施形態による印刷回路基板は、ビアホールが形成されたベース基板と、前記ビアホールを分割して形成された第１及び第２分割ビアを含み、前記第１分割ビアには金属ペースト層が介在され、前記第２分割ビアにはフィルメッキ層が介在される。
この際、前記第１及び第２分割ビアは前記ビアホールの内部で交互に配置される。
また、前記フィルメッキ層は、前記第２分割ビアの内部に充填される充填メッキ層と、前記第１及び第２分割ビアの間に介在され、前記第１及び第２分割ビアを分離させる分離メッキ層と、を含む。
ここで、前記充填メッキ層は電解メッキ層であり、前記分離メッキ層は無電解メッキ層である。
また、前記分離メッキ層は鋸歯状に介在される。
上述の本発明の一実施形態による印刷回路基板及びそのビアホールの充填方法によると、大きいサイズの多様な形状のビアホールをディンプルが発生することなく、または薄い厚さのディンプルを有するように充填することができる長所がある。
また、大きいサイズの多様な形状のビアホールを薄い厚さに充填することができる長所がある。
本明細書及び請求の範囲に用いられた用語や単語は通常的かつ辞書的な意味に限定して解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されなければならない。
従って、本明細書に記載された実施例と図面に図示された構成は本発明のもっとも好ましい一実施形態に過ぎず、本発明の技術的思想の全部を代弁しているわけではないため、本出願時点においてこれらを代替することができる多様な均等物と変形例があり得ることを理解しなければならない。
図１は本発明の一実施形態による印刷回路基板を図示した断面図である。
図１に図示したように、印刷回路基板１００は、ベース基板１１０と、第１及び第２分割ビア１２０ａ、１２０ｂと、金属層１３０と、を含んで構成される。
ベース基板１１０は印刷回路基板１００の原材料であり、ビアホール（ｖｉａ ｈｏｌｅ）１２０が形成される。
このようなベース基板１１０は、銅箔積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ：ＣＣＬ）や熱硬化性樹脂組成物で含浸されたガラス繊維基材（熱硬化性樹脂組成物で含浸されたガラス繊維強化プリプレグ）で構成されることができる。このうち銅箔積層板は、絶縁層及び銅膜を順に蒸着して形成された片面銅箔積層板と、下部銅膜、絶縁層及び上部銅膜を順に蒸着して形成された両面銅箔積層板を含む。
また、ビアホール１２０はベース基板１１０を貫通する貫通ホール（Ｐｌａｔｉｎｇ Ｔｈｒｏｕｇｈ Ｈｏｌｅ：ＰＴＨ）であり、Ｘ−ｒａｙドリルやセンサードリルを用いて基準ホールを穴あけした後、前記基準ホールを基準にＣＮＣ（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）ドリルを用いて穴あけを行うことにより、基板上の所望の位置に形成されることができる。
そして、ＵＶ（Ｕｌｔｒａｖｉｏｌｅｔ）レーザーまたはＣＯ２（Ｃａｒｂｏｎ ｄｉｏｘｉｄｅ）レーザーなどを用いてビアホール１２０を形成することができる。ここで、レーザーはこれに限定されず、多様なレーザー手段を用いてビアホール１２０を形成することができる。
第１及び第２分割ビア１２０ａ、１２０ｂはビアホール１２０を分割して形成され、ビアホール１２０の内部で交互に配置される。
例えば、ビアホール１２０の内部を５個に分割すると、分割された５個のビアホールのうち１２０ａ１、１２０ａ２、１２０ａ３に該当するビアホールが第１分割ビア１２０ａであり、１２０ｂ１、１２０ｂ２に該当するビアホールが第２分割ビア１２０ｂである。即ち、一つのビアホール１２０を分割して複数の分割ビア１２０ａ、１２０ｂを形成することができる。
金属層１３０：１３２、１３４はベース基板１１０の表面及びビアホール１２０の内部、即ち、第１及び第２分割ビア１２０ａ、１２０ｂの内部に充填される銅、ニッケル、鈴などのような金属物質からなり、充填金属層１３４：１３４ａ、１３４ｂ及び分離金属層１３２：１３２ａ、１３２ｂを含んで構成される。
充填金属層１３４：１３４ａ、１３４ｂは第１及び第２分割ビア１２０ａ、１２０ｂの内部に介在される金属層であり、分離金属層１３２：１３２ａ、１３２ｂは第１及び第２分割ビア１２０ａ、１２０ｂの間に介在され、第１及び第２分割ビア１２０ａ、１２０ｂを分離させる金属層である。
このような分離金属層１３２：１３２ａ、１３２ｂは、第１分割ビア１２０ａの内部に形成される第１分離金属層１３２ａと、第２分割ビア１２０ｂの内部に形成される第２分離金属層１３２ｂとを含んで構成され、第１及び第２分離金属層１３２ａ、１３２ｂは鋸歯状に接合されて第１及び第２分割ビア１２０ａ、１２０ｂの間に充填される。
上述した充填金属層１３４及び分離金属層１３２を含む金属層１３０はフィル（ｆｉｌｌ）メッキ方式で充填され、フィルメッキ層に構成される。
このためにベース基板１１０の表面及びビアホール１２０、即ち、第１及び第２分割ビア１２０ａ、１２０ｂの内部上に無電解メッキによって無電解メッキ層である分離金属層１３２ａ、１３２ｂを蒸着した後、ベース基板１１０の表面及び第１及び第２分割ビア１２０ａ、１２０ｂの内部上に電解メッキによって電解メッキ層である充填金属層１３４ａ、１３４ｂを形成するため、フィルメッキ層１３０は無電解メッキ層（分離金属層）上に電解メッキ層（充填金属層）が積層される構造に形成される。
上述した印刷回路基板の構造をまとめて説明すると、第１及び第２分割ビア１２０ａ、１２０ｂはベース基板１１０内のビアホール１２０を分割して形成され、形成された第１及び第２分割ビア１２０ａ、１２０ｂはフィルメッキ方式で夫々充填されるため、第１及び第２分割ビア１２０ａ、１２０ｂの内部には充填金属層１３４ａ、１３４ｂ、即ち、電解メッキ層が形成され、第１及び第２分割ビア１２０ａ、１２０ｂの間には第１及び第２分割ビア１２０ａ、１２０ｂを分離させる分離金属層１３２ａ、１３２ｂ、即ち、無電解メッキ層が形成される。
図２は本発明の他の実施形態による印刷回路基板を図示した断面図である。
図２に図示したように、印刷回路基板２００は、ベース基板２１０と、第１及び第２分割ビア２２０ａ、２２０ｂと、を含んで構成される。
ベース基板２１０は印刷回路基板２００の原材料であり、ビアホール（ｖｉａ ｈｏｌｅ）２２０が形成される。
このようなベース基板２１０は、銅箔積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ：ＣＣＬ）や熱硬化性樹脂組成物で含浸されたガラス繊維基材（熱硬化性樹脂組成物で含浸されたガラス繊維強化プリプレグ）で構成されることができる。このうち銅箔積層板は、絶縁層及び銅膜を順に蒸着して形成された片面銅箔積層板と、下部銅膜、絶縁層及び上部銅膜を順に蒸着して形成された両面銅箔積層板を含む。
また、ビアホール２２０はベース基板２１０を貫通する貫通ホール（Ｐｌａｔｉｎｇ Ｔｈｒｏｕｇｈ Ｈｏｌｅ：ＰＴＨ）であり、Ｘ−ｒａｙドリルやセンサードリルを用いて基準ホールを穴あけした後、前記基準ホールを基準にＣＮＣ（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）ドリルを用いて穴あけを行うことにより、基板上の所望の位置に形成されることができる。
そして、ＵＶ（Ｕｌｔｒａｖｉｏｌｅｔ）レーザーまたはＣＯ２（Ｃａｒｂｏｎ ｄｉｏｘｉｄｅ）レーザーなどを用いてビアホール２２０を形成することができる。ここで、レーザーはこれに限定されず、多様なレーザー手段を用いてビアホール２２０を形成することができる。
第１及び第２分割ビア２２０ａ、２２０ｂはビアホール２２０を分割して形成され、ビアホール２２０の内部で交互に配置される。
例えば、ビアホール２２０の内部を５個に分割すると、分割された５個のビアホールのうち２２０ａ１、２２０ａ２、２２０ａ３に該当するビアホールが第１分割ビア２２０ａであり、２２０ｂ１、２２０ｂ２に該当するビアホールが第２分割ビア２２０ｂである。即ち、一つのビアホール２２０を分割して複数の分割ビア２２０ａ、２２０ｂを形成することができる。
このうち第１分割ビア２２０ａの内部には金属ペースト（ｐａｓｔｅ）層２３０が介在される。前記金属ペーストを充填する過程は、スキージ（ｓｑｕｅｅｚｅ）を利用して金属ペーストを第１分割ビア２２０ａの内部に移動させることにより第１分割ビア２２０ａを充填する第１工程と、充填された金属ペーストを加圧する第２工程とを交互に行ってなる。
上述したように、スキージを利用して第１分割ビア２２０ａを金属ペーストで充填する方式の他に、多様な方式で第１分割ビア２２０ａを金属ペーストで充填することができる。
一方、ベース基板２１０の表面及び第２分割ビア２２０ｂの内部にはフィルメッキ層２４０が介在され、前記フィルメッキ層２４０はベース基板２１０の表面及び第２分割ビア２２０ｂに充填される銅、ニッケル、鈴などのような金属物質からなり、充填メッキ層２４４ａ、２４４ｂと、分離メッキ層２４２ａと、メッキ層２４２ｂとを含んで構成される。
充填メッキ層２４４ａ、２４４ｂはベース基板２１０の表面及び第２分割ビア２２０ｂの内部に介在される金属層であり、電解メッキ層に構成されることができる。
分離メッキ層２４２ａは第１及び第２分割ビア２２０ａ、２２０ｂの間に介在され、第１及び第２分割ビア２２０ａ、２２０ｂを分離させる金属層であり、無電解メッキ層に構成されることができ、鋸歯状である。
メッキ層２４２ｂは印刷回路基板２１０の表面２１０ｂに介在される金属層であり、無電解メッキ層に構成されることができる。
上述した充填メッキ層２４４ａ、２４４ｂ、分離メッキ層２４２ａ及びメッキ層２４２ｂを含むフィルメッキ層２４０は、フィル（ｆｉｌｌ）メッキ方式で充填される。
このために、ベース基板２１０の表面及びビアホール２２０、即ち、第２分割ビア２２０ｂの内部上に無電解メッキによって無電解メッキ層である分離メッキ層２４２ａ及びメッキ層２４２ｂを蒸着した後、ベース基板２１０の表面及び第２分割ビア２２０ｂの内部上に電解メッキによって電解メッキ層である充填メッキ層２４４ａ、２４４ｂを形成するため、フィルメッキ層２４０は無電解メッキ層（分離メッキ層２４２ａ及びメッキ層２４２ｂ）上に電解メッキ層（充填メッキ層２４４ａ、２４４ｂ）が積層される構造に形成される。
上述した印刷回路基板の構造をまとめて説明すると、第１及び第２分割ビア２２０ａ、２２０ｂはベース基板２１０内のビアホール２２０を分割して形成され、第１及び第２分割ビア２２０ａ、２２０ｂは夫々ペースト充填方式及びフィルメッキ方式で充填されるため、第１及び第２分割ビア２２０ａ、２２０ｂの内部には充填メッキ層２４４ａ、２４４ｂ、即ち、電解メッキ層が形成され、第１及び第２分割ビア２２０ａ、２２０ｂの間にはビアホール１２０を第１及び第２分割ビア２２０ａ、２２０ｂに分離させる分離メッキ層２４２ａ、即ち、無電解メッキ層が形成される。
以下、本発明の一実施形態による印刷回路基板のビアホールの充填過程について説明する。
図３から図１３は本発明の一実施形態による印刷回路基板のビアホールの充填過程を図示した断面図である。
図３から図１３に図示したように、印刷回路基板１００を製造するためにはまず、ベース基板１１０を提供する。ここで、本発明の一実施形態においては絶縁層１１０ａを介在して両面に薄膜の銅膜１１０ｂ、１１０ｃが形成された銅箔積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ：ＣＣＬ）を提供する。
ここで、銅箔積層板１１０は一般的に印刷回路基板が製造される原材料であり、絶縁層に薄く銅を塗布した構造を有し、銅箔の厚さは通常１８〜７０μｍ程度であるが、微細配線パターンの場合５μｍ、７μｍ、１５μｍを用いることができる。
次に、形成すべきビアホール１２０を所定の個数に分割するが、これはビアホール１２０の形状及びサイズに応じて分割個数を調節するために、ビアホール１２０の内部を仮想的に分割することを指す。
図１４及び図１５はビアホールの形状に応じて複数の分割ビアに分割する一例を示す図面であり、ビアホールを所定の個数に分割する例を示す。
図１４はビアホール１２０が円状である場合にビアホール１２０を分割する例であり、図１４のａ及びｂに示すように、２個の分割ビアが形成されるようにビアホールが横方向に分割され、２個の分割ビアのうち１個の分割ビアは一次加工され、残りの１個の分割ビアは二次加工される。
図１５はビアホール１２０が四角形状である場合にビアホール１２０を分割する例であり、図１５のａに示すように、４個の分割ビアが形成されるようにビアホールが縦方向に分割され、４個の分割ビアのうち２個の分割ビアは一次加工され、残りの２個の分割ビアは二次加工される。この際、一次加工する分割ビアと二次加工する分割ビアとは交互に配列される。
そして、図１５のｂに示すように、２個の分割ビアが形成されるようにビアホールが横方向に分割され、２個の分割ビアのうち１個の分割ビアは一次加工され、残りの１個の分割ビアは二次加工される。
また、図１５のｃに示すように、８個の分割ビアが形成されるようにビアホールが横及び縦方向に分割され、８個の分割ビアのうち４個の分割ビアは一次加工され、残りの４個の分割ビアは二次加工されるが、この際、一次加工する分割ビアと二次加工する分割ビアとは互いに接しないように交互に配列される。
一方、図４を再び参照して説明すると、分割されたビアホール１２０の一部を一次加工して第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３を形成する。
即ち、銅箔積層板１１０の上部面である上部銅膜１１０ｂから下部面である下部銅膜１１０ｃの方向へ、ドリルを用いて第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３を形成する。
ここで、第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３は、機械的ドリルまたはＵＶ、ＹＡＧ及びＣＯ２レーザードリルのうち一つを用いて形成することができるが、機械的ドリルを用いて予め設定された位置に分割ビアを形成し、各種汚染と異物を除去するバリ取り及びデスミア工程を行うことが好ましい。
バリ取り工程は、穴あけ時に発生するビア内壁の塵粒子と銅箔表面の塵、指紋などを除去する同時に銅箔の表面に粗さを与えることにより、後続する充填工程において銅の密着力を高めることができる。
穴あけ時に発生する熱によって基板を構成している樹脂が溶けてビアの内壁に付着されるが、デスミアはこれを除去する工程である。ビアの内壁に付着された溶けた樹脂は銅メッキの品質を低下させる決定的な原因となる。
上述したように、第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３を形成してバリ取り及びデスミア工程を行った後、第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３を金属で充填する。
本発明の一実施形態では、第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３を金属で充填するためにフィルメッキ方式を用いる。このために図５に図示したように、第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３が形成された銅箔積層板１１０に第１無電解メッキ層１３２ａを形成する。即ち、銅箔積層板の全面及び第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３の内部に通電性を与えるために、無電解メッキ工程を行って第１無電解メッキ層１３２ａを形成する。
この際、無電解メッキ過程は第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３を電気銅メッキするためのシード層を形成するために行う工程であり、無電解メッキ作業及び電気銅メッキ作業を含むことができる。
そして、第１無電解メッキ層１３２ａが形成された銅箔積層板１１０の一面の反対面に第１メッキレジスト１４０ａを塗布する。
第１メッキレジストを塗布する工程において、基板の両面にメッキが完成された後に回路が形成されるべき部分、即ち、回路パターン部分にのみ選択的にエッチングレジスト（メッキレジストと同一の材質）が塗布される。次に、エッチング工程を行った後、エッチングレジストを除去することにより、回路を形成することができる。
この際、エッチングまたはメッキレジストを選択的に塗布する工程は、エッチングまたはメッキレジストを全体的に塗布した後、露光及び現像工程によって選択的にエッチングしたり、選択的にメッキレジストを残すことにより行われることができる。
また、電解メッキ層を形成する時、メッキされるべきでない部分にのみ選択的にメッキレジストを塗布すると、電解メッキ層が回路形状に形成されることにより回路を形成することができる。
この他に多様な方法を用いて回路を形成することができる。
次に、無電解メッキされた銅箔積層板１１０の表面及び第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３の内部に電解メッキ工程を行って第１電解メッキ層１３４ａを形成することにより、第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３の内部を金属で充填する。
ここで、前記無電解メッキは長時間がかかり、工程が難しいため、信頼性が得られる程度のメッキ層を積層することができないため、既に無電解メッキされている第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３の内部に電解メッキ工程を行うことにより、メッキ層の厚さが厚くなるようにする。
次に、銅箔積層板１１０の反対面に塗布された第１メッキレジスト１４０ａを剥離する。
一方、本発明の一実施形態では、第１分割ビアを金属で充填するためにフィルメッキ方式を用いるが、これに限定されず、第１分割ビアを金属で充填するために多様な方式を用いることができる。
その後、図９に図示したように、分割された残りのビアホール１２０を二次加工して第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２を形成する。
即ち、銅箔積層板１１０の下部面である下部銅膜１１０ｃから上部面である上部銅膜１１０ｂの方向へ、ドリルを用いて第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２を形成する。
ここで、第１分割ビア１２０ａ：１２０ａ１〜１２０ａ３を形成する過程と同様に、第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２も機械的ドリルまたはＵＶ、ＹＡＧ及びＣＯ２レーザードリルのうち一つを用いて形成することができるが、機械的ドリルを用いて予め設定された位置に分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２を形成し、各種汚染と異物を除去するバリ取り及びデスミア工程を行うことが好ましい。
次に、第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２を金属で充填する。
本発明の一実施形態では、第２分割ビアを金属で充填するためにフィルメッキ方式を用いる。このために、図１０に図示したように、第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２が形成された銅箔積層板１１０に第２無電解メッキ層１３２ｂを形成する。
即ち、銅箔積層板１１０の全面及び第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２の内部に通電性を与えるために、無電解メッキ工程を行って第２無電解メッキ層１３２ｂを形成する。
この際、無電解メッキ過程は第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２を電気銅メッキするためのシード層を形成するために行う工程であり、無電解メッキ作業及び電気銅メッキ作業を含むことができる。
そして、第２無電解メッキ層１３２ｂが形成された銅箔積層板１１０の一面の反対面に第２メッキレジスト１４０ｂが塗布され、無電解メッキされた銅箔積層板１１０の表面及び第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２の内部に電解メッキ工程を行って第２電解メッキ層１３４ｂを形成することにより、第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２の内部を金属で充填する。
次に、銅箔積層板１１０の反対面に塗布された第２メッキレジスト１４０ｂを剥離する。
結論的に、サイズが大きいビアホールをフィルメッキするためにはメッキの厚さが厚くなり、パターンを形成するためにエッチング量が増加するため、微細パターンを適用することが困難であり、または不要な厚さを除去するためにエッチングまたは研磨などの方法で一定の厚さを除去しなければならないという問題点があった。また、サイズが大きいビアホールの場合、表面に凹状の部分であるディンプルが大きく形成され、フィルメッキ方式では完全にメッキすることができなかった。
これを解決するために本発明の一実施形態では、サイズが大きいビアホールを複数の分割ビアに仮想的に分割した後、分割ビアの一部をドリルなどによって穴あけし、穴あけされた空間のみフィルメッキする。その後、ベース基板の反対面に残りの分割ビアをドリルなどによって穴あけした後、フィルメッキすることにより、ビアホールの内部をディンプルが発生することなく効果的に充填することができるようになる。
図１６から図２１は本発明の他の実施形態による印刷回路基板のビアホールの充填過程を図示した断面図である。
図１６から図２１に図示したように、印刷回路基板２００を製造するためにベース基板２１０を提供する。ここで、本発明の他の実施形態においては絶縁層２１０ａを介在して両面に薄膜の銅膜２１０ｂ、２１０ｃが形成された銅箔積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ：ＣＣＬ）を提供する。
ここで、銅箔積層板２１０は一般的に印刷回路基板が製造される原材料であり、絶縁層に薄く銅を塗布した構造を有し、銅箔の厚さは通常１８〜７０μｍ程度であるが、微細配線パターンの場合５μｍ、７μｍ、５μｍを用いることができる。
次に、形成すべきビアホール２２０を所定の個数に分割するが、これはビアホール２２０の形状及びサイズに応じて分割個数を調節するために、ビアホール２２０の内部を仮想的に分割することを指す。
そして、分割されたビアホール２２０の一部を一次加工して第１分割ビア２２０ａ：２２０ａ１〜２２０ａ３を形成する。
即ち、銅箔積層板２１０の上部面である上部銅膜２１０ｂから下部面である下部銅膜２１０ｃの方向へ、ドリルを用いて第１分割ビア２２０ａ：２２０ａ１〜２２０ａ３を形成する。
ここで、第１分割ビア２２０ａ：２２０ａ１〜２２０ａ３は、機械的ドリルまたはＵＶ、ＹＡＧ及びＣＯ２レーザードリルのうち一つを用いて形成することができるが、好ましくは機械的ドリルを用いて予め設定された位置に分割ビアを形成する。
上述したように、第１分割ビア２２０ａ：２２０ａ１〜２２０ａ３を形成した後、第１分割ビア２２０ａ：２２０ａ１〜２２０ａ３を金属ペースト２３０で充填する。
この際、金属ペースト２３０は導電性ペーストで構成されることができ、前記金属ペーストを充填する過程は、スキージ（ｓｑｕｅｅｚｅ）を利用して金属ペーストを第１分割ビア２２０ａの内部に移動させることにより第１分割ビア２２０ａを充填する第１工程と、充填された金属ペーストを加圧する第２工程とを交互に行ってなる。
上述したように、スキージを利用して第１分割ビア２２０ａを金属ペーストで充填する方式の他に、多様な方式を用いて第１分割ビア２２０ａを金属ペーストで充填することができる。
次に、図１９に図示したように、分割された残りのビアホール２２０を二次加工して第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２を形成する。
即ち、銅箔積層板２１０の下部面である下部銅膜２１０ｃから上部面である上部銅膜２１０ｂの方向へ、ドリルを用いて第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２を形成する。
ここで、第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２は、機械的ドリルまたはＵＶ、ＹＡＧ及びＣＯ２レーザードリルのうち一つを用いて形成することができるが、機械的ドリルを用いて予め設定された位置に分割ビアを形成し、各種汚染と異物を除去するバリ取り及びデスミア工程を行うことが好ましい。
バリ取り工程は、穴あけ時に発生するビア内壁の塵粒子と銅箔表面の塵、指紋などを除去する同時に銅箔の表面に粗さを与えることにより、後続する充填工程において銅の密着力を高めることができる。
穴あけ時に発生する熱によって基板を構成している樹脂が溶けてビアの内壁に付着されるが、デスミアはこれを除去する工程である。ビアの内壁に付着された溶けた樹脂は銅メッキの品質を低下させる決定的な原因となる。
上述したように、第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２を形成してバリ取り及びデスミア工程を行った後、銅箔積層板２１０の表面２１０ｂ、２１０ｃ及び第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２に対してフィルメッキ工程を行う。
図２０に図示したように、フィルメッキ工程が行われ、銅箔積層板２１０の表面２１０ｂ、２１０ｃ及び第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２の内部に無電解メッキ層である分離メッキ層２４２ａ及びメッキ層２４２ｂを形成する。即ち、銅箔積層板２１０の表面２１０ｂ、２１０ｃ及び第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２の内部に通電性を与えるために、無電解メッキ工程を行って無電解メッキ層２４２ａ、２４２ｂを形成する。
この際、無電解メッキ過程は第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２を電気銅メッキするためのシード層を形成するために行う工程であり、無電解メッキ作業及び電気銅メッキ作業を含むことができる。
次に、無電解銅メッキされた銅箔積層板２１０の表面２１０ｂ、２１０ｃ及び第２分割ビア２２０ｂ：２２０ｂ１〜２２０ｂ２の内部に電解メッキ工程を行って電解金属層である充填メッキ層２４４ａ、２４４ｂを形成することにより、銅箔積層板２１０全体をフィルメッキする。
ここで、前記無電解メッキは長時間がかかり、工程が難しいため、信頼性が得られる程度のメッキ層を積層することができないため、既に無電解銅メッキされている第２分割ビア１２０ｂ：１２０ｂ１〜１２０ｂ２の内部に電解メッキ工程を行うことにより、メッキ層の厚さが厚くなるようにする。
上記のような工程において、基板の両面にメッキが完成された後に回路が形成されるべき部分、即ち、回路パターン部分にのみ選択的にエッチングレジスト（メッキレジストと同一の材質）が塗布される。次に、エッチング工程を行った後、エッチングレジストを除去することにより、回路を形成することができる。
この際、エッチングまたはメッキレジストを選択的に塗布する工程は、エッチングまたはメッキレジストを全体的に塗布した後、露光及び現像工程によって選択的にエッチングしたり、選択的にメッキレジストを残すことにより行われることができる。
また、電解メッキを行う前に、メッキされるべきでない部分にのみ選択的にメッキレジストを塗布すると、電解メッキ層が回路形状に形成されることにより回路を形成することができる。
この他に、多様な方法を用いて回路を形成することができる。
上述したことをまとめて説明すると、サイズが大きいビアホールをフィルメッキするためにはメッキの厚さが厚くなり、パターンを形成するためにエッチング量が増加するため、微細パターンを適用することが困難であり、または不要な厚さを除去するためにエッチングまたは研磨などの方法で一定の厚さを除去しなければならないという問題点があった。また、サイズが大きいビアホールの場合、表面に凹状の部分であるディンプルが大きく形成され、メッキ方式では完全にメッキすることができなかった。
これを解決するために本発明の一実施形態では、サイズが大きいビアホールを複数の分割ビアに仮想的に分割した後、分割ビアの一部をドリルなどによって穴あけし、穴あけされた空間のみを金属ペーストで充填する。その後、ベース基板の反対面に残りの分割ビアをドリルなどによって穴あけした後、フィルメッキ工程を行うことによりビアホールの内部をディンプルが発生することなく効果的に充填することができるようになる。
以上のように好ましい実施例を参照して本発明について図示及び説明したが、上記の実施例に限定されず、本発明の思想を外れない範囲内で当該発明が属する技術分野において通常の知識を有する者によって多様な変形及び修正が可能である。
１１０ ベース基板
１２０ ビアホール
１２０ａ 第１分割ビア
１２０ｂ 第２分割ビア
１２０ ビアホール
１２０ａ 第１分割ビア
１２０ｂ 第２分割ビア
Claims (24)
- ベース基板に形成すべきビアホールを所定の個数に分割する分割段階と、
前記分割されたビアホールの一部を一次加工して第１分割ビアを形成する第１ビア形成段階と、
前記形成された第１分割ビアを金属で充填する第１充填段階と、
前記分割された残りのビアホールを二次加工して第２分割ビアを形成する第２ビア形成段階と、
前記形成された第２分割ビアを金属で充填して前記ビアホールを充填する第２充填段階と、を含む印刷回路基板のビアホールの充填方法。 - 前記第１充填段階は、
前記形成された第１分割ビアをフィルメッキする段階を含む請求項１に記載の印刷回路基板のビアホールの充填方法。 - 前記第２充填段階は、
前記形成された第２分割ビアをフィルメッキする段階を含む請求項１に記載の印刷回路基板のビアホールの充填方法。 - 前記第１充填段階は、
前記形成された第１分割ビアに第１無電解メッキ層を形成する第１無電解メッキ層形成段階と、
前記第１無電解メッキ層が形成された第１分割ビアに第１電解メッキ層を形成する第１電解メッキ層形成段階と、を含む請求項１に記載の印刷回路基板のビアホールの充填方法。 - 前記第１充填段階は、
前記第１電解メッキ層形成段階の前に、前記第１無電解メッキ層が形成されたベース基板の一面の反対面に第１メッキレジストを塗布する第１メッキレジスト塗布段階を含む請求項４に記載の印刷回路基板のビアホールの充填方法。 - 前記第１充填段階は、
前記第１電解メッキ層形成段階の後に、前記塗布された第１メッキレジストを剥離する第１剥離段階を含む請求項５に記載の印刷回路基板のビアホールの充填方法。 - 前記第２充填段階は、
前記形成された第２分割ビアに第２無電解メッキ層を形成する第２無電解メッキ層形成段階と、
前記第２無電解メッキ層が形成された第２分割ビアに第２電解メッキ層を形成する第２電解メッキ層形成段階と、を含む請求項１に記載の印刷回路基板のビアホールの充填方法。 - 前記第２充填段階は、
前記第２電解メッキ層形成段階の前に、前記第２無電解メッキ層が形成されたベース基板の一面の反対面に第２メッキレジストを塗布する第２メッキレジスト塗布段階を含む請求項７に記載の印刷回路基板のビアホールの充填方法。 - 前記第２充填段階は、
前記第２電解メッキ層形成段階の後に、前記塗布された第２メッキレジストを剥離する第２剥離段階を含む請求項８に記載の印刷回路基板のビアホールの充填方法。 - 前記第１充填段階は、
前記形成された第１分割ビアを金属ペーストで充填する段階を含む請求項１に記載の印刷回路基板のビアホールの充填方法。 - 前記第２充填段階は、
前記形成された第２分割ビアをフィルメッキする段階を含む請求項１０に記載の印刷回路基板のビアホールの充填方法。 - ビアホールが形成されたベース基板と、
前記ビアホールを分割して形成された第１及び第２分割ビアと、
前記第１及び第２分割ビアの内部に充填される金属層と、を含む印刷回路基板。 - 前記第１分割ビアは、
フィルメッキされる請求項１２に記載の印刷回路基板。 - 前記第２分割ビアは、
フィルメッキされる請求項１２に記載の印刷回路基板。 - 前記第１及び第２分割ビアは、
前記ビアホールの内部で交互に配置される請求項１２に記載の印刷回路基板。 - 前記金属層は、
前記第１及び第２分割ビアに充填される充填金属層と、
前記第１及び第２分割ビアの間に介在され、前記第１及び第２分割ビアを分離させる分離金属層と、を含む請求項１２に記載の印刷回路基板。 - 前記分離金属層は、
前記第１分割ビアの内部に介在される第１分離金属層と、
前記第２分割ビアの内部に介在される第２分離金属層と、を含む請求項１６に記載の印刷回路基板。 - 前記第１及び第２分離金属層は、
鋸歯状に接合されて前記第１及び第２分割ビアの間に充填される請求項１７に記載の印刷回路基板。 - 前記充填金属層は電解メッキ層であり、
前記分離金属層は無電解メッキ層である請求項１６に記載の印刷回路基板。 - ビアホールが形成されたベース基板と、
前記ビアホールを分割して形成された第１及び第２分割ビアを含み、
前記第１分割ビアには金属ペースト層が介在され、
前記第２分割ビアにはフィルメッキ層が介在される印刷回路基板。 - 前記第１及び第２分割ビアは、
前記ビアホールの内部で交互に配置される請求項２０に記載の印刷回路基板。 - 前記フィルメッキ層は、
前記第２分割ビアの内部に充填される充填メッキ層と、
前記第１及び第２分割ビアの間に介在され、前記第１及び第２分割ビアを分離させる分離メッキ層と、を含む請求項２０に記載の印刷回路基板。 - 前記充填メッキ層は電解メッキ層であり、
前記分離メッキ層は無電解メッキ層である請求項２２に記載の印刷回路基板。 - 前記分離メッキ層は鋸歯状に介在される請求項２２に記載の印刷回路基板。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100110962A KR101298320B1 (ko) | 2010-11-09 | 2010-11-09 | 인쇄회로기판 및 그의 비아홀 충전방법 |
| KR10-2010-0110962 | 2010-11-09 | ||
| KR10-2010-0115007 | 2010-11-18 | ||
| KR1020100115007A KR20120053735A (ko) | 2010-11-18 | 2010-11-18 | 인쇄회로기판 및 그의 비아홀 충전방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013120612A Division JP2013168691A (ja) | 2010-11-09 | 2013-06-07 | 印刷回路基板及びそのビアホールの充填方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012104819A true JP2012104819A (ja) | 2012-05-31 |
Family
ID=46018542
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011240004A Pending JP2012104819A (ja) | 2010-11-09 | 2011-11-01 | 印刷回路基板及びそのビアホールの充填方法 |
| JP2013120612A Pending JP2013168691A (ja) | 2010-11-09 | 2013-06-07 | 印刷回路基板及びそのビアホールの充填方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013120612A Pending JP2013168691A (ja) | 2010-11-09 | 2013-06-07 | 印刷回路基板及びそのビアホールの充填方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20120111625A1 (ja) |
| JP (2) | JP2012104819A (ja) |
| CN (1) | CN102573334A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI489918B (zh) * | 2012-11-23 | 2015-06-21 | Subtron Technology Co Ltd | 封裝載板 |
| TW201517709A (zh) * | 2013-10-30 | 2015-05-01 | Subtron Technology Co Ltd | 基板結構及其製作方法 |
| TWI594671B (zh) * | 2014-12-17 | 2017-08-01 | Flexible circuit board micro-aperture conductive through-hole structure and manufacturing method | |
| CN114126225A (zh) * | 2020-08-31 | 2022-03-01 | 庆鼎精密电子（淮安）有限公司 | 电路基板的制造方法、电路板及其制造方法 |
| US11784115B2 (en) * | 2021-08-02 | 2023-10-10 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier having dielectric layer with conductively filled through holes tapering in opposite directions |
| CN113873765A (zh) * | 2021-09-29 | 2021-12-31 | 景旺电子科技(珠海)有限公司 | 电路板制作方法及电路板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002004083A (ja) * | 2000-04-18 | 2002-01-09 | Shinko Electric Ind Co Ltd | ヴィアフィリング方法 |
| JP2006324526A (ja) * | 2005-05-19 | 2006-11-30 | Matsushita Electric Works Ltd | 配線基板及びその製造方法 |
| JP2009194271A (ja) * | 2008-02-18 | 2009-08-27 | Hitachi Kyowa Engineering Co Ltd | 配線基板およびその製造方法 |
| JP2009295635A (ja) * | 2008-06-02 | 2009-12-17 | Fujikura Ltd | プリント配線板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005333050A (ja) * | 2004-05-21 | 2005-12-02 | Fujikura Ltd | プリント配線板およびビアフィルめっきを用いたビアホールの形成方法 |
| KR101006985B1 (ko) * | 2008-10-20 | 2011-01-12 | 삼성전기주식회사 | 인쇄회로기판 제조방법 |
-
2011
- 2011-10-14 US US13/317,291 patent/US20120111625A1/en not_active Abandoned
- 2011-11-01 JP JP2011240004A patent/JP2012104819A/ja active Pending
- 2011-11-08 CN CN2011103512224A patent/CN102573334A/zh active Pending
-
2013
- 2013-06-07 JP JP2013120612A patent/JP2013168691A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002004083A (ja) * | 2000-04-18 | 2002-01-09 | Shinko Electric Ind Co Ltd | ヴィアフィリング方法 |
| JP2006324526A (ja) * | 2005-05-19 | 2006-11-30 | Matsushita Electric Works Ltd | 配線基板及びその製造方法 |
| JP2009194271A (ja) * | 2008-02-18 | 2009-08-27 | Hitachi Kyowa Engineering Co Ltd | 配線基板およびその製造方法 |
| JP2009295635A (ja) * | 2008-06-02 | 2009-12-17 | Fujikura Ltd | プリント配線板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102573334A (zh) | 2012-07-11 |
| US20120111625A1 (en) | 2012-05-10 |
| JP2013168691A (ja) | 2013-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106376184B (zh) | 埋入式线路制作方法和封装基板 | |
| KR101167466B1 (ko) | 다층 인쇄회로기판 그 제조방법 | |
| US20130140074A1 (en) | Via hole plating method and printed circuit board manufactured using the same | |
| JP2013168691A (ja) | 印刷回路基板及びそのビアホールの充填方法 | |
| JP2006237619A (ja) | 印刷回路基板、フリップチップボールグリッドアレイ基板およびその製造方法 | |
| TW201349976A (zh) | 多層線路板之製作方法 | |
| TWI383715B (zh) | 高密度基板之結構與製法 | |
| JP2010147461A (ja) | 印刷回路基板及びその製造方法 | |
| KR20140057861A (ko) | 인쇄회로기판 제조 방법 | |
| KR100674316B1 (ko) | 레이저드릴을 이용한 비아홀 형성방법 | |
| US20140166355A1 (en) | Method of manufacturing printed circuit board | |
| JP2008078343A (ja) | プリント配線板及びその製造方法 | |
| JP2013106034A (ja) | プリント回路基板の製造方法 | |
| JP2016092052A (ja) | 配線基板の製造方法 | |
| TWI650049B (zh) | 印刷配線板及其製造方法 | |
| KR20040085374A (ko) | 경연성 또는 연성인쇄회로기판의 관통홀 형성 방법 | |
| KR101023372B1 (ko) | 다중 층구성 인쇄회로기판의 제조방법 및 이에 의한 인쇄회로기판 | |
| JP2012204749A (ja) | リジッドフレキシブルプリント配線板及びその製造方法 | |
| KR20040061410A (ko) | 도통 관통홀이 구리로 채워진 인쇄회로기판 및 그 제조방법 | |
| KR101298320B1 (ko) | 인쇄회로기판 및 그의 비아홀 충전방법 | |
| JP2010129997A (ja) | 埋込みパターンを持つプリント基板及びその製造方法 | |
| JP2005236194A (ja) | プリント配線板の製造方法 | |
| KR100632579B1 (ko) | 인쇄회로기판의 비아홀 형성방법 | |
| KR20120053735A (ko) | 인쇄회로기판 및 그의 비아홀 충전방법 | |
| JP2010262954A (ja) | 配線基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130408 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130411 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130508 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131029 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140325 |