JP2012070146A - 光受信回路用のトランスインピーダンスアンプ - Google Patents

Abstract

【課題】電源電圧の変動に関わらず、クロスポイントのシフト幅を安定させることが可能な光受信回路用のトランスインピーダンスアンプを提供する。
【解決手段】ＴＩＡ１５は、互いに直列に接続された負荷抵抗２３、入力ＦＥＴ２２及びカスコードＦＥＴ２１を含み、入力ＦＥＴ２２のゲート端子が入力端１５ａに接続された入力部２０と、互いに直列に接続されたソースフォロワＦＥＴ３１及び電流源ＦＥＴ３３を含み、ソースフォロワＦＥＴ３１のゲート端子にカスコードＦＥＴ２１のドレイン電圧を受けるとともに、ソースフォロワＦＥＴ３１のソース端子が帰還抵抗３４を介して入力端１５ａに接続されたソースフォロワ部３０と、電流源ＦＥＴ３３のゲートバイアスを生成するバイアス生成部４０とを備える。電流源ＦＥＴ３３を流れる電流は、電源電位線１８における電源電圧の大きさに基づいて可変とされている。
【選択図】図２

Description

本発明は、光受信回路用のトランスインピーダンスアンプに関する。

特許文献１には、受光素子を介して得られる微小な電流等を電圧信号として取り出すための前置増幅器に関する技術が記載されている。この前置増幅回路は、ＦＥＴ、カスコードＦＥＴ及び負荷から成る直列回路を入力段として備え、カスコードＦＥＴのドレイン出力を、ソースフォロワ回路を介して出力する。また、この前置増幅回路は、フォトダイオード（以下、ＰＤという）からの出力電流の一部をカレントミラー回路によって検知し、該出力電流に応じた電圧信号を前置増幅回路の出力端子に与える。但し、ソースフォロワ回路の電流源は、ＦＥＴのゲートとソースとが互いに短絡された構成を有する。

特開２０００−１７４５６４号公報

近年の長距離光伝送システムでは、光増幅器が使用されるので、光受信装置には、大きな光信号対雑音比（ＯＳＮＲ：Optical Signal to Noise Ratio）を有する光信号に対する適応能力が求められる。また、光増幅器により増幅された光信号の発光期間におけるノイズが、消光期間におけるノイズと比べて格段に大きくなることも考慮する必要がある。図８（ａ）は、光受信器に入力される光信号の典型的なアイパターンを概略的に示す図である。伝送線路に介在する光増幅器によって増幅された光信号には、図８（ａ）に示されるように、ノイズＮが生じる。このノイズＮの振幅Ａ１の大きさは、発光期間の光強度振幅Ａ２の半分近くになる場合がある。なお、伝送線路に光増幅器が介在しない場合であっても、発光期間のノイズＮの振幅Ａ１は消光期間と比べて格段に大きくなる。また、消光期間に生じるノイズは、光信号を電気信号に変換するＰＤ以後の電気回路に起因する。

このようなノイズＮを含む光信号は、ＰＤにおいて光電流に変換される。光電流は、前置増幅器において電圧信号に変換され、この電圧信号は、いわゆるリニアアンプによって増幅される。ここで、前置増幅器の利得とリミットアンプの利得との積が例えば４０ｄＢ以上といった大きさになるので、直流的な動作点のずれや変動を補償することが難しい。このため、前置増幅器とリミットアンプとの間の直流利得を制限する為に、前置増幅器とその後段のリミットアンプとがＡＣ結合される場合がある。このような場合において、リミットアンプの入力におけるクロスポイントＣＲは０ｍＶに設定されることが多いので、上述した発光期間におけるノイズＮによる影響が顕著に現れる。

このようなノイズＮによる影響を低減するために、例えば、リミットアンプの入力閾値を、０ｍＶではなく光入力パワーに依存する負の値（クロスポイントＣＲのレベルを消光側にシフトさせた状態）とする方法がある。これにより、図８（ｂ）に示されるように、ノイズＮの振幅Ａ１が小さくなり、ノイズＮによる影響を効果的に低減できる。しかし、この動作をリミットアンプにおいて実現しようとすると、リミットアンプの入力閾値を制御する回路（いわゆる入力オフセット回路）が新たに必要となり、回路構成が複雑になってしまう。そこで、従来の光受信回路では、前置増幅器に含まれるトランスインピーダンスアンプ（以下、ＴＩＡという）において、クロスポイントのレベルを振幅Ａ２の半分（５０％）程度シフトさせることによって、回路構成を複雑にすることなく発光期間のノイズＮの影響を低減し、ＯＳＮＲ耐力を向上させている。

ＴＩＡにおいてクロスポイントのレベルをシフトさせる方式としては、例えば次のようなものがある。すなわち、ＴＩＡに入力される光電流は発光期間に大きくなることから、光電流の大きさに応じてＴＩＡの利得または帰還インピーダンスを小さくすることによって、ＴＩＡの電流／電圧変換利得に非線型性を持たせる方式である。クロスポイントを振幅Ａ２の５０％以上シフトして発光期間の利得を低下させることによって、振幅Ａ２の中心値付近まで存在していた発光時のノイズＮの分布が、前置増幅器の正相側の出力波形ではハイレベル寄りの分布となり、中心値付近のノイズを減少させることができる。また、リミットアンプの入力については、発光期間の振幅が消光期間の振幅より小さくなるので、クロスポイントを０ｍＶ近傍にすることができる。これにより、オフセットを重畳することなく正規のデータを復元できる。

以上に述べたように、クロスポイントレベルを振幅Ａ２の半分以上シフトすることによって、前置増幅器の出力信号、すなわちリミットアンプの入力信号における、発光期間のノイズＮの影響を効果的に抑制できる。また、そのクロスポイントをリミットアンプの入力閾値とすることによって、入力オフセットを補償するための回路を設けることなく、光受信回路のＯＳＮＲ耐力を向上させることができる。

しかしながら、このような従来の光受信回路では、クロスポイントレベルをシフトさせる機能を前置増幅器が有しているものの、そのシフト幅が、前置増幅器に供給される電源電圧の変動に応じて変動してしまうという問題がある。

本発明は、このような問題点に鑑みてなされたものであり、電源電圧の変動に関わらず、クロスポイントレベルのシフト幅を安定させることが可能な光受信回路用のＴＩＡを提供することを目的とする。

上述した課題を解決するために、本発明による光受信回路用のＴＩＡは、電源電位線と基準電位線との間において互いに直列に接続された負荷抵抗、入力ＦＥＴ及びカスコードＦＥＴを含み、入力ＦＥＴのゲート端子が入力端に接続された入力部と、電源電位線と基準電位線との間において互いに直列に接続されたソースフォロワＦＥＴ及び電流源ＦＥＴを含み、ソースフォロワＦＥＴのゲート端子にカスコードＦＥＴのドレイン電圧を受けるとともに、ソースフォロワＦＥＴのソース端子が帰還抵抗を介して入力端に接続されたフォロワ部と、電流源ＦＥＴのゲートバイアスを生成するバイアス生成部とを備え、電流源ＦＥＴを流れる電流の大きさが、電源電位線における電源電圧の大きさに基づいて可変とされていることを特徴とする。

また、光受信回路用のＴＩＡは、カスコードＦＥＴのドレイン電圧が、電源電圧の変動に応じて変化することを特徴としてもよい。

また、バイアス生成部は、電源電位線と基準電位線との間において互いに直列に接続された電流設定抵抗、一又は複数のダイオード、及びバイアス生成用ＦＥＴを含み、バイアス生成用ＦＥＴ及び電流源ＦＥＴがカレントミラー回路を構成しており、電流源ＦＥＴを流れる電流の大きさをバイアス生成用ＦＥＴが規定することを特徴としてもよい。

また、バイアス生成部は、バイアス生成用ＦＥＴの等価抵抗値が、電流設定抵抗の抵抗値と略等しいことを特徴としてもよい。

本発明による光受信回路用のＴＩＡによれば、電源電圧の変動に関わらず、クロスポイントレベルのシフト幅を安定させることができる。

図１は、一実施形態に係る前置増幅器を備える光受信回路の構成を概略的に示す図である。 図２は、前置増幅器が有するＴＩＡの詳細な構成を示す回路図である。 図３は、比較例としての回路を示す図である。 図４は、ＴＩＡの出力特性を模式的に表すグラフである。 図５は、電源電圧とノードＡの電位との関係を示すグラフである。 図６は、カレントミラー回路を構成するソースフォロワ部及びバイアス生成部の構成を拡大して示す回路図である。 図７は、一般的なＦＥＴの静特性を示すグラフである。 図８は、光受信器に入力される光信号の典型的なアイパターンを概略的に示す図である。

以下、添付図面を参照しながら本発明による光受信回路用のＴＩＡの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係る前置増幅器を備える光受信回路の構成を概略的に示す図である。図１に示されるように、本実施形態の光受信回路１０は、ＰＤ１１と、前置増幅器１２と、リミットアンプ１３とを備える。ＰＤ１１は、光信号ＯＳを受光面に受け、この光信号ＯＳの光強度に応じた大きさの光電流Ｉ_ＯＳを生成する。光信号ＯＳは高い周波数でもって変調されているので、光電流Ｉ_ＯＳもまた同様に変調された信号となる。ＰＤ１１は前置増幅器１２と電気的に接続されており、光電流Ｉ_ＯＳは、ＰＤ１１から前置増幅器１２へ提供される。なお、本実施形態では、ＰＤ１１に逆バイアス電圧が印加されており、ＰＤ１１のアノード端子が前置増幅器１２に接続されている。

前置増幅器１２は、光電流Ｉ_ＯＳに応じた電圧値を有する受信信号Ｓ１を生成する。受信信号Ｓ１は、光信号ＯＳと同じ変調成分を有する高周波信号であり、差動信号である。前置増幅器１２は、ＴＩＡ１５及び差動増幅器１６を含む。ＴＩＡ１５は、ＰＤ１１から光電流Ｉ_ＯＳを受け、光電流Ｉ_ＯＳに応じたシングルエンドの電圧信号を生成する。差動増幅器１６は、ＴＩＡ１５から受けたシングルエンドの電圧信号を、差動信号である受信信号Ｓ１に変換する。差動増幅器１６の２つの出力端は、それぞれコンデンサ１４ａ，１４ｂを介してリミットアンプ１３に接続されることによって、リミットアンプ１３とＡＣ結合を成している。受信信号Ｓ１は、前置増幅器１２からリミットアンプ１３へ提供される。リミットアンプ１３は、受信信号Ｓ１を増幅して光受信回路１０の外部へ出力する。

図２は、前置増幅器１２が有するＴＩＡ１５の詳細な構成を示す回路図である。図２に示されるように、本実施形態のＴＩＡ１５は、入力端１５ａ、出力端１５ｂ、入力部２０、ソースフォロワ部３０、バイアス生成部４０、及び出力部５０を有する。入力端１５ａは、ＰＤ１１（図１を参照）に接続され、光電流Ｉ_ＯＳを受ける。出力端１５ｂは、差動増幅器１６（図１を参照）に接続され、光電流Ｉ_ＯＳに応じた電圧信号Ｖ_ＯＵＴを出力する。

入力部２０は、互いに直列に接続されたカスコードＦＥＴ２１及び入力ＦＥＴ２２を含むソース接地増幅器である。具体的には、一方のカスコードＦＥＴ２１のソース端子と他方の入力ＦＥＴ２２のドレイン端子とが接続されている。カスコードＦＥＴ２１のドレイン端子は、負荷抵抗２３を介して電源電位線１８に接続されている。また、入力ＦＥＴ２２のソース端子は、直列に接続された２つのダイオード２４，２５を介して基準電位線（接地電位線）１９に接続されている。カスコードＦＥＴ２１のゲート端子には、所定の大きさの電圧を発生する電圧源からバイアス電圧ＶＢが供給される。入力ＦＥＴ２２のゲート端子は、入力端１５ａに接続されている。

ソースフォロワ部３０は、本実施形態におけるフォロワ部であり、互いに直列に接続されたソースフォロワＦＥＴ３１、ダイオード３２、及び電流源ＦＥＴ３３を含む。具体的には、ソースフォロワＦＥＴ３１のソース端子がダイオード３２のアノード端子に接続され、ダイオード３２のカソード端子が電流源ＦＥＴ３３のドレイン端子に接続されている。また、ダイオード３２のカソード端子と電流源ＦＥＴ３３のドレイン端子との間のノードＢは、帰還抵抗（トランスインピーダンス）３４を介してＴＩＡ１５の入力端１５ａに接続されている。ソースフォロワＦＥＴ３１のドレイン端子は電源電位線１８に接続されており、電流源ＦＥＴ３３のソース端子は基準電位線１９に接続されている。また、ソースフォロワＦＥＴ３１のゲート端子は、入力部２０のカスコードＦＥＴ２１のドレイン端子と負荷抵抗２３の一端との間のノードＡに接続されている。

バイアス生成部４０は、電流源ＦＥＴ３３のゲートバイアスを生成するための回路部分である。バイアス生成部４０は、電流源ＦＥＴ３３を流れる電流の大きさを、電源電位線１８における電源電圧の大きさに基づいて可変とする。

本実施形態のバイアス生成部４０は、互いに直列に接続された複数（本実施形態では４つ）のダイオード４１〜４４と、電流設定抵抗４５と、バイアス生成用ＦＥＴ４６とを含む。電流設定抵抗４５の一端はダイオード４１のアノードに接続されており、電流設定抵抗４５の他端は電源電位線１８に接続されている。また、バイアス生成用ＦＥＴ４６のドレイン端子はダイオード４４のカソード端子に接続されており、ソース端子は基準電位線１９に接続されている。更に、バイアス生成用ＦＥＴ４６のゲート端子とドレイン端子とが相互に短絡されており、且つ、これらの端子はソースフォロワ部３０の電流源ＦＥＴ３３のゲート端子に接続されている。このような構成によって、バイアス生成用ＦＥＴ４６は、ソースフォロワ部３０の電流源ＦＥＴ３３と協働してカレントミラー回路１７を構成する。すなわち、バイアス生成部４０を流れる電流に比例する大きさの電流が、ソースフォロワ部３０を流れる。なお、電源電位線１８の電源電圧が３．３Ｖであるとき、電流設定抵抗４５の値は例えば５００オームであり、ダイオード４１〜４４の電圧降下の合計値は例えば０．７５Ｖである。

バイアス生成用ＦＥＴ４６の等価抵抗値は、電流設定抵抗４５の抵抗値と略等しいことが好ましい。これにより、負荷抵抗２３及びカスコードＦＥＴ２１の電圧がほぼ等しい条件下において、電源電圧の変動による負荷抵抗２３及びカスコードＦＥＴ２１への印加電圧の変動量をほぼ等しくすることができる。

出力部５０は、互いに直列に接続された２つのＦＥＴ５１，５２を含む。ＦＥＴ５１のソース端子と、ＦＥＴ５２のドレイン端子とは互いに接続されている。ＦＥＴ５１のドレイン端子は電源電位線１８に接続されており、ＦＥＴ５２のソース端子は基準電位線１９に接続されている。ＦＥＴ５２のゲート端子及びソース端子は相互に短絡されており、ＦＥＴ５２は電流源を構成する。ＦＥＴ５１のゲート端子は、ソースフォロワ部３０のノードＢに接続されている。

以上の構成を有するＴＩＡ１５による動作及び効果について説明する。まず、比較例として、図３に示される回路について説明する。

図３に示される回路（ＴＩＡ１００）は、入力部１２０と、ソースフォロワ部１３０と、出力部１５０とを備えるが、バイアス生成部４０に相当する構成を備えていない。ＴＩＡ１００の入力部１２０と、図２に示された入力部２０との相違点は、入力部１２０が電流源１２１を更に有する点である。電流源１２１は定電流源であり、負荷抵抗２３及びカスコードＦＥＴ２１に対して並列に接続されている。また、ＴＩＡ１００のソースフォロワ部１３０と、図２に示されたソースフォロワ部３０とでは、電流源ＦＥＴ３３のゲート端子の接続先が異なる。すなわち、図２に示されたソースフォロワ部３０では電流源ＦＥＴ３３のゲート端子がバイアス生成部４０のバイアス生成用ＦＥＴ４６に接続されてカレントミラー回路を構成しているが、本比較例における電流源ＦＥＴ３３のゲート端子はソース端子に短絡されており、電流源ＦＥＴ３３は定電流源を構成している。なお、ＴＩＡ１００の出力部１５０の構成は、図２に示された出力部５０の構成と同じである。

図３に示されたＴＩＡ１００においては、入力ＦＥＴ２２と出力端１５ｂとが帰還抵抗３４を介して接続され、負帰還を構成しているので、無入力時における各ノードＡ，Ｂの電位は安定的に定まる。

ＰＤ１１（図１）から入力端１５ａに光電流Ｉ_ＯＳが入力されると、入力ＦＥＴ２２のゲート端子の入力インピーダンスが極めて大きい為、この光電流Ｉ_ＯＳのほぼ全てが、帰還抵抗３４を流れる。これにより、帰還抵抗３４の両端に、光電流Ｉ_ＯＳの大きさに応じた電位差が生じる。そして、この電位差がそのまま出力端１５ｂに現れることによって、光電流Ｉ_ＯＳが電圧信号Ｖ_ＯＵＴに変換される。

ここで、光電流Ｉ_ＯＳが入力されると出力端１５ｂの電位が下がる。すなわち、入力された光信号ＯＳの位相に対し、出力電圧Ｖ_ＯＵＴの位相は反転する。このように、ＴＩＡ１００は、光電流Ｉ_ＯＳを反転して出力電圧Ｖ_ＯＵＴに変換するので、発光時のノードＡの電位は、消光時と比べて下がる。また、発光時の光強度が大きいほど光電流Ｉ_ＯＳも増加するので、帰還抵抗３４での電位降下が大きくなり、ノードＡの電位は一層低下する。しかし、次第にカスコードＦＥＴ２１のドレイン−ソース間電圧の低下度合いが小さくなり、ノードＡの電位の低下が飽和する。すなわち、入力部１２０が飽和動作領域に入る。この状態は、発光側の波形が制限されている状態なので、当該入力信号領域で入力部１２０の利得が減少していることと等価である。これにより、正相側の出力波形のクロスポイントレベルのシフト幅が振幅の５０％以上となり、光受信回路のＯＳＮＲ耐力を向上させることができる。

しかしながら、図３に示されたＴＩＡ１００には、以下に述べる問題がある。すなわち、ＴＩＡ１００では、電源電位線１８の電源電圧が変動してもカスコードＦＥＴ２１の出力電圧（すなわちノードＡの電位）が変動しない。したがって、クロスポイントレベルのシフト幅が電源電圧の変動に応じて変動してしまう。その理由は次のとおりである。

仮に、入力部１２０に電流源１２１が設けられていないとすると、ノードＡの電位（以下、Ｖ_Ａとする）は、光電流Ｉ_ＯＳによる帰還抵抗３４での電位降下によって定まる。つまり、光電流Ｉ_ＯＳの増加に伴って帰還抵抗３４での電位降下が大きくなるので、光電流Ｉ_ＯＳが大きいほど出力電位Ｖ_ＯＵＴは小さくなる。一方、ソースフォロワ部１３０では、ソースフォロワＦＥＴ３１のゲート−ソース間電圧Ｖｇｓが０に設定されているので、電源電圧に依存せず、ソースフォロワＦＥＴ３１及び３３を流れる電流の大きさは常に一定である。ソースフォロワＦＥＴ３１のゲート−ソース間電圧Ｖｇｓは、この電流を流すために、次の数式
Ｋ_Ｅ・（Ｖｇｓ−Ｖｔｈ）^２
（但し、Ｋ_Ｅは相互コンダクタンスＧｍに相当するパラメータ、ＶｔｈはソースフォロワＦＥＴ３１の閾値）によって算出される値が上記の一定電流となるように、正の一定値にバイアスされている。故に、電位Ｖ_Ａは、出力電圧Ｖ_ＯＵＴとソースフォロワＦＥＴ３１のゲート−ソース間電圧Ｖｇｓとの和となり一定値となる。ここで電源電圧が増加すると、電位Ｖ_Ａは電源電圧に依存せず一定なので、負荷抵抗２３での電位降下が大きくなる。したがって、入力部１２０が電流源１２１を有しない場合には、この大きくなった電位降下分を補償するために、入力ＦＥＴ２２のゲートバイアスを増加させなければならない。

しかしながら、図３に示されたＴＩＡ１００では、入力部１２０が電流源１２１を有する。この電流源１２１から供給される電流の大きさは、光信号ＯＳが入力されない状態で負荷抵抗２３を流れる電流の大きさよりも一桁程度大きく設定される。換言すると、入力ＦＥＴ２２のゲートバイアスは、電流源１２１から供給される電流の大きさによって主に決定され、光電流Ｉ_ＯＳの増減による電位Ｖ_Ａの変化に起因するゲートバイアスの変化は、十分に無視できる。このことは、電源電圧が変動し、負荷抵抗２３での電圧降下の大きさが変化したとしても、電位Ｖ_Ａは、出力電圧Ｖ_ＯＵＴとソースフォロワＦＥＴ３１のゲート−ソース間電圧Ｖｇｓとの和として一定に維持されることを意味している。

図４は、上記動作を模式的に示す図である。図４において、縦軸はノードＡの電位Ｖ_Ａを示しており、横軸は光電流Ｉ_ＯＳの大きさを示している。また、図中のＥ４は、入力された光電流Ｉ_ＯＳのアイパターンを示しており、振幅の５０％の位置にクロスポイントを有する。Ｅ１〜Ｅ３は、アイパターンＥ４を有する光電流Ｉ_ＯＳが入力された場合における、グラフＧ１〜Ｇ３にそれぞれ対応するノードＡの電位のアイパターンを示している。

グラフＧ１は、比較例として、入力部１２０がカスコードＦＥＴ２１を有しない場合であって、入力ＦＥＴ２２のドレイン端子に負荷抵抗２３が直接接続された場合における入力部の伝達特性（トランスファーカーブ）を示している。すなわち、このような回路に光電流Ｉ_ＯＳが入力されると、ノードＡの電位Ｖ_Ａは図中のグラフＧ１に沿って変化する。グラフＧ１は直線なので、アイパターンＥ１におけるクロスポイントは、ハイレベルとローレベルとの中点（５０％）となる。

また、グラフＧ２は、入力部１２０がカスコードＦＥＴ２１を有する場合における、入力部１２０の伝達特性を示している。この場合、光電流Ｉ_ＯＳが大きい領域では次第に利得が減少するので、光電流Ｉ_ＯＳがハイレベルとなる領域でノードＡの電位Ｖ_Ａが飽和するような特性を示す。そして、アイパターンＥ２におけるクロスポイントは、振幅の５０％の位置からローレベル側（光電流Ｉ_ＯＳにおけるハイレベル側）へシフトする。

ここで、カスコードＦＥＴ２１を有する入力部１２０において電源電圧が増加し、図中のＶｃｃからＶｃｃ’へ変化すると、その増加によるアイパターンへの影響は、電位Ｖ_Ａのハイレベル側（光電流Ｉ_ＯＳにおけるローレベル側）に主に現れる（図中のアイパターンＥ５を参照）。一方、電位Ｖ_Ａのローレベル側には、カスコードＦＥＴ２１による効果が現れ、その伝達特性は電源電圧値がＶｃｃである場合と同様になる。すなわち、クロスポイントにおける電圧値は実質変化せず、光電流Ｉ_ＯＳがローレベルであるときの電位Ｖ_Ａが電源電圧Ｖｃｃ’に張り付き、クロスポイントでの利得が増加する。なお、クロスポイントでの利得が増加するのは、次の作用による。すなわち、電源電圧が増加し、且つノードＡの電位Ｖ_Ａが変化しないので、負荷抵抗２３に流れる電流は増加することとなる。この増加分は入力ＦＥＴ２２のゲートバイアスが増加することによって補償される。電流源１２１が入力ＦＥＴ２２のドレイン端子に接続されているが、電源電圧の増加分は僅かであっても入力ＦＥＴ２２のゲートバイアスの増加分で補わなければならない。入力ＦＥＴ２２のゲートバイアスが増加することは、入力ＦＥＴ２２の利得が増加することに繋がる。

図中のグラフＧ５は、電源電圧がＶｃｃ’である場合の入力部１２０の伝達特性を示している。アイパターンＥ４を有する光電流Ｉ_ＯＳが入力されると、ノードＡの電位Ｖ_Ａは、図中のグラフＧ５に沿って変化する。上述したように、グラフＧ５のハイレベル側は電源電圧Ｖｃｃ’に張り付いており、且つクロスポイントの電圧値は実質変化していないので、アイパターンＥ５は、アイパターンＥ２に対して実質的にハイレベル側（光電流Ｉ_ＯＳにおけるローレベル側）のみが拡大した波形となる。これは、電源電圧がＶｃｃである場合と比較して、相対的なクロスポイントレベルがシフトしていることと等価である。つまり、ＴＩＡ１００の回路構成では、電源電圧の変動に伴ってクロスポイントレベルが変動してしまう。

このような問題点に対し、図２に示された本実施形態によるＴＩＡ１５では、後述するように、電源電圧の増減に応じて、ノードＡの動作点も増減する。電源電圧がＶｃｃ’である場合のＴＩＡ１５の入力部２０の伝達特性は、図４のグラフＧ３で示される。グラフＧ３は、グラフＧ２をＶｃｃ’とＶｃｃとの差（ΔＶｃｃ）だけシフトした特性である。このような伝達特性を備える入力部２０に、アイパターンＥ４を有する光電流Ｉ_ＯＳを入力させると、ノードＡの電位Ｖ_Ａのアイパターンは図中のＥ３のようになる。すなわち、ノードＡの電位Ｖ_Ａは、振幅に対する相対的なクロスポイントのレベルを維持しつつ、アイパターンの形状を保ったまま全体の電位をシフトした特性を有することとなる。つまり、ＴＩＡ１５の回路構成によれば、電源電圧が変動した場合であってもクロスポイントレベルの変動を効果的に抑制できる。

図３に示されたＴＩＡ１００では、ソースフォロワ部１３０の電流源ＦＥＴ３３のゲート端子とソース端子とが短絡されているが、図２に示された本実施形態のＴＩＡ１５では、ソースフォロワ部３０の電流源ＦＥＴ３３はカレントミラー回路を構成する。これにより、電流源ＦＥＴ３３を流れる電流量は電源電圧によって変化し、それに伴ってノードＡの電位Ｖ_Ａも変化するので、電源電圧の変動によるクロスポイント位置の変化が小さくなる。図５は、電源電圧とノードＡの電位Ｖ_Ａとの関係を示すグラフである。図５において、縦軸はノードＡの電位Ｖ_Ａを示しており、横軸は電源電圧を示している。また、グラフＧ２１は本実施形態のＴＩＡ１５における特性を示しており、グラフＧ２２は比較例であるＴＩＡ１００における特性を示している。グラフＧ２１，Ｇ２２に示されるように、比較例では電源電圧の変動に対しノードＡの電位Ｖ_Ａはほぼ一定であるのに対し、本実施形態では、電源電圧の変動に応じてノードＡの電位Ｖ_Ａも変化している。以下、このような特性を有するＴＩＡ１５の動作原理について詳細に説明する。

図６は、本実施形態のカレントミラー回路１７を構成するソースフォロワ部３０及びバイアス生成部４０の構成を拡大して示す回路図である。カレントミラー回路１７では、バイアス生成部４０（電流設定抵抗４５、ダイオード４１〜４４、及びバイアス生成用ＦＥＴ４６）によって決定される電流値がそのままソースフォロワ部３０（ソースフォロワＦＥＴ３１、ダイオード３２、及び電流源ＦＥＴ３３）に反映される。

ここで、図７は、一般的なＦＥＴの静特性を示すグラフである。図７において、横軸はドレイン−ソース間電圧Ｖｄｓを示しており、縦軸はドレイン電流Ｉｄを示している。図中のグラフＧ１１〜Ｇ１５は、それぞれ異なる大きさのゲート電圧に対応するＦＥＴ特性を示しており、グラフＧ１１におけるゲート電圧が最も小さく、グラフＧ１５におけるゲート電圧が最も大きい。

バイアス生成部４０においては、バイアス生成用ＦＥＴ４６のゲート端子とドレイン端子とが相互に短絡されているので、ゲートバイアスＶｇｓとドレイン−ソース間電圧Ｖｄｓとは互いに一致する。したがって、図７において、ゲート電圧Ｖｇとドレイン−ソース間電圧Ｖｄｓとが互いに一致する点を結んだラインＧ１６が、バイアス生成部４０におけるバイアス生成用ＦＥＴ４６の動作曲線となる。ダイオードの順方向特性と類似しているが、指数関数に従うわけではなく、ドレイン−ソース間電圧Ｖｄｓが小さい領域（すなわちドレイン電流Ｉｄが小さい領域）では、有意な電流が流れる。

また、バイアス生成部４０に有意な大きさの電流が流れているときには、ダイオード４１〜４４それぞれの順方向電圧は例えば０．７５Ｖで飽和する。したがって、起電力が０．７５Ｖである電池が複数個（本実施形態では４つ）直列に接続され、０．７５Ｖ×４個＝３．０Ｖの電位差を有する定電圧電源が設けられているとみなすことができる。例えば電源電位線１８の電源電圧として３．３Ｖが設定されている場合には、等価的に、該電源電圧から上記３．０Ｖが差し引かれた０．３Ｖの電源にバイアス生成用ＦＥＴ４６及び電流設定抵抗４５が直列接続されていると考えられる。この場合、バイアス生成用ＦＥＴ４６のドレイン電位は、ＦＥＴ動作曲線（ラインＧ１６）と電流設定抵抗４５の負荷線Ｇ１７との交点Ｄで与えられる。なお、図中において、負荷線Ｇ１８は、比較のためダイオード４１〜４４が無い場合の特性を示している。そして、電源電圧の変動は、バイアス生成用ＦＥＴ４６及び電流設定抵抗４５からなる直列回路の電源変動に直接反映されることになる。すなわち、本実施形態では、バイアス生成用ＦＥＴ４６及び電流設定抵抗４５からなる直列回路に電圧（Ｖｃｃ−０．７５×ｎ、但しＶｃｃは電源電圧、ｎはダイオードの個数）が印加され、電源電圧Ｖｃｃが変動してＶｃｃ±ΔＶとなったときに、ΔＶの大きさに応じて交点Ｄが変動する。

以上に説明したように、本実施形態に係るＴＩＡ１５によれば、ＴＩＡ１５に供給される電源電圧の変動に応じてノードＡの電位Ｖ_Ａが変化するので、電源電圧の変動に関わらず、クロスポイントレベルのシフト幅を安定させることができる。

なお、ＴＩＡ１５では、電源電圧が変動前の基準値Ｖｃｃである場合にバイアス生成用ＦＥＴ４６の等価抵抗（曲線の傾き）が電流設定抵抗４５の値と実質的に等しくなるように、電流設定抵抗４５の値が設定されることが望ましい。このような条件下では、電源電圧の変動が動作点の変動に一対一の関係で反映されることになる。なお、バイアス生成用ＦＥＴ４６の等価抵抗の値が電流設定抵抗４５よりも十分小さい場合（図７において、ＦＥＴ動作曲線Ｇ１６上において傾きが急な領域上に交点Ｄが位置する場合に相当）には、電源電圧の変動が動作点の変動に反映されにくいので、ノードＡの電位Ｖ_Ａの変動が生じにくくなる。一方、バイアス生成用ＦＥＴ４６の等価抵抗が電流設定抵抗４５の値よりも十分に大きい場合（図７において、ドレイン−ソース間電圧Ｖｄｓが十分に小さい領域）には、過補償となり、電源電圧の変動がノードＡの電位Ｖ_Ａの変動に過度に反映されるおそれが生じる。

本発明による光受信回路用の前置増幅器は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではバイアス生成部のダイオードの個数を４つとしているが、ダイオードの個数は一以上であれば幾つでもよく、電源電圧の大きさに基づいて任意に定められる。

１０…光受信回路、１１…フォトダイオード、１２…前置増幅器、１３…リミットアンプ、１４ａ，１４ｂ…コンデンサ、１５ａ…入力端、１５ｂ…出力端、１６…差動増幅器、１７…カレントミラー回路、１８…電源電位線、１９…基準電位線、２０…入力部、２１…カスコードＦＥＴ、２２…入力ＦＥＴ、２３…負荷抵抗、２４，２５…ダイオード、３０…ソースフォロワ部、３１…ソースフォロワＦＥＴ、３２…ダイオード、３３…電流源ＦＥＴ、３４…帰還抵抗、４０…バイアス生成部、４１〜４４…ダイオード、４５…電流設定抵抗、４６…バイアス生成用ＦＥＴ、５０…出力部、５１，５２…ＦＥＴ、１２０…入力部、１２１…電流源、１３０…ソースフォロワ部、１５０…出力部、Ａ，Ｂ…ノード、ＣＲ…クロスポイント、Ｅ１〜Ｅ５…アイパターン、Ｇ１６…ＦＥＴ動作曲線、Ｇ１７…負荷線、Ｉ_ＯＳ…光電流、Ｎ…ノイズ、ＯＳ…光信号、Ｓ１…受信信号。

Claims (4)

1. 電源電位線と基準電位線との間において互いに直列に接続された負荷抵抗、入力ＦＥＴ及びカスコードＦＥＴを含み、前記入力ＦＥＴのゲート端子が入力端に接続された入力部と、
   前記電源電位線と前記基準電位線との間において互いに直列に接続されたソースフォロワＦＥＴ及び電流源ＦＥＴを含み、前記ソースフォロワＦＥＴのゲート端子に前記カスコードＦＥＴのドレイン電圧を受けるとともに、前記ソースフォロワＦＥＴのソース端子が帰還抵抗を介して前記入力端に接続されたフォロワ部と、
   前記電流源ＦＥＴのゲートバイアスを生成するバイアス生成部と
   を備え、
   前記電流源ＦＥＴを流れる電流の大きさが、前記電源電位線における電源電圧の大きさに基づいて可変とされていることを特徴とする、光受信回路用のトランスインピーダンスアンプ。
2. 前記カスコードＦＥＴのドレイン電圧が、前記電源電圧の変動に応じて変化することを特徴とする、請求項１に記載の光受信回路用のトランスインピーダンスアンプ。
3. 前記バイアス生成部は、前記電源電位線と前記基準電位線との間において互いに直列に接続された電流設定抵抗、一又は複数のダイオード、及びバイアス生成用ＦＥＴを含み、
   前記バイアス生成用ＦＥＴ及び前記電流源ＦＥＴがカレントミラー回路を構成しており、前記電流源ＦＥＴを流れる電流の大きさを前記バイアス生成用ＦＥＴが規定することを特徴とする、請求項１または２に記載の光受信回路用のトランスインピーダンスアンプ。
4. 前記バイアス生成用ＦＥＴの等価抵抗値が、前記電流設定抵抗の抵抗値と略等しいことを特徴とする、請求項３に記載の光受信回路用のトランスインピーダンスアンプ。

Images