JP2009152992A - トランスインピーダンスアンプ回路 - Google Patents

Abstract

【課題】本発明は、低電源電圧においても十分な増幅率で動作するトランスインピーダンスアンプ回路を提供することを目的とする。
【解決手段】トランスインピーダンスアンプ回路は、入力電流信号が供給される第１のノードと、第１のノードと固定電位との間を結合する電流源と、第１のノードにゲートが結合される第１のトランジスタと、第１のトランジスタのチャネルに直列に接続される第１の抵抗素子と、第１の抵抗素子と第１のトランジスタとの間の第２のノードにゲートが結合される第２のトランジスタと、第２のトランジスタに直列に接続される第２の抵抗素子と、第１のノードと第１のトランジスタのゲートとの間及び第２のノードと第２のトランジスタのゲートとの間の少なくとも一方を容量結合するように挿入される容量素子とを含み、容量素子の一端の電位を所定の電位に設定可能に構成されることを特徴とする。
【選択図】図３

Description

本発明は、一般に電子回路に関し、詳しくは、増幅回路に関する。

光通信システムの受信器は、一般に、フォトダイオード、トランスインピーダンスアンプ（ＴＩＡ）、及びリミティングアンプから構成される。フォトダイオードは、受信した光信号を電流信号に変換する。トランスインピーダンスアンプ（ＴＩＡ）は、フォトダイオードからの電流信号を増幅して電圧信号として出力し、このトランスインピーダンスアンプからの電圧信号をリミティングアンプ（量子化器）により適切な信号レベルの矩形波に整形する。

図１は、従来の一般的なゲート接地型のトランスインピーダンスアンプ回路の構成例を示す図である。図１に示すトランスインピーダンスアンプ回路１０は、ＮＭＯＳトランジスタ１１及び１２、及び抵抗素子１３を含む。ＮＭＯＳトランジスタ１１及び１２はチャネルが直列接続され、ＮＭＯＳトランジスタ１１のゲートには一定のバイアス電圧ＶＢＩＡＳ２が印加され、ＮＭＯＳトランジスタ１２のゲートには一定のバイアス電圧ＶＢＩＡＳ１が印加されている。ＮＭＯＳトランジスタ１１と１２との間の接続点であるノードＡには、フォトダイオードＰＤのカソードが接続される。フォトダイオードＰＤのアノードには一定電圧ＶＰＤが印加されている。

フォトダイオードＰＤに受信光信号が照射されると、光強度に比例した電流がフォトダイオードＰＤに流れる。フォトダイオードＰＤからノードＡを介してＮＭＯＳトランジスタ１２に流れ込む電流が増大すると、ノードＡの電位が上昇し、ＮＭＯＳトランジスタ１１に流れる電流が減少する。ＮＭＯＳトランジスタ１１に流れる電流が減少すると、出力電圧ＶＯＵＴは、この電流減少分に抵抗素子１３の抵抗値Ｒ１を掛けた電圧分上昇する。このようにして、受信光信号に応じた電圧信号が出力電圧ＶＯＵＴとして得られる。

図１に示すトランスインピーダンスアンプ回路１０では、電源電圧が低い場合、バイアス電圧ＶＢＩＡＳ２も低くなり、信号増幅用のＮＭＯＳトランジスタ１１の相互コンダクタンスＧｍが小さくなってしまう。これにより、ＮＭＯＳトランジスタ１１と抵抗素子１３とから構成される増幅回路の増幅率が小さくなり、動作帯域が狭くなるという問題が生じる。

図２は、従来のレギュレーティド・カスコード（Regulated Cascode）型のトランスインピーダンスアンプ回路２０の構成例を示す図である。図２のトランスインピーダンスアンプ回路２０は、ＮＭＯＳトランジスタ２１乃至２３、及び抵抗素子２４及び２５を含む。ＮＭＯＳトランジスタ２１及び２２はチャネルが直列接続され、ＮＭＯＳトランジスタ２２のゲートには一定のバイアス電圧ＶＢＩＡＳ１が印加されている。ＮＭＯＳトランジスタ２１のゲートは、直列に接続される抵抗素子２５とＮＭＯＳトランジスタ２３との間の接続点であるノードＢに接続される。ＮＭＯＳトランジスタ２１と２２との間の接続点であるノードＡには、フォトダイオードＰＤのカソードが接続される。フォトダイオードＰＤのアノードには一定電圧ＶＰＤが印加されている。

フォトダイオードＰＤに受信光信号が照射されると、光強度に比例した電流がフォトダイオードＰＤに流れる。フォトダイオードＰＤからノードＡを介してＮＭＯＳトランジスタ２２に流れ込む電流が増大すると、ノードＡの電位が上昇する。ノードＡの電位が上昇すると、ＮＭＯＳトランジスタ２３を流れる電流が増大し、ノードＢの電位が下降する。ノードＡの電位が上昇しノードＢの電位が下降することにより、ＮＭＯＳトランジスタ２１に流れる電流が減少する。ＮＭＯＳトランジスタ２１に流れる電流が減少すると、出力電圧ＶＯＵＴは、この電流減少分に抵抗素子２４の抵抗値Ｒ１を掛けた電圧分上昇する。このようにして、受信光信号に応じた電圧信号が出力電圧ＶＯＵＴとして得られる。

図２のトランスインピーダンスアンプ回路２０では、ＮＭＯＳトランジスタ２３と抵抗素子２５との直列接続からなる増幅回路を追加することにより、図１に示すトランスインピーダンスアンプ回路１０に比較して増幅率を高くすることができる。しかし低電源電圧においては、ノードＡの電位が低くなるので、ＮＭＯＳトランジスタ２３の相互コンダクタンスＧｍが小さくなってしまう。これにより、ＮＭＯＳトランジスタ２３と抵抗素子２５とから構成される増幅回路の増幅率が小さくなり、動作帯域が狭くなるという問題が生じる。
特開２００６−３４５５４６号公報 特開平７−３３６１５７号公報

以上を鑑みて、本発明は、低電源電圧においても十分な増幅率で動作するトランスインピーダンスアンプ回路を提供することを目的とする。

トランスインピーダンスアンプ回路は、入力電流信号が供給される第１のノードと、該第１のノードと固定電位との間を結合する電流源と、該第１のノードにゲートが結合される第１のトランジスタと、該第１のトランジスタのチャネルに直列に接続される第１の抵抗素子と、該第１の抵抗素子と該第１のトランジスタとの間の接続点である第２のノードにゲートが結合される第２のトランジスタと、該第２のトランジスタのチャネルに直列に接続される第２の抵抗素子と、該第１のノードと該第１のトランジスタのゲートとの間及び該第２のノードと該第２のトランジスタのゲートとの間の少なくとも一方を容量結合するように挿入される容量素子とを含み、該容量素子のトランジスタゲート側の一端の電位を所定の電位に設定可能に構成されることを特徴とする。

本発明の少なくとも１つの実施例によれば、容量素子により所定のノードと所定のＮＭＯＳトランジスタのゲートとを容量結合し、容量素子のトランジスタゲート側の一端の電位を所定の電位に設定する。これにより、ＮＭＯＳトランジスタのゲートのコモンモード電位を、上記所定のノードの電位よりも高い所定の電位に設定することができる。このように容量素子に適切な量の電荷を蓄積して適切な電圧差を生成させることにより、ＮＭＯＳトランジスタの相互コンダクタンスが十分な大きさとなるように、ＮＭＯＳトランジスタの動作点を最適動作点に設定することができる。従って、トランスインピーダンスアンプ回路は、低電源電圧においても十分な増幅率で動作し、適切な動作帯域を提供することができる。

以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。

図３は、本発明によるトランスインピーダンスアンプ回路の第１の実施例の構成を示す図である。図３のトランスインピーダンスアンプ回路３０は、ＮＭＯＳトランジスタ３１乃至３３、抵抗素子３４及び３５、及び容量素子３６を含む。ＮＭＯＳトランジスタ３２のゲートには固定のバイアス電位ＶＢＩＡＳが印加されている。このＮＭＯＳトランジスタ３２は、フォトダイオードＰＤから入力電流信号が供給される第１のノードＡと固定電位（グランド電位）との間を結合する電流源として機能する。

第１のノードＡにはＮＭＯＳトランジスタ３３のゲート（ノードＣ）が容量結合され、ＮＭＯＳトランジスタ３３のチャネルには抵抗素子３５が直列に接続される。このＮＭＯＳトランジスタ３３と抵抗素子３５との直列接続により増幅回路を構成する。またＮＭＯＳトランジスタ３１のゲートが、抵抗素子３５とＮＭＯＳトランジスタ３３との間の接続点である第２のノードＢに結合される。このＮＭＯＳトランジスタ３１のチャネルには、抵抗素子３４が直列に接続される。このＮＭＯＳトランジスタ３１と抵抗素子３４との直列接続により増幅回路を構成する。容量素子３６は、第１のノードＡとＮＭＯＳトランジスタ３３のゲート（ノードＣ）との間を容量結合するように、第１のノードＡとノードＣとの間に挿入されている。容量素子３６のトランジスタゲート側（ノードＣ）の一端の電位は、電圧設定回路４１により所定の電位に設定可能である。

ＮＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３１とは直列に接続されてよい。また電圧設定回路４１は、容量素子３６の一端に抵抗素子４２を介して結合される。なお図３に示す例では、電圧設定回路４１及び抵抗素子４２をトランスインピーダンスアンプ回路３０とは別個の回路として示すが、トランスインピーダンスアンプ回路３０及び抵抗素子４２をトランスインピーダンスアンプ回路の構成の一部であると考えてもよい。

また図３の構成では、容量素子３６は、第１のノードＡとＮＭＯＳトランジスタ３３のゲート（ノードＣ）との間を容量結合するように挿入されている。このような構成の代わりに、容量素子３６を第２のノードＢとＮＭＯＳトランジスタ３１のゲートとの間に挿入してもよい。図４は、本発明によるトランスインピーダンスアンプ回路の第２の実施例の構成を示す図である。図４において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図４に示す構成では、トランスインピーダンスアンプ回路３０Ａにおいて、容量素子３６が、第２のノードＢとＮＭＯＳトランジスタ３１のゲート（ノードＣ）との間を容量結合するように挿入されている。

図３及び図４において、ノードＡには、フォトダイオードＰＤのカソードが結合される。フォトダイオードＰＤのアノードには一定電圧ＶＰＤが印加されている。なおフォトダイオードＰＤとノードＡとの間には寄生インダクタンスＬが存在する。

フォトダイオードＰＤに受信光信号が照射されると、光強度に比例した電流がフォトダイオードＰＤに流れる。フォトダイオードＰＤからノードＡを介してＮＭＯＳトランジスタ３２に流れ込む電流が増大すると、ノードＡの電位が上昇する。ノードＡの電位が上昇すると、ＮＭＯＳトランジスタ３３を流れる電流が増大する。これに応じて、抵抗素子３５による電圧降下が増大し、ノードＢの電位が下降する。ノードＡの電位が上昇しノードＢの電位が下降することにより、ＮＭＯＳトランジスタ３１に流れる電流が減少する。ＮＭＯＳトランジスタ３１に流れる電流が減少すると、抵抗素子３４による電圧降下が減少する。即ち、出力電圧ＶＯＵＴは、電流減少分に抵抗素子３４の抵抗値Ｒ１を掛けた電圧分上昇する。このようにして、受信光信号に応じた電圧信号が出力電圧ＶＯＵＴとして得られる。

図３の構成においては、容量素子３６によりノードＡとＮＭＯＳトランジスタ３３のゲート（ノードＣ）とを容量結合し、容量素子３６のトランジスタゲート側の一端（ノードＣ）の電位を電圧設定回路４１により所定の電位に設定する。これにより、ＮＭＯＳトランジスタ３３のゲートのコモンモード電位を、ノードＡの電位よりも高い所定の電位に設定することができる。このように容量素子３６に適切な量の電荷を蓄積して適切な電圧差を生成させることにより、ＮＭＯＳトランジスタ３３の相互コンダクタンスが十分な大きさとなるように、ＮＭＯＳトランジスタ３３の動作点を最適動作点に設定することができる。従って、トランスインピーダンスアンプ回路３０は、低電源電圧においても十分な増幅率で動作し、適切な動作帯域を提供することができる。

図４の構成においては、容量素子３６によりノードＢとＮＭＯＳトランジスタ３１のゲート（ノードＣ）とを容量結合し、容量素子３６のトランジスタゲート側の一端（ノードＣ）の電位を電圧設定回路４１により所定の電位に設定する。これにより、ＮＭＯＳトランジスタ３１のゲートのコモンモード電位を、ノードＢの電位よりも高い所定の電位に設定することができる。このように容量素子３６に適切な量の電荷を蓄積して適切な電位差を生成させることにより、ＮＭＯＳトランジスタ３１の相互コンダクタンスが十分な大きさとなるように、ＮＭＯＳトランジスタ３１の動作点を最適動作点に設定することができる。従って、トランスインピーダンスアンプ回路３０Ａは、低電源電圧においても十分な増幅率で動作し、適切な動作帯域を提供することができる。

図５は、本発明によるトランスインピーダンスアンプ回路の第３の実施例の構成を示す図である。図５において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。

図５に示す構成は、図３に示す構成と比較して、抵抗素子４２をインダクタ素子４３で置き換えた点が異なる。インダクタ素子４３を用いることにより、高周波信号成分に対しては、電流がインダクタを殆ど流れることなく、ノードＣの電位が電圧設定回路４１側の設定電位と略独立に変動することができる。

図６は、本発明によるトランスインピーダンスアンプ回路の第４の実施例の構成を示す図である。図６において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。

図６に示すトランスインピーダンスアンプ回路３０Ｂは、図３に示すトランスインピーダンスアンプ回路３０の構成に加え、第２のノードＢとＮＭＯＳトランジスタ３１のゲート（ノードＤ）との間を容量結合するように容量素子３７が挿入されている。また電圧設定回路４４が、容量素子３７の一端（ノードＤ）に抵抗素子４５を介して結合される。この構成により、ＮＭＯＳトランジスタ３３のゲートのコモンモード電位をノードＡの電位よりも高い所定の電位に設定するとともに、ＮＭＯＳトランジスタ３１のゲートのコモンモード電位をノードＢの電位よりも高い所定の電位に設定することができる。従って、ＮＭＯＳトランジスタ３３の動作点とＮＭＯＳトランジスタ３１の動作点とを、それぞれ独立に最適化することが可能となる。

図７は、図３に示す電圧設定回路４１の構成の一例を示す図である。なお図６に示す電圧設定回路４４についても、図７に示す電圧設定回路４１の構成と同様の構成としてよい。図７に示す電圧設定回路４１は、ＮＭＯＳトランジスタ５１と抵抗素子５２とを含む。ＮＭＯＳトランジスタ５１のドレインに抵抗素子５２の一端が接続され、抵抗素子５２とＮＭＯＳトランジスタ５１とが電源電位とグランド電位との間で直列接続される。またＮＭＯＳトランジスタ５１のゲートがＮＭＯＳトランジスタ５１のドレインに接続される。

図３の容量素子３６のトランジスタゲート側の一端（ノードＣ）に結合される図７の電圧設定回路４１は、容量素子３６の当該一端（ノードＣ）が接続されるＮＭＯＳトランジスタ３３及び抵抗素子３５からなる増幅回路のレプリカ回路である。即ち、ＮＭＯＳトランジスタ５１はＮＭＯＳトランジスタ３３と同一の構成・サイズとなるように形成され、抵抗素子５２は抵抗素子３５と同一の構成・サイズとなるように形成される。

図７の電圧設定回路４１は、ＮＭＯＳトランジスタ５１のゲートがＮＭＯＳトランジスタ５１のドレインに接続されることにより、所定の電圧Ｖｓｅｔを生成する。この電圧Ｖｓｅｔが、図３に示される抵抗素子４２を介してトランスインピーダンスアンプ回路３０のノードＣに印加される。これにより、容量素子３６のノードＣの電圧がＶｓｅｔに等しくなるように容量素子３６に電荷が蓄積される。この電圧ＶｓｅｔがＮＭＯＳトランジスタ３３のゲートのコモンモード電位となり、光受信信号の強度に応じた信号電圧がコモンモード電位からの変動として、ＮＭＯＳトランジスタ３３のゲートに印加される。

電圧設定回路４１は、ＮＭＯＳトランジスタ３３及び抵抗素子３５からなる増幅回路のレプリカ回路となるように構成され、このレプリカ回路により所定の電圧Ｖｓｅｔを生成する。従って、ＮＭＯＳトランジスタ３３や抵抗素子３５の特性がプロセスばらつきや温度変化により変動したり、電圧変動があったりしても、レプリカ回路でも同様の変動が生じることにより、増幅回路に流れる電流量を所望の値に設定することができる。

図８は、図３に示す電圧設定回路４１の構成の別の一例を示す図である。なお図６に示す電圧設定回路４４についても、図８に示す電圧設定回路４１の構成と同様の構成としてよい。図８に示す電圧設定回路４１は、抵抗素子６１、ＮＭＯＳトランジスタ６２−１乃至６２−８、スイッチ回路６３−１乃至６３−８、及び複数の電圧生成回路６４を含む。図示の都合上、複数の電圧生成回路６４のうち１つだけを示すが、複数の電圧生成回路６４はスイッチ回路６３−１乃至６３−８に一対一に対応して８個設けられる。各電圧生成回路６４は、電流源６６とＮＭＯＳトランジスタ６７とを含み、ＮＭＯＳトランジスタ６７に所定のドレイン電流Ｉを流すようなゲート電圧を生成し、スイッチ回路６３−１乃至６３−８に供給する。スイッチ回路６３−１乃至６３−８は全て同一の構成であり、スイッチ回路６３−１の構成のみが例示されている。スイッチ回路６３−１はデジタル制御信号入力に応じて、ＮＭＯＳトランジスタ６２−１のゲート電位をグランド電位或いは電圧生成回路６４の出力電位に設定する。ＮＭＯＳトランジスタ６２−１のゲートがグランドに接続された場合、ＮＭＯＳトランジスタ６２−１は非導通となりドレイン電流は流れない。ＮＭＯＳトランジスタ６２−１のゲートのゲート幅とＮＭＯＳトランジスタ６７のゲート幅は同一であり、ＮＭＯＳトランジスタ６２−１のゲートが電圧生成回路６４の出力電位に結合された場合、ＮＭＯＳトランジスタ６２−１が導通してドレイン電流Ｉが流れる。

例えばＮＭＯＳトランジスタ６２−２のゲートのゲート幅はＮＭＯＳトランジスタ６７のゲート幅の２倍であり、ＮＭＯＳトランジスタ６２−２のゲートが電圧生成回路６４の出力電位に結合された場合、ＮＭＯＳトランジスタ６２−２が導通してドレイン電流２Ｉが流れる。同様に、ＮＭＯＳトランジスタ６２−３のゲートのゲート幅はＮＭＯＳトランジスタ６７のゲート幅の４倍であり、ＮＭＯＳトランジスタ６２−３のゲートが電圧生成回路６４の出力電位に結合された場合、ＮＭＯＳトランジスタ６２−３が導通してドレイン電流４Ｉが流れる。同様にして、ＮＭＯＳトランジスタ６２−１乃至６２−８により、それぞれＩ、２Ｉ、４Ｉ、８Ｉ、１６Ｉ、３２Ｉ、６４Ｉ、１２８Ｉの電流を生成する。デジタル制御信号入力により何れのドレイン電流を選択的に流すかを制御することにより、０乃至２５５の２５６段階の異なる電流量の何れかを選択できる。

デジタル制御信号入力により選択された電流量が抵抗素子６１に流れ、所望の電圧Ｖｓｅｔを生成することができる。生成された電圧Ｖｓｅｔは、図３の容量素子３６のトランジスタゲート側の一端（ノードＣ）に供給される。

図９は、図３に示す電圧設定回路４１の構成の更に別の一例を示す図である。なお図６に示す電圧設定回路４４についても、図９に示す電圧設定回路４１の構成と同様の構成としてよい。図９に示す電圧設定回路４１は、ＰＭＯＳトランジスタ７１−１乃至７１−８、抵抗素子７２−１乃至７２−８、及びＮＭＯＳトランジスタ７３を含む。ＮＭＯＳトランジスタ７３のゲートには所定のバイアス電圧ＶＢＩＡＳ３が印加されている。ＰＭＯＳトランジスタ７１−１乃至７１−８のゲートにはデジタル制御信号入力が印加され、デジタル制御信号入力に応じてＰＭＯＳトランジスタ７１−１乃至７１−８の導通・非導通が制御される。

所定のバイアス電圧ＶＢＩＡＳ３により、ＮＭＯＳトランジスタ７３には略固定のドレイン電流が流れるように構成されている。デジタル制御信号入力により、ＰＭＯＳトランジスタ７１−１乃至７１−８のうちの幾つのトランジスタを選択的に導通させるかを制御することにより、並列に接続される抵抗素子により構成される合成抵抗値を制御する。これにより、ＨＩＧＨの電源電圧側と出力電圧Ｖｓｅｔとの間に接続される抵抗値を調整して、所望の出力電圧Ｖｓｅｔを生成することができる。

図１０は、図３に示す電圧設定回路４１の構成の更に別の一例を示す図である。なお図６に示す電圧設定回路４４についても、図１０に示す電圧設定回路４１の構成と同様の構成としてよい。図１０に示す電圧設定回路４１は、ヒューズ８１−１乃至８１−８、抵抗素子８２−１乃至８２−８、及びＮＭＯＳトランジスタ８３を含む。

ＮＭＯＳトランジスタ８３のゲートには所定のバイアス電圧ＶＢＩＡＳ４が印加されている。この所定のバイアス電圧ＶＢＩＡＳ３により、ＮＭＯＳトランジスタ７３には略固定のドレイン電流が流れる。レーザビーム照射や高電圧印加による溶断により、ヒューズ８１−１乃至８１−８のうちの幾つのヒューズを選択的に導通状態で残すかを制御して、並列に接続される抵抗素子により構成される合成抵抗値を制御する。これにより、ＨＩＧＨの電源電圧側と出力電圧Ｖｓｅｔとの間に接続される抵抗値を調整して、所望の出力電圧Ｖｓｅｔを生成することができる。

図１１は、計算機シミュレーションの条件を示す図である。図１１に示すトランスインピーダンスアンプ回路３０は、図３に示すトランスインピーダンスアンプ回路３０と同一の回路構成であり、このトランスインピーダンスアンプ回路の動作特性を計算機シミュレーションにより確認した。シミュレーション条件としては、図１１に示すように、容量素子３６のトランジスタゲート側の一端（ＮＭＯＳトランジスタ３３のゲート）の設定電位は０．５Ｖであり、寄生容量Ｌのインダクタンスは７００ｐＨ、寄生容量Ｃのキャパシタンスは３００ｆＦである。また抵抗素子３４及び３５の図に示す上部側に印加する電源電圧は１．０Ｖである。

図１２は、図１１に示す条件で行なった計算機シミュレーションの結果を示す図である。（ａ）はトランスインピーダンスアンプ回路の周波数特性を示す図であり、横軸が周波数、縦軸が利得である。点線で示す周波数特性１０１は図２の従来のトランスインピーダンスアンプ回路２０の周波数特性であり、実線で示す周波数特性１０２は図３の本発明のトランスインピーダンスアンプ回路３０の周波数特性である。Ａとして示す部分に示されるように、高周波領域においては、従来のトランスインピーダンスアンプ回路２０では低電源電圧により利得が低下してしまうのに対して、本発明のトランスインピーダンスアンプ回路では十分な利得を維持することができる。

（ｂ）は、トランスインピーダンスアンプ回路の出力電圧波形を示す図であり、横軸が時間、縦軸が電圧である。点線で示す電圧波形１１１は図２の従来のトランスインピーダンスアンプ回路２０の出力であり、実線で示す電圧波形１１２は図３の本発明のトランスインピーダンスアンプ回路３０の出力である。Ｂとして示す部分に示されるように、高周波信号においては、従来のトランスインピーダンスアンプ回路２０では低電源電圧により出力電圧波形の振幅が大幅に減少してしまうのに対して、本発明のトランスインピーダンスアンプ回路では十分な振幅を維持することができる。

図１１のシミュレーション結果に示されるように、本発明によれば低電源電圧でトランスインピーダンスアンプ回路を動作させた場合であっても、従来の回路と比較して増幅回路部分の増幅率の減少を抑制して、動作帯域が狭くなるという問題を避けることができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は以下の内容を含むものである。
（付記１）
入力電流信号が供給される第１のノードと、
該第１のノードと固定電位との間を結合する電流源と、
該第１のノードにゲートが結合される第１のトランジスタと、
該第１のトランジスタのチャネルに直列に接続される第１の抵抗素子と、
該第１の抵抗素子と該第１のトランジスタとの間の接続点である第２のノードにゲートが結合される第２のトランジスタと、
該第２のトランジスタのチャネルに直列に接続される第２の抵抗素子と、
該第１のノードと該第１のトランジスタのゲートとの間及び該第２のノードと該第２のトランジスタのゲートとの間の少なくとも一方を容量結合するように挿入される容量素子と、
を含み、該容量素子のトランジスタゲート側の一端の電位を所定の電位に設定可能に構成されることを特徴とするトランスインピーダンスアンプ回路。
（付記２）
該電流源は第３のトランジスタであり、該第３のトランジスタと該第２のトランジスタとは直列に接続されることを特徴とする付記１記載のトランスインピーダンスアンプ回路。
（付記３）
該容量素子は、該第１のノードと該第１のトランジスタのゲートとの間を容量結合するように挿入される第１の容量素子と、該第２のノードと該第２のトランジスタのゲートとの間を容量結合するように挿入される第２の容量素子とを含むことを特徴とする付記１記載のトランスインピーダンスアンプ回路。
（付記４）
該容量素子のトランジスタゲート側の該一端に抵抗素子及びインダクタ素子の少なくとも一方を介して結合される電圧設定回路を更に含むことを特徴とする付記１記載のトランスインピーダンスアンプ回路。
（付記５）
該容量素子のトランジスタゲート側の該一端に結合される電圧設定回路を更に含み、該電圧設定回路は、該容量素子の該一端が接続されるトランジスタ及び抵抗素子からなる増幅回路のレプリカ回路であることを特徴とする付記１記載のトランスインピーダンスアンプ回路。
（付記６）
該容量素子のトランジスタゲート側の該一端に結合される電圧設定回路を更に含み、該電圧設定回路は制御信号に応じて該所定の電位を設定するよう構成されることを特徴とする付記１記載のトランスインピーダンスアンプ回路。
（付記７）
該容量素子のトランジスタゲート側の該一端に結合される電圧設定回路を更に含み、該電圧設定回路はヒューズに応じて該所定の電位を設定するよう構成されることを特徴とする付記１記載のトランスインピーダンスアンプ回路。

従来の一般的なゲート接地型のトランスインピーダンスアンプ回路の構成例を示す図である。 従来のレギュレーティド・カスコード型のトランスインピーダンスアンプ回路の構成例を示す図である。 本発明によるトランスインピーダンスアンプ回路の第１の実施例の構成を示す図である。 本発明によるトランスインピーダンスアンプ回路の第２の実施例の構成を示す図である。 本発明によるトランスインピーダンスアンプ回路の第３の実施例の構成を示す図である。 本発明によるトランスインピーダンスアンプ回路の第４の実施例の構成を示す図である。 図３に示す電圧設定回路の構成の一例を示す図である。 図３に示す電圧設定回路の構成の別の一例を示す図である。 図３に示す電圧設定回路の構成の更に別の一例を示す図である。 図３に示す電圧設定回路の構成の更に別の一例を示す図である。 計算機シミュレーションの条件を示す図である。 図１１に示す条件で行なった計算機シミュレーションの結果を示す図である。

符号の説明

３０ トランスインピーダンスアンプ回路
３１〜３３ ＮＭＯＳトランジスタ
３４、３５ 抵抗素子
３６ 容量素子
４１ 電圧設定回路
４２ 抵抗素子
４３ インダクタ素子
４４ 電圧設定回路
４５ 抵抗素子

Claims (5)

1. 入力電流信号が供給される第１のノードと、
   該第１のノードと固定電位との間を結合する電流源と、
   該第１のノードにゲートが結合される第１のトランジスタと、
   該第１のトランジスタのチャネルに直列に接続される第１の抵抗素子と、
   該第１の抵抗素子と該第１のトランジスタとの間の接続点である第２のノードにゲートが結合される第２のトランジスタと、
   該第２のトランジスタのチャネルに直列に接続される第２の抵抗素子と、
   該第１のノードと該第１のトランジスタのゲートとの間及び該第２のノードと該第２のトランジスタのゲートとの間の少なくとも一方を容量結合するように挿入される容量素子と、
   を含み、該容量素子のトランジスタゲート側の一端の電位を所定の電位に設定可能に構成されることを特徴とするトランスインピーダンスアンプ回路。
2. 該電流源は第３のトランジスタであり、該第３のトランジスタと該第２のトランジスタとは直列に接続されることを特徴とする請求項１記載のトランスインピーダンスアンプ回路。
3. 該容量素子のトランジスタゲート側の該一端に抵抗素子及びインダクタ素子の少なくとも一方を介して結合される電圧設定回路を更に含むことを特徴とする請求項１記載のトランスインピーダンスアンプ回路。
4. 該容量素子のトランジスタゲート側の該一端に結合される電圧設定回路を更に含み、該電圧設定回路は、該容量素子の該一端が接続されるトランジスタ及び抵抗素子からなる増幅回路のレプリカ回路であることを特徴とする請求項１記載のトランスインピーダンスアンプ回路。
5. 該容量素子のトランジスタゲート側の該一端に結合される電圧設定回路を更に含み、該電圧設定回路は制御信号に応じて該所定の電位を設定するよう構成されることを特徴とする請求項１記載のトランスインピーダンスアンプ回路。

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