JP2012104582A - レーザダイオード駆動回路 - Google Patents

Abstract

【課題】出力段のトランジスタ降伏を防止することにより動作を安定化させることが可能なレーザダイオード駆動回路を提供すること。
【解決手段】このレーザダイオード駆動回路１は、正相および逆相のデータ信号Ｄ_１＋，Ｄ_１−が入力されて、データ信号Ｄ_２＋，Ｄ_２−との間にオフセット電圧Ｖｘを付加するオフセット付加回路５と、データ信号Ｄ_１＋，Ｄ_１−のレベルによってデータ有無の判定を行う信号レベル判定回路７と、信号レベル判定回路７によってデータ有りと判定された場合にはオフセット電圧Ｖｘを大きく変更し、データ無しと判定された場合にはオフセット電圧Ｖｘを小さく変更するように制御する制御回路と、正相及び逆相のデータ信号Ｄ_２＋，Ｄ_２−を差動増幅する前置増幅器１３と、前置増幅器１３の出力を差動対トランジスタ２３Ａ，２３Ｂによって受けてＬＤ３１を駆動する差動増幅器１５とを備える。
【選択図】図１

Description

本発明は、光信号を送信するためのレーザダイオード駆動回路に関するものである。

従来から、光通信において用いられる光送信器においては、デューティ調整回路付きの半導体レーザダイオード駆動回路（以下、「ＬＤＤ」ともいう）が用いられてきた（下記特許文献１，２参照）。一般に、半導体レーザダイオード（以下、「ＬＤ」という）をデューティ50％の電気信号で駆動しても、光信号の立上り時間と立下り時間が異なるために、伝送品質を保つためにデューティを補正する必要がある。また、長距離伝送にて用いる際には、ファイバ分散の影響で光波形のパルスが圧縮されてしまうため、伝送品質を保つにはデューティを50％からずらしておく必要もある。このような要求から、一般にＬＤＤにはデューティ調整回路が必須とされている。

一方、ＬＤＤに対しては、消費電力の低減のため、低電圧化が要求されている。従来のＬＤＤにおいて現在主流となっている3.3Vの電源電圧を使って高速変調を行う場合、ワイヤボンド等の寄生インダクタ等の影響を受けて、回路にあたえられた電圧余裕であるヘッドルームが高周波的に不十分となっている。そこで、インダクタを使ってドライバ出力端子を直流的に電源にプルアップすることにより、ヘッドルームを確保し、伝送品質を確保している（下記特許文献３参照）。

特許第３４２３１１５号公報 特許第３６４４０１０号公報 米国特許第５，８８３，９１０号公報

しかしながら、上記特許文献３に示すＬＤＤでは、10Gb/sを超える伝送速度の信号を扱う場合、出力段のトランジスタをより高速に動作させる必要があるため、コレクタ−エミッタ間の耐圧の低い素子を使用する必要がある。この場合、送信信号が無信号になった後に復帰すると、インダクタによるプルアップの影響でトランジスタに印加される電圧が耐圧を超えてしまうことがある。このようにコレクタ−エミッタ間電圧が耐圧を超えた場合、雪崩降伏によりコレクタからベースに向かって電流が流れる。このとき、ドライバ出力段はインダクタによってプルアップされているので、直列抵抗ゼロで電源と接続される。従って、雪崩降伏が発生すると、電源からベース端子に向かって大電流が流れる結果、ＬＤＤに破壊的な故障をもたらす懸念が生じる。

図４には、一般的な高速動作用バイポーラトランジスタのコレクタ電流（Ｉｃ）−コレクタ−エミッタ間電圧（Ｖ_ＣＥ）特性を示す。同図によると、ベース端を開放にした場合のコレクタ−エミッタ間の降伏電圧ＢＶ_ＣＥ０が示されている。実際は、ベース端に有限のインピーダンスがつくので、実際の降伏電圧ＢＶ_ＣＥＲはＢＶ_ＣＥ０よりも大きくなることが知られている。降伏に至ると、トランジスタ外部から供給されるベース電流の向きが、降伏によりコレクタからベースに電流が供給されることで、反転してしまう。

そこで、本発明は、かかる課題に鑑みて為されたものであり、出力段のトランジスタ降伏を防止することにより動作を安定化させることが可能なレーザダイオード駆動回路を提供することを目的とする。

上記課題を解決するため、本発明のレーザダイオード駆動回路は、正相および逆相の送信信号が入力されて、正相の送信信号及び逆相の送信信号との間にオフセット電圧を付加するオフセット付加回路と、送信信号のレベルによってデータ有無の判定を行うレベル判定回路と、レベル判定回路によってデータ有りと判定された場合には、オフセット電圧を大きく変更し、レベル判定回路によってデータ無しと判定された場合には、オフセット電圧を小さく変更するように、オフセット付加回路を制御する制御回路と、オフセット付加回路から出力された正相の送信信号および逆相の送信信号を差動増幅する増幅器と、増幅器の出力を差動対トランジスタによって受けてレーザダイオードを駆動する駆動回路と、を備える。

このようなレーザダイオード駆動回路によれば、レベル判定回路によって送信信号におけるデータ有無が判定され、制御回路及びオフセット付加回路によって、データ有りの場合には、正相の送信信号と逆相の送信信号との間に付加されるオフセット電圧が大きく変更され、データ無しの場合には、そのオフセット電圧が小さく変更される。そして、増幅回路によって正相の送信信号及び逆相の送信信号が差動増幅され、駆動回路の差動対トランジスタによって増幅器の出力を受けてレーザダイオードが駆動される。これにより、送信信号が無信号になった後に復帰した場合に、駆動回路の差動対トランジスタの２つの電流端子間の電位差を抑えることができるので、差動対トランジスタの降伏現象を防止することができる。その結果、回路動作を安定化させることが可能になる。

ここで、制御回路は、レベル判定回路による判定結果によって出力レベルを切り替えるセレクタと、セレクタの出力を受けて、オフセット付加回路にオフセット電圧を制御するための制御信号を出力するローパスフィルタと、を有する、ことが好ましい。この場合、レベル判定回路の判定結果を示す出力レベルが変化した場合に、その変化に応じて正相の送信信号と逆相の送信信号との間のオフセット電圧を徐々に変化させることができる。その結果、レーザダイオードの駆動信号波形を急激な変化を抑制して動作を安定化させることができる。

また、オフセット付加回路は、差動対を構成し、正相の送信信号及び逆相の送信信号がそれぞれの制御端子に入力される第１及び第２のトランジスタと、第１及び第２のトランジスタの電流端子間に、制御回路の制御に応じたオフセット電圧を生成する電流源と、第１及び第２のトランジスタの電流端子のそれぞれに接続された第１及び第２のエミッタフォロア回路と、を有する、ことも好ましい。こうすれば、第１及び第２のトランジスタの電流端子間にレベル判定回路の判定結果に応じたオフセット電圧を印加することにより、その電流端子からオフセット電圧が印加された正相及び逆相の送信信号を出力することができる。

本発明の光受信器によれば、出力段のトランジスタ降伏を防止することにより動作を安定化させることができる。

本発明の好適な一実施形態にかかるレーザダイオード駆動回路の回路ブロック図である。 図１のオフセット付加回路の構成を詳細に示す回路図である。 図１のレーザダイオード駆動回路によって処理される信号の時間変化を示す図である。 一般的な高速動作用バイポーラトランジスタのコレクタ電流（Ｉｃ）−コレクタ−エミッタ間電圧（Ｖ_ＣＥ）特性を示すグラフである。 比較例にかかるレーザダイオード駆動回路によって処理される信号の時間変化を示す図である。

以下、図面を参照しつつ本発明に係るレーザダイオード駆動回路の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。

図１は、本発明の好適な一実施形態にかかるレーザダイオード駆動回路１の回路ブロック図、図２は、図１のオフセット付加回路の構成を詳細に示す回路図である。同図に示すレーザダイオード駆動回路（以下、「ＬＤＤ」ともいう）１は、光通信において用いられる光送信器等に内蔵されて、光信号を生成する素子である半導体レーザダイオード（以下、「ＬＤ」という）を駆動するための回路である。

図１に示すように、ＬＤＤ１は、差動増幅器３、オフセット付加回路５、信号レベル判定回路７、セレクタ９、ローパスフィルタ１１、前置増幅器１３、及び差動増幅器（駆動回路）１５を備えている。

差動増幅器３の２つの差動入力端子には、それぞれ、交流結合用のキャパシタ１７，１９を介して、“０”及び“１”の任意の組み合わせのランダムパターンのデータ信号（送信信号）Ｄ_０＋，Ｄ_０−が、互いに相補的なデータ信号、すなわち、正相及び逆相のデータ信号として入力される。また、この２つの差動入力端子間には、入力信号を終端するための抵抗２１が接続されている。この差動増幅器３は、２つの相補的なデータ信号Ｄ_０＋，Ｄ_０−を差動増幅して、正相及び逆相のデータ信号（送信信号）Ｄ_１＋，Ｄ_１−を出力する。

信号レベル判定回路７の２つの入力端子は、それぞれ、キャパシタ１７，１９と差動増幅器３の２つの差動入力端子との間に分岐して接続されている。この信号レベル判定回路７は、データ信号Ｄ_０＋，Ｄ_０−が入力されると、データ信号Ｄ_０＋，Ｄ_０−において予め設定された入力レベル以上の信号が含まれているか否かを判定することによって、データ信号Ｄ_０＋，Ｄ_０−におけるデータ有無の判定を行い、その判定結果を表す論理信号ＬＯＳ（Loss of Signal）を出力する。

オフセット付加回路５は、差動増幅器３から正相及び逆相のデータ信号Ｄ_１＋，Ｄ_１−が入力されて、その２つのデータ信号Ｄ_１＋，Ｄ_１−の間にオフセット電圧Ｖｘを付加する。ここで、オフセット付加回路５は、セレクタ９からローパスフィルタ１１を介してデューティ制御信号Ｖｓを受けて、このデューティ制御信号Ｖｓのレベルに応じてオフセット電圧Ｖｘの大きさを調整する。

セレクタ９は、信号レベル判定回路７からの論理信号ＬＯＳに応じてデューティ制御信号Ｖｓの電圧レベルを切り替える。具体的には、セレクタ９は、論理信号ＬＯＳが“データ無し”を示す場合には、デューティ制御信号Ｖｓとして予め設定された“デューティ５０％値”を出力する。この“デューティ５０％値”にデューティ制御信号Ｖｓが設定されると、オフセット付加回路５によりオフセット電圧Ｖｘが０になるように小さく設定される。一方で、セレクタ９は、論理信号ＬＯＳが“データ有り”を示す場合には、デューティ制御信号Ｖｓとして予め設定された“デューティ目標値”を出力する。この“デューティ目標値”にデューティ制御信号Ｖｓが設定されると、オフセット付加回路５によりオフセット電圧Ｖｘが目標値になるように大きく設定される。

ローパスフィルタ１１は、セレクタ９の出力端子とオフセット付加回路５の間に接続される。これにより、ローパスフィルタ１１からオフセット付加回路５に入力されるデューティ制御信号Ｖｓの電圧レベルは、セレクタ９による切り替え後に徐々に“デューティ５０％値”又は“デューティ目標値”に近づくように変化する。なお、このローパスフィルタ１１は、セレクタ９と共に、オフセット付加回路５におけるオフセット電圧Ｖｘの大きさを制御する制御回路を構成する。

前置増幅器１３は、オフセット付加回路５からオフセット電圧Ｖｘが付加された２つのデータ信号Ｄ_２＋，Ｄ_２−が入力されて、２つのデータ信号Ｄ_２＋，Ｄ_２−を差動増幅することによって、デューティサイクル歪を有する信号に変換された２つのデータ信号Ｄ_３＋，Ｄ_３−を出力する。

差動増幅器１５は、ＬＤ３１を駆動するための回路であり、差動対を構成する２つのバイポーラトランジスタ２３Ａ，２３Ｂと、２つの抵抗２５Ａ，２５Ｂと、変調電流源２７とによって構成されている。トランジスタ２３Ａ，２３Ｂのコレクタ端子（電流端子）が、それぞれ、抵抗２５Ａ，２５Ｂを介して電源Ｖｃｃに接続され、トランジスタ２３Ａ，２３Ｂのエミッタ端子（電流端子）は変調電流源２７に共通に接続されている。また、トランジスタ２３Ａ，２３Ｂのベース端子（制御端子）には、それぞれ、２つのデータ信号Ｄ_３＋，Ｄ_３−が入力される。

上記構成の差動増幅器１５のトランジスタ２３Ａ，２３Ｂのコレクタ端子には、さらに、交流結合用のキャパシタ２９Ａ，２９Ｂを介してＬＤ３１のカソード及びアノードが接続され、ＬＤ３１のアノードはインダクタ３３を介して電源Ｖｃｃに接続されており、ＬＤ３１のカソードはインダクタ３５を介してバイアス電流源３７に接続されている。これらのインダクタ３３，３５は、ＬＤ３１を変調する高周波電流をブロックするために設けられる。また、抵抗２５Ａ，２５Ｂには、それぞれ、電圧プルアップ用のインダクタ３９，４１が並列に接続されることにより、トランジスタ２３Ａ，２３Ｂのコレクタ端子が直流的に電源Ｖｃｃにショートするようにされている。このような差動増幅器１５及びその出力回路により、前置増幅器１３から出力されたデータ信号Ｄ_３＋，Ｄ_３−が、ＬＤ３１を変調する変調信号Ｄ_４＋，Ｄ_４−に変換されて、電源電圧Ｖｃｃにプルアップされた電圧信号としてＬＤ３１に供給される。

次に、図２を参照して、オフセット付加回路５の回路構成を詳細に説明する。

オフセット付加回路５は、差動対を構成する２つのバイポーラトランジスタ４３Ａ，４３Ｂ、抵抗４５Ａ，４５Ｂ、電流源４７，４９，５１、及び２つのエミッタフォロア回路５３Ａ，５３Ｂを備えている。

トランジスタ４３Ａ，４３Ｂのコレクタ端子（電流端子）は、それぞれ、抵抗４５Ａ，４５Ｂを介して電源Ｖｃｃに接続され、トランジスタ４３Ａ，４３Ｂのエミッタ端子（電流端子）は、共通に電流源４９に接続されている。また、これらのトランジスタ４３Ａ，４３Ｂのコレクタ端子には、それぞれ、電流源４７，５１が接続されている。電流源４７は電流値Ｉｄの一定電流を供給するように設定されており、電流源５１は、セレクタ９からのデューティ制御信号Ｖｓを受けて、デューティ制御信号Ｖｓに応じて電流値をＩｄ−α〜Ｉｄ＋α（α＞０）の範囲で変更可能なように構成されている。詳細には、電流源５１は、デューティ制御信号Ｖｓが“デューティ５０％値”になっている場合には、電流値をＩｄとして正相側と逆相側で直流電位が等しくなるように設定し、デューティ制御信号Ｖｓが“デューティ５０％値”と“デューティ目標値”との間の値になっている場合には、電流値をそれに応じた電流値Ｉｄ−α〜Ｉｄ＋αに設定して、正相側と逆相側で直流電位が異なるように設定する。

そして、このトランジスタ４３Ａ，４３Ｂのベース端子（制御端子）には、それぞれ、差動増幅器３からデータ信号Ｄ_１＋，Ｄ_１−が入力されている。さらに、トランジスタ４３Ａ，４３Ｂのコレクタ端子には、それぞれ、エミッタフォロア回路５３Ａ，５３Ｂが接続され、エミッタフォロア回路５３Ａ，５３Ｂを介してトランジスタ４３Ａ，４３Ｂのコレクタ端子から、データ信号Ｄ_２−，Ｄ_２＋がそれぞれ出力される。

このような構成のオフセット付加回路５により、データ信号Ｄ_１＋，Ｄ_１−が差動増幅されるとともに、デューティ制御信号Ｖｓに応じて正相側と逆相側の直流電位が異なるように設定されることで、トランジスタ４３Ａ，４３Ｂのコレクタ端子間にオフセット電圧Ｖｘが付加された２つのデータ信号Ｄ_２＋，Ｄ_２−が生成される。

ここで、本実施形態のＬＤＤ１の動作を説明する前に、信号レベル判定回路７、セレクタ９、及びローパスフィルタ１１を備えない比較例にかかるＬＤＤにおける動作を説明する。

図５は、比較例にかかるＬＤＤによって処理される信号の時間変化を示す図である。図５（ａ）に示すように、ＬＤＤに入力されるデータ信号Ｄ_０＋，Ｄ_０−が、時刻ｔ＝ｔ_０〜ｔ_１までの間にランダムパターンを含み、時刻ｔ＝ｔ_１〜ｔ_２までの間は信号が“０”又は“１”の状態で固定され、時刻ｔ＝ｔ_２で再びランダムパターンで変調されるケースを想定する。この場合、終端抵抗２１で観測され差動増幅器３に入力されるデータ信号Ｄ_０＋’，Ｄ_０−’は、キャパシタ１７，１９によって交流結合され直流成分が通過できないので、無信号区間ｔ＝ｔ_１〜ｔ_２ではキャパシタ１７，１９の容量および抵抗２１の抵抗値で決まる時定数でその振幅が減衰する（図５（ｂ））。また、このＬＤＤでは、図５（ｃ）に示すように、オフセット付加回路５に入力されるデューティ制御信号Ｖｓの電圧レベルが一定、すなわちデューティ目標値が一定とされている。

このとき、オフセット付加回路５から出力されるデータ信号Ｄ_２−，Ｄ_２＋は、正相側で低電圧側にシフトし、オフセット電圧Ｖｘが正相信号と逆相信号との間に発生する（図５（ｄ））。なお、このオフセット電圧Ｖｘは、無信号区間ｔ＝ｔ_１〜ｔ_２でも発生する。このようなオフセット電圧Ｖｘが付加されたデータ信号Ｄ_２−，Ｄ_２＋は、前置増幅器１３で飽和増幅（リミット動作）されることで、オフセットを有する信号からデューティサイクル歪を有するデータ信号Ｄ_３−，Ｄ_３＋に変換される（図５（ｅ））。このデータ信号Ｄ_３−，Ｄ_３＋は、無信号区間ｔ＝ｔ_１〜ｔ_２ではデータ変調されていないために、オフセット電圧Ｖｘに対して前置増幅器１３での利得が反映されたＤＣオフセット電圧Ｖｘ’を含むことになる。

さらに、差動増幅器１５からＬＤ３１に供給される変調信号Ｄ_４＋，Ｄ_４−は、インダクタ３９，４１により電源電圧Ｖｃｃにプルアップされているので、電圧Ｖｃｃを中心に信号成分が変調される（図５（ｆ），（ｇ））。このとき、変調信号Ｄ_４＋，Ｄ_４−は、デューティサイクル歪を持っているため、その歪に応じて信号の平均値がＶｃｃになるように動作する。また、変調信号Ｄ_４＋，Ｄ_４−は、無信号期間ｔ＝ｔ_１〜ｔ_２では、信号が無いためにＶｃｃに収束する。ここでは、２つの正相及び逆相の変調信号Ｄ_４＋，Ｄ_４−は、同じ電位Ｖｃｃに収束するため、ＬＤ３１に対する出力の差動振幅はゼロの状態になっている。一方、差動増幅器１５の入力側はＤＣオフセット電圧Ｖｘ’が存在するため、差動増幅器１５の入出力の関係が不連続になっていることがわかる。このまま時刻ｔ＝ｔ_２から信号が印加されるため、差動増幅器１５の出力端子では電位Ｖｃｃから出力信号の振幅分だけ電圧がシフトする。つまり、正相及び逆相の変調信号Ｄ_４＋，Ｄ_４−のうちのいずれかが、Ｖｃｃ＋出力振幅の電位まで変化する。正相及び逆相のうちどちらが高い電位にシフトするかはデューティ目標値に依存し、デューティ目標値が50％以下の場合は逆相側、デューティ目標値が50％以上の場合は正相側にオーバーシュートが発生する。オーバーシュートが発生した変調信号Ｄ_４＋，Ｄ_４−は、ＬＤＤに接続された出力回路の低域カットオフ周波数で決まる時定数で再び平均値がＶｃｃになるように変化する。そのことから分かるように、正相及び逆相の変調信号Ｄ_４＋，Ｄ_４−のうちのいずれかの電位が最大許容電圧Ｖｍａｘを超えてしまう恐れがある。

例えば、差動増幅器１５のコモンエミッタの電位が1.0V、出力振幅が2.0Vpp、電源電圧が3.0V、オフセット電圧Vx=0Vの場合、ＬＤＤの出力端子の最大電圧は4.0Vとなるが、ＤＣオフセット電圧Vx'が前置増幅器１３でリミットしているとすると、出力端子の最大電圧は5.0Vにまで上昇する。出力端子の最大電圧が4.0Vであれば、差動増幅器１５のトランジスタのコレクタ−エミッタ間の最大電圧は3.0Vになり、出力端子の最大電圧が5.0Vであれば、差動増幅器１５のトランジスタのコレクタ−エミッタ間の最大電圧は4.0Vとなる。特に、高速動作用のバイポーラトランジスタのコレクタ−エミッタ間の耐圧は一般に2.0〜3.6V程度であるので、コレクタ−エミッタ間電圧が4.0Vの場合は、最大許容電圧を超えてしまうことになる。

次に、本実施形態のＬＤＤ１の動作を説明する。図３は、本実施形態にかかるＬＤＤ１によって処理される信号の時間変化を示す図である。

図３（ａ）に示すように、ＬＤＤ１に入力されるデータ信号Ｄ_０＋，Ｄ_０−が、時刻ｔ＝ｔ_０〜ｔ_１までの間にランダムパターンを含み、時刻ｔ＝ｔ_１〜ｔ_２までの間は信号が“０”又は“１”の状態で固定され、時刻ｔ＝ｔ_２で再びランダムパターンで変調されるケースを同様に想定する。この場合、差動増幅器３に入力されるデータ信号Ｄ_０＋’，Ｄ_０−’は、無信号区間ｔ＝ｔ_１〜ｔ_２ではキャパシタ１７，１９の容量および抵抗２１の抵抗値で決まる時定数でその振幅が減衰する（図３（ｂ））。本実施形態のＬＤＤ１では信号レベル判定回路７を備えているので、ＬＤＤ１の入力における信号の有無について監視することができる。すなわち、時刻ｔ＝ｔ_１で入力信号Ｄ_０＋’，Ｄ_０−’の変調が止まった後、時刻ｔ＝ｔ_１’で信号レベル判定回路７が無信号状態を検出し、論理信号ＬＯＳの論理を“０”から“１”に変更する。時刻ｔ＝ｔ_２で入力信号Ｄ_０＋’，Ｄ_０−’の変調が復帰した後、時刻ｔ＝ｔ_２’で信号レベル判定回路７が有信号状態を検出し、論理信号ＬＯＳの論理を“１”から“０”に変更する。この論理信号ＬＯＳの変化によってセレクタ９が切り替えられる結果、オフセット付加回路５に入力されるデューティ制御信号Ｖｓの電圧レベルが変化する（図３（ｃ））。具体的には、無信号検出期間ｔ＝ｔ_１’〜ｔ_２’では、デューティ制御信号Ｖｓが“デューティ５０％値”に設定され、それ以外の期間では、デューティ制御信号Ｖｓが“デューティ目標値”に設定される。このデューティ制御信号Ｖｓは、ローパスフィルタ１１を介して、デューティ制御信号Ｖｓ’としてオフセット付加回路５に入力される（図３（ｄ））。これにより、デューティ制御信号Ｖｓ’の電圧レベルは、セレクタ９による切り替え後に徐々に“デューティ５０％値”又は“デューティ目標値”に近づくように変化する。

このとき、オフセット付加回路５から出力されるデータ信号Ｄ_２−，Ｄ_２＋においては、時刻ｔ＝ｔ_１’までは、オフセット電圧Ｖｘが正相信号と逆相信号との間に発生する（図３（ｅ））。その後、ｔ＝ｔ_１’以降は、オフセット電圧Ｖｘがデューティ50％相当の値に変化し収束する。時刻ｔ＝ｔ_２では入力信号の変調が復帰するので、デューティ50％の状態から信号が復帰する。さらに、時刻ｔ＝ｔ_２’になると、論理信号ＬＯＳが切り替わり、デューティ目標値に相当するオフセット電圧Ｖｘにローパスフィルタ１１の時定数で変化する。

このようなデータ信号Ｄ_２−，Ｄ_２＋は、前置増幅器１３によってオフセットを有する信号からデューティサイクル歪を有するデータ信号Ｄ_３−，Ｄ_３＋に変換される（図３（ｆ））。このデータ信号Ｄ_３−，Ｄ_３＋は、前置増幅器１３の飽和増幅動作により、ＤＣ出力レベルはハイ又はローの２状態の電位に固定される。時刻ｔ＝ｔ_１以降で無信号状態になり、データ信号Ｄ_３−，Ｄ_３＋間ではオフセット電圧Ｖｘ’が観測される。その後、時刻ｔ＝ｔ_１’でデューティ調整の目標値が“デューティ５０％値”に変化するので、データ信号Ｄ_３−，Ｄ_３＋はローパスフィルタ１１の時定数で0Vに向かって変化する。時刻ｔ＝ｔ_２で信号の変調が復帰するタイミングでは、完全にデューティ50％相当のオフセットに戻っており、データ信号Ｄ_３−，Ｄ_３＋は、0Vを中心にしたデューティ50％の状態で生成される。さらに、時刻ｔ＝ｔ_２’以降では、論理信号ＬＯＳの論理が反転して再びデューティ調整の目標値が“デューティ目標値”に設定されるため、データ信号Ｄ_３−，Ｄ_３＋は、ローパスフィルタ１１の時定数でデューティサイクル歪を変化させ、その後安定状態に至る。

このとき、差動増幅器１５からＬＤ３１に供給される変調信号Ｄ_４＋，Ｄ_４−は、当初、クロスポイントが上下した信号波形となる（図３（ｇ），（ｈ））。デューティ目標値が50％以下の場合には、変調信号Ｄ_４＋のクロスポイントが下げられ、変調信号Ｄ_４−のクロスポイントが上げられる。時刻ｔ＝ｔ_１以降で、無変調の正相の変調信号Ｄ_４＋は、電位Ｖｃｃに収束する。その後、時刻ｔ＝ｔ_２で信号の変調が復帰した際、正相の変調信号Ｄ_４＋がＶｃｃに収束しており、差動増幅器１５の入力差動電位も0Vとなっているため、差動増幅器１５の入出力間で連続性が保たれている。その結果、時刻ｔ＝ｔ_２における応答は、電位Ｖｃｃを中心に対称なデューティ50％の信号からスタートする。さらに、時刻ｔ＝ｔ_２’に至ってデューティ目標値が設定されると、ローパスフィルタ１１の持つ時定数に従って変調信号Ｄ_４＋の電位も変化する。このため、比較例に比べて出力振幅の約半分の電圧分だけ動作余裕が発生する。

以上説明したＬＤＤ１によれば、信号レベル判定回路７によってデータ信号Ｄ_１＋，Ｄ_１−におけるデータ有無が判定され、セレクタ９及びローパスフィルタ１１からなる制御回路及びオフセット付加回路５によって、データ有りの場合には、正相及び逆相のデータ信号Ｄ_２−，Ｄ_２＋の間に付加されるオフセット電圧Ｖｘが大きく変更され、データ無しの場合には、そのオフセット電圧Ｖｘが小さく変更される。そして、前置増幅器１３によって正相及び逆相のデータ信号Ｄ_２−，Ｄ_２＋が差動増幅され、差動増幅器１５の差動対トランジスタ２３Ａ，２３Ｂによって前置増幅器１３の出力を受けてＬＤ３１が駆動される。これにより、送信信号が無信号になった後に復帰した場合に過渡電圧を半減することができ、差動増幅器１５の差動対トランジスタ２３Ａ，２３Ｂの２つの電流端子間の電位差を抑えることができるので、差動対トランジスタの降伏現象を防止することができる。その結果、電圧余裕を確保して回路動作を安定化させることが可能になる。

ここで、デューティ制御信号Ｖｓを生成する制御回路は、信号レベル判定回路７による判定結果によって出力レベルを切り替えるセレクタ９と、セレクタ９の出力を受けてオフセット付加回路５にオフセット電圧Ｖｘを制御するためのデューティ制御信号Ｖｓ’を出力するローパスフィルタ１１とを有するので、信号レベル判定回路７の判定結果を示す出力レベルが変化した場合に、その変化に応じて正相及び逆相のデータ信号Ｄ_２−，Ｄ_２＋との間のオフセット電圧Ｖｘを徐々に変化させることができる。その結果、ＬＤの駆動信号波形を急激な変化を抑制して動作を安定化させることができる。

１…レーザダイオード駆動回路、５…オフセット付加回路、７…信号レベル判定回路、９…セレクタ（制御回路）、１１…ローパスフィルタ（制御回路）、１３…前置増幅器、１５…差動増幅器（駆動回路）、４３Ａ，４３Ｂ…バイポーラトランジスタ、４７，５１…電流源、Ｖｘ…オフセット電圧。

Claims (3)

1. 正相および逆相の送信信号が入力されて、前記正相の送信信号及び前記逆相の送信信号との間にオフセット電圧を付加するオフセット付加回路と、
   前記送信信号のレベルによってデータ有無の判定を行うレベル判定回路と、
   前記レベル判定回路によってデータ有りと判定された場合には、前記オフセット電圧を大きく変更し、前記レベル判定回路によってデータ無しと判定された場合には、前記オフセット電圧を小さく変更するように、前記オフセット付加回路を制御する制御回路と、
   前記オフセット付加回路から出力された前記正相の送信信号および前記逆相の送信信号を差動増幅する増幅器と、
   前記増幅器の出力を前記増幅器の出力を差動対トランジスタによって受けてレーザダイオードを駆動する駆動回路と、
   を備えることを特徴とするレーザダイオード駆動回路。
2. 前記制御回路は、
   前記レベル判定回路による判定結果によって出力レベルを切り替えるセレクタと、
   前記セレクタの出力を受けて、前記オフセット付加回路に前記オフセット電圧を制御するための制御信号を出力するローパスフィルタと、
   を有する、
   ことを特徴とする請求項１記載のレーザダイオード駆動回路。
3. 前記オフセット付加回路は、
   差動対を構成し、前記正相の送信信号及び前記逆相の送信信号がそれぞれの制御端子に入力される第１及び第２のトランジスタと、
   前記第１及び第２のトランジスタの電流端子間に、前記制御回路の制御に応じたオフセット電圧を生成する電流源と、
   前記第１及び第２のトランジスタの前記電流端子のそれぞれに接続された第１及び第２のエミッタフォロア回路と、
   を有する、
   ことを特徴とする請求項１又は２記載のレーザダイオード駆動回路。