JP2012063198A - Semiconductor device, semiconductor tester, and semiconductor test system - Google Patents

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勝義 横関
Koichi Ooka
浩一 大岡
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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device capable of detecting an open failure without increasing a test cost, a semiconductor tester for testing this semiconductor device, and a semiconductor test system using this semiconductor tester.SOLUTION: The semiconductor device including a plurality of pads which are electrically connected with output pins of an internal circuit, is equipped with: a first switch circuit whose one end is connected to a common potential and the other end is connected to the pad; and a multiplexer prepared between the output pins of the internal circuit and the pads to electrically connect the pad connected with the first switch circuit and the pad to be connected with a tester pin of the semiconductor tester at the testing.

Description

本発明は、スクライブラインが設けられたウェハ上に作り込まれ、内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムに関し、詳しくは、テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムに関するものである。   The present invention relates to a semiconductor device having a plurality of pads formed on a wafer provided with a scribe line and electrically connected to output pins of an internal circuit, a semiconductor tester for testing the semiconductor device, and the semiconductor tester. More particularly, the present invention relates to a semiconductor device capable of detecting an open defect without increasing a test cost, a semiconductor tester for testing the semiconductor device, and a semiconductor test system using the semiconductor tester. .

図１６は、従来の半導体装置の一例を示した構成図である。
図１６において、ＩＣ５０は、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５０は、パッド３、配線パターン４、内部回路５およびマルチプレクサ６を有している。 FIG. 16 is a configuration diagram showing an example of a conventional semiconductor device.
In FIG. 16, an IC 50 is a liquid crystal driver IC that drives liquid crystal such as a liquid crystal display, and is formed on a wafer. The IC 50 has a pad 3, a wiring pattern 4, an internal circuit 5, and a multiplexer 6.

半導体テスタ１は、半導体デバイスを試験する装置であり、試験手段１ａを有する。試験手段１ａは、ＩＣ５０の試験時に、ＩＣ５０を制御する制御信号を出力する。テスタピン２は、半導体テスタ１からの出力信号をＩＣ５０へ出力するテスタピン２ａおよびＩＣ５０からの出力信号を半導体テスタ１へ入力するテスタピン２ｂを有する。   The semiconductor tester 1 is an apparatus for testing a semiconductor device, and has a test means 1a. The test means 1a outputs a control signal for controlling the IC 50 when the IC 50 is tested. The tester pin 2 has a tester pin 2 a that outputs an output signal from the semiconductor tester 1 to the IC 50 and a tester pin 2 b that inputs an output signal from the IC 50 to the semiconductor tester 1.

パッド３は、テスタピン２ａが接続されるパッド３ａ、テスタピン２ｂが接続されるパッド３ｂおよびテスタピン２が接続されないパッド３ｃを有する。内部回路５は、ＩＣ５０の外部からパッド３ａおよび配線パターン４ａを介して制御信号が入力され、この制御信号に応じて複数の出力信号を出力する。   The pad 3 includes a pad 3a to which the tester pin 2a is connected, a pad 3b to which the tester pin 2b is connected, and a pad 3c to which the tester pin 2 is not connected. The internal circuit 5 receives a control signal from the outside of the IC 50 via the pad 3a and the wiring pattern 4a, and outputs a plurality of output signals according to the control signal.

マルチプレクサ６は、内部回路５からの複数の出力信号が入力され、入力された信号を任意に選択して出力する。マルチプレクサ６から出力された出力信号は、配線パターン４ｂおよびパッド３ｂを介してＩＣ５０の外部に出力される。ＩＣ５０のパッド３ｂとテスタピン２ｂとはプローブカードのプローブ針を介して接続される。   Multiplexer 6 receives a plurality of output signals from internal circuit 5 and arbitrarily selects and outputs the input signals. The output signal output from the multiplexer 6 is output to the outside of the IC 50 through the wiring pattern 4b and the pad 3b. The pad 3b of the IC 50 and the tester pin 2b are connected via a probe needle of a probe card.

なお、図１６に示す例は、ＩＣ５０の出力信号が出力されるパッドに対して半導体テスタ１の入力ピンとなるテスタピン２ｂが不足しているため、ＩＣ５０の出力ピンのうち、半分の出力ピンにしか、半導体テスタ１の入力ピンを接続することができない例とする。   In the example shown in FIG. 16, tester pins 2b serving as input pins of the semiconductor tester 1 are insufficient with respect to the pads from which the output signals of the IC50 are output. Therefore, only half of the output pins of the IC50 are output pins. In this example, the input pins of the semiconductor tester 1 cannot be connected.

このようなＩＣ５０のオープン不良を試験する場合の動作を説明する。
半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路５へ制御信号を入力する。マルチプレクサ６は、この制御信号に応じて内部回路５の出力ピンのうち、図１６のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとを接続する。 An operation when testing such an open defect of the IC 50 will be described.
The test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 5 through the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to this control signal, the multiplexer 6 connects an output pin (hereinafter referred to as output pin A) indicated by A in FIG. 16 among the output pins of the internal circuit 5 to the pad 3b.

そして、半導体テスタ１は、パッド３ｂ−配線パターン４ｂ−マルチプレクサ６−内部回路５間が断線していないことのチェック（オープン不良チェック）を行う。オープン不良を検出する試験方法は多くの方法があるが、一例として、以下のように行う。   Then, the semiconductor tester 1 performs a check (open defect check) that the pad 3b, the wiring pattern 4b, the multiplexer 6 and the internal circuit 5 are not disconnected. There are many test methods for detecting an open defect. As an example, the test is performed as follows.

半導体テスタ１は、テスタピン２ｂを介して、ＩＣ５０に対し電流を印加する。この電流は、パッド３ｂ、配線パターン４ｂ、マルチプレクサ６を介して内部回路５に到達する。そして、内部回路５の出力ピンに備えられている出力保護回路のダイオードに電流が流れ、ダイオードの順電圧が発生する。半導体テスタ１は、このダイオードの順電圧の電圧レベルを測定し、オープン不良チェックを行う。   The semiconductor tester 1 applies a current to the IC 50 via the tester pin 2b. This current reaches the internal circuit 5 via the pad 3b, the wiring pattern 4b, and the multiplexer 6. Then, a current flows through the diode of the output protection circuit provided at the output pin of the internal circuit 5, and a forward voltage of the diode is generated. The semiconductor tester 1 measures the voltage level of the forward voltage of the diode and performs an open defect check.

次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路５へ制御信号を入力する。マルチプレクサ６は、この制御信号に応じて内部回路５の出力ピンのうち、図１６のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｂとを接続する。そして、半導体テスタ１は、パッド３ｂ−配線パターン４ｂ−マルチプレクサ６−内部回路５間のオープン不良チェックを行う。   Next, the test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 5 through the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to this control signal, the multiplexer 6 connects an output pin (hereinafter referred to as output pin B) indicated by B in FIG. 16 among the output pins of the internal circuit 5 to the pad 3b. Then, the semiconductor tester 1 performs an open defect check between the pad 3b, the wiring pattern 4b, the multiplexer 6 and the internal circuit 5.

このように、マルチプレクサ６が、内部回路５からの出力信号を切り替えて出力することにより、内部回路５からの全ての出力信号を出力することができるので、半導体テスタ１の入力ピンが不足している場合でも試験を行うことができる。   As described above, since the multiplexer 6 can output all the output signals from the internal circuit 5 by switching the output signals from the internal circuit 5, the input pins of the semiconductor tester 1 are insufficient. You can test even if you are.

特許文献１には、半導体集積回路およびその測定方法に関し、特に出力回路の構成と測定方法が記載されている。   Patent Document 1 relates to a semiconductor integrated circuit and a measurement method thereof, and particularly describes a configuration and a measurement method of an output circuit.

特許文献２には、ウエーハ上に形成された状態でＩＣの信頼性テストを行う半導体装置およびその製造方法が記載されている。   Patent Document 2 describes a semiconductor device that performs an IC reliability test in a state of being formed on a wafer, and a method for manufacturing the same.

特開平７−３２６６４５号公報JP 7-326645 A 特開２００２−２０８６１８号公報JP 2002-208618 A

しかし、図１６に示す従来例では、マルチプレクサ６からパッド３ｃまでの配線パターン４ｃのオープン不良を検出することができないという問題があった。   However, the conventional example shown in FIG. 16 has a problem that an open failure of the wiring pattern 4c from the multiplexer 6 to the pad 3c cannot be detected.

また、図１６に示す従来例では、配線パターン４ｃのオープン不良の検出は、ＩＣ５０の設計保証または２パステストで行っている。ここで、２パステストとは、２回試験を行うことであり、具体的には、１回目の試験はテスタピン２ｂをパッド３ｂに接続して行い、２回目の試験はテスタピン２ｂをパッド３ｃに接続して行う。２パステストでは、試験時間が長くなり、試験にかかるコスト（テストコスト）も増大するという問題があった。   In the conventional example shown in FIG. 16, the detection of the open defect of the wiring pattern 4c is performed by the design guarantee of the IC 50 or the two-pass test. Here, the 2-pass test is to perform the test twice. Specifically, the first test is performed by connecting the tester pin 2b to the pad 3b, and the second test is performed by connecting the tester pin 2b to the pad 3c. Connect and do. In the two-pass test, there is a problem that the test time becomes long and the cost (test cost) for the test increases.

そこで本発明の目的は、テストコストを増大させることなく、オープン不良を検出することができる半導体装置、これを試験するための半導体テスタおよびこの半導体テスタを用いた半導体テストシステムを実現することにある。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to realize a semiconductor device capable of detecting an open defect without increasing test cost, a semiconductor tester for testing the semiconductor device, and a semiconductor test system using the semiconductor tester. .

請求項１記載の発明は、
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、
前記内部回路の出力ピンと前記パッドの間に設けられ、前記第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサと
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記半導体テスタからの制御信号に応じて前記第１のスイッチ回路をオンまたはオフさせるスイッチ制御部を有することを特徴とするものである。
請求項３記載の発明は、請求項１記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタからの制御信号に応じてオンまたはオフすることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とするものである。
請求項５記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とするものである。
請求項６記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とするものである。
請求項７記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とするものである。
請求項８記載の発明は、
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、
一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、
一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、
試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることを特徴とするものである。
請求項９記載の発明は、請求項８記載の発明において、
前記経路接続手段は、
マルチプレクサであることを特徴とするものである。
請求項１０記載の発明は、請求項８記載の発明において、
前記経路接続手段は、
ショート配線であることを特徴とするものである。
請求項１１記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とするものである。
請求項１２記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とするものである。
請求項１３記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とするものである。
請求項１４記載の発明は、請求項８〜１０のいずれかに記載の発明において、
前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とするものである。
請求項１５記載の発明は、
複数のピンを有する半導体装置を試験する半導体テスタにおいて、
請求項１〜１４のいずれかに記載の半導体装置に制御信号を出力する試験手段を設けたことを特徴とするものである。
請求項１６記載の発明は、
請求項１〜１４のいずれかに記載の半導体装置と、
請求項１５記載の半導体テスタと
を備えたことを特徴とするものである。 The invention described in claim 1
In a semiconductor device having a plurality of pads electrically connected to output pins of an internal circuit,
A first switch circuit having one end connected to a common potential and the other end connected to the pad;
A multiplexer provided between the output pin of the internal circuit and the pad and electrically connecting the pad to which the first switch circuit is connected and the pad to which the tester pin of the semiconductor tester is connected during testing; It is characterized by.
The invention according to claim 2 is the invention according to claim 1,
It has a switch control section for turning on or off the first switch circuit in accordance with a control signal from the semiconductor tester.
The invention according to claim 3 is the invention according to claim 1,
The first switch circuit includes:
It is turned on or off according to a control signal from the semiconductor tester.
The invention according to claim 4 is the invention according to any one of claims 1 to 3,
The first switch circuit includes:
The semiconductor device is provided on a scribe line on a wafer on which the semiconductor device is formed.
The invention according to claim 5 is the invention according to any one of claims 1 to 3,
The first switch circuit includes:
The semiconductor device is provided on a film to be formed.
The invention according to claim 6 is the invention according to any one of claims 1 to 3,
The first switch circuit includes:
It is provided on a probe card provided between a tester pin of the semiconductor tester and the pad.
The invention according to claim 7 is the invention according to any one of claims 1 to 3,
The first switch circuit includes:
The semiconductor tester is provided on a performance board provided between a tester pin of the semiconductor tester and the pad.
The invention described in claim 8
In a semiconductor device having a plurality of pads electrically connected to output pins of an internal circuit,
Path connection means for electrically connecting, in a one-to-one relationship, a pad to which a tester pin of a semiconductor tester is connected during testing and a pad to which the tester pin is not connected;
A second switch circuit having one end connected to the output pin of the internal circuit and the other end connected to the pad to which the tester pin is connected;
A third switch circuit having one end connected to an output pin of the internal circuit other than the second switch circuit connected and the other end connected to the pad to which the tester pin is not connected;
During the test, the third switch circuit is turned off when the second switch circuit is turned on, and the third switch circuit is turned on when the second switch circuit is turned off. To do.
The invention according to claim 9 is the invention according to claim 8,
The route connecting means includes
It is a multiplexer.
The invention according to claim 10 is the invention according to claim 8,
The route connecting means includes
It is a short wiring.
The invention according to claim 11 is the invention according to any one of claims 8 to 10,
The route connecting means includes
The semiconductor device is provided on a scribe line on a wafer on which the semiconductor device is formed.
The invention according to claim 12 is the invention according to any one of claims 8 to 10,
The route connecting means includes
The semiconductor device is provided on a film to be formed.
Invention of Claim 13 in the invention in any one of Claims 8-10,
The route connecting means includes
It is provided on a probe card provided between a tester pin of the semiconductor tester and the pad.
The invention according to claim 14 is the invention according to any one of claims 8 to 10,
The route connecting means includes
The semiconductor tester is provided on a performance board provided between a tester pin of the semiconductor tester and the pad.
The invention according to claim 15 is:
In a semiconductor tester for testing a semiconductor device having a plurality of pins,
15. The semiconductor device according to claim 1, further comprising test means for outputting a control signal.
The invention according to claim 16
A semiconductor device according to any one of claims 1 to 14,
A semiconductor tester according to claim 15 is provided.

本発明の請求項１によれば、以下のような効果がある。
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、前記内部回路の出力ピンと前記パッドの間に設けられ、前記スイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサとを備えたことにより、従来行っていた２パステストのようにテスタピンとパッドとの接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。 According to claim 1 of the present invention, there are the following effects.
In a semiconductor device having a plurality of pads electrically connected to an output pin of an internal circuit, a first switch circuit having one end connected to a common potential and the other end connected to the pad, and an output pin of the internal circuit A conventional two-pass test provided with a multiplexer provided between the pads and electrically connected to a pad to which the switch circuit is connected and a pad to which a tester pin of a semiconductor tester is connected during a test. Thus, since the test can be performed without changing the connection between the tester pin and the pad, it is possible to detect the open defect without increasing the test cost.

本発明の請求項４または５によれば、以下のような効果がある。
前記第１のスイッチ回路は、前記半導体装置が形成されるウェハ上のスクライブライン上、または、前記半導体装置が形成されるフィルム上に設けられることにより、第１のスイッチ回路は、パターン配線で接続されるためにプローブ針を用意する必要がなくなるので、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタのピン数を大幅に削減することができる。 According to claim 4 or 5 of the present invention, the following effects are obtained.
The first switch circuit is provided on a scribe line on a wafer on which the semiconductor device is formed or on a film on which the semiconductor device is formed, so that the first switch circuit is connected by pattern wiring. Therefore, it is not necessary to prepare probe needles, so that the number of probe needles of the probe card and the number of pins of the semiconductor tester, which occupy most of the test cost, can be greatly reduced.

本発明の請求項８によれば、以下のような効果がある。
内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることにより、従来行っていた２パステストのようにテスタピンとパッドとの接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。 According to claim 8 of the present invention, there are the following effects.
In a semiconductor device having a plurality of pads electrically connected to output pins of an internal circuit, a path for electrically connecting, in a one-to-one relationship, a pad to which a tester pin of a semiconductor tester is connected during testing and a pad to which the tester pin is not connected One end of the connection means is connected to the output pin of the internal circuit, the other end is connected to the pad to which the tester pin is connected, and one end is connected to the second switch circuit. A third switch circuit connected to the output pin of the internal circuit other than the other and connected to the pad, the other end of which is not connected to the tester pin, and when the second switch circuit is on during the test Conventionally by turning off the third switch circuit and turning on the third switch circuit when the second switch circuit is off. Since it is tested without changing the connection between the tester pin and pad as Tsu have two pass test, without increasing the test cost can detect open defect.

本発明の請求項１１または１２によれば、以下のような効果がある。
前記経路接続手段は、前記半導体装置が形成されるウェハ上のスクライブライン上、または、前記半導体装置が形成されるフィルム上に設けられることにより、経路接続手段は、パターン配線で接続されるためにプローブ針を用意する必要がなくなるので、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタのピン数を大幅に削減することができる。 According to claim 11 or 12 of the present invention, there are the following effects.
The path connecting means is provided on a scribe line on a wafer on which the semiconductor device is formed or on a film on which the semiconductor device is formed, so that the path connecting means is connected by pattern wiring. Since there is no need to prepare probe needles, the number of probe needles of the probe card and the number of pins of the semiconductor tester, which occupy most of the test cost, can be greatly reduced.

本発明の半導体装置の第１の実施例を示した構成図である。1 is a configuration diagram illustrating a first embodiment of a semiconductor device of the present invention. ＩＣのオープン不良を試験する場合の動作を説明する説明図である。It is explanatory drawing explaining operation | movement in the case of testing the open defect of IC. ＩＣのオープン不良を試験する場合の動作を説明する説明図である。It is explanatory drawing explaining operation | movement in the case of testing the open defect of IC. 本発明の半導体装置の第２の実施例を示した構成図である。It is the block diagram which showed the 2nd Example of the semiconductor device of this invention. ＩＣのオープン不良を試験する場合の動作を説明する説明図である。It is explanatory drawing explaining operation | movement in the case of testing the open defect of IC. ＩＣのオープン不良を試験する場合の動作を説明する説明図である。It is explanatory drawing explaining operation | movement in the case of testing the open defect of IC. 本発明の半導体装置の第３の実施例を示した構成図である。It is the block diagram which showed the 3rd Example of the semiconductor device of this invention. ＩＣのオープン不良を試験する場合の動作を説明する説明図である。It is explanatory drawing explaining operation | movement in the case of testing the open defect of IC. ＩＣのオープン不良を試験する場合の動作を説明する説明図である。It is explanatory drawing explaining operation | movement in the case of testing the open defect of IC. 半導体テスタとＩＣとの接続の一例を示した構成図である。It is the block diagram which showed an example of the connection of a semiconductor tester and IC. 半導体テスタとＩＣとの接続の一例を示した構成図である。It is the block diagram which showed an example of the connection of a semiconductor tester and IC. 半導体テスタとＩＣとの接続の一例を示した構成図である。It is the block diagram which showed an example of the connection of a semiconductor tester and IC. 半導体テスタとＩＣとの接続の一例を示した構成図である。It is the block diagram which showed an example of the connection of a semiconductor tester and IC. 半導体テスタとＩＣとの接続の一例を示した構成図である。It is the block diagram which showed an example of the connection of a semiconductor tester and IC. 半導体テスタとＩＣとの接続の一例を示した構成図である。It is the block diagram which showed an example of the connection of a semiconductor tester and IC. 従来の半導体装置の一例を示した構成図である。It is the block diagram which showed an example of the conventional semiconductor device.

以下、図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の半導体装置の第１の実施例を示した構成図である。ここで、図１６と同一のものは同一符号を付し、説明を省略する。図１において、図１６に示す構成と異なる点は、内部回路５の代わりに内部回路７を設けた点、マルチプレクサ６の代わりにマルチプレクサ８を設けた点およびスクライブライン上にスイッチ回路９を新たに設けた点である。ここで、スクライブラインとは、ウェハ上のＩＣ間にある領域であり、最終的には、ＩＣから切断される領域のことをいう。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First embodiment]
FIG. 1 is a configuration diagram showing a first embodiment of a semiconductor device of the present invention. Here, the same components as those in FIG. 1 differs from the configuration shown in FIG. 16 in that an internal circuit 7 is provided instead of the internal circuit 5, a multiplexer 8 is provided instead of the multiplexer 6, and a switch circuit 9 is newly provided on the scribe line. It is a point provided. Here, the scribe line is a region between the ICs on the wafer, and finally refers to a region cut from the IC.

図１において、ＩＣ５１は、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５１は、パッド３、配線パターン４、内部回路７およびマルチプレクサ８を有している。また、半導体装置１００は、スイッチ回路９およびＩＣ５１を有する。   In FIG. 1, an IC 51 is a liquid crystal driver IC that drives liquid crystal such as a liquid crystal display, and is formed on a wafer. The IC 51 has a pad 3, a wiring pattern 4, an internal circuit 7, and a multiplexer 8. In addition, the semiconductor device 100 includes a switch circuit 9 and an IC 51.

内部回路７は、半導体テスタ１からの制御信号に応じてスイッチ回路９のオンまたはオフを制御するスイッチ制御部７ａを有すると共に出力ピンＡ（図１のＡで示される出力ピン）および出力ピンＢ（図１のＢで示される出力ピン）を有する。マルチプレクサ８は、内部回路７とパッド３ｂおよび３ｃの間に設けられ、内部回路７の出力ピンＡとパッド３ｂ、または、内部回路７の出力ピンＢとパッド３ｂを選択的に接続する。また、マルチプレクサ８は、スイッチ回路９が接続されたパッド３ｃとパッド３ｂとを電気的に接続する。スイッチ回路９は、ＩＣ５１が形成されるウェハのスクライブライン上に設けられ、一端が共通電位に接続され、他端がＩＣ５１のパッド３ｃに接続される。ここで、共通電位は、ＧＮＤでもよいし、一定の電圧レベルを持っていてもよい。   The internal circuit 7 includes a switch control unit 7a that controls on / off of the switch circuit 9 in accordance with a control signal from the semiconductor tester 1, and an output pin A (an output pin indicated by A in FIG. 1) and an output pin B. (The output pin indicated by B in FIG. 1). The multiplexer 8 is provided between the internal circuit 7 and the pads 3b and 3c, and selectively connects the output pin A and the pad 3b of the internal circuit 7 or the output pin B of the internal circuit 7 and the pad 3b. The multiplexer 8 electrically connects the pad 3c to which the switch circuit 9 is connected and the pad 3b. The switch circuit 9 is provided on the scribe line of the wafer on which the IC 51 is formed, one end is connected to the common potential, and the other end is connected to the pad 3c of the IC 51. Here, the common potential may be GND or may have a constant voltage level.

このようなＩＣ５１のオープン不良を試験する場合の動作を図２および図３を用いて説明する。
図２および図３は、ＩＣ５１のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８に内部回路７の出力ピンＡとパッド３ｂとを接続させる（図２）。そして、半導体テスタ１は、図１６に示す従来例と同様に、パッド３ｂ−配線パターン４ｂ−マルチプレクサ８−出力ピンＡ−内部回路７間のオープン不良チェックを行う。 The operation for testing such an open failure of the IC 51 will be described with reference to FIGS.
2 and 3 are explanatory diagrams for explaining the operation in the case of testing the open failure of the IC 51. FIG. The test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 7 via the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to the control signal, the switch control unit 7a connects the output pin A of the internal circuit 7 and the pad 3b to the multiplexer 8 (FIG. 2). Then, the semiconductor tester 1 performs an open defect check between the pad 3b, the wiring pattern 4b, the multiplexer 8, the output pin A, and the internal circuit 7, as in the conventional example shown in FIG.

次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８に内部回路７の出力ピンＢとパッド３ｂとを接続させる。そして、半導体テスタ１は、図１６に示す従来例と同様に、パッド３ｂ−配線パターン４ｂ−マルチプレクサ８−内部回路７間のオープン不良チェックを行う。   Next, the test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 7 via the tester pin 2a, the pad 3a, and the wiring pattern 4a. The switch control unit 7a connects the output pin B and the pad 3b of the internal circuit 7 to the multiplexer 8 in response to the control signal. Then, the semiconductor tester 1 performs an open defect check between the pad 3b, the wiring pattern 4b, the multiplexer 8 and the internal circuit 7, as in the conventional example shown in FIG.

次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路７へ制御信号を入力する。スイッチ制御部７ａは、この制御信号に応じて、マルチプレクサ８にパッド３ｂとパッド３ｃとを接続させ、スイッチ回路９をオン（ショート）させる（図３）。   Next, the test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 7 via the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to the control signal, the switch control unit 7a connects the pad 3b and the pad 3c to the multiplexer 8 to turn on (short-circuit) the switch circuit 9 (FIG. 3).

半導体テスタ１は、テスタピン２ｂを介して、ＩＣ５１に対し電流を印加する。この電流は、パッド３ｂ、配線パターン４ｂ、マルチプレクサ８、配線パターン４ｃ、パッド３ｃを介してスイッチ回路９に到達する。そして、電流は、スイッチ回路９を介して共通電位に流れ込む。半導体テスタ１は、この共通電位の電圧レベルを測定し、オープン不良チェックを行う。   The semiconductor tester 1 applies a current to the IC 51 via the tester pin 2b. This current reaches the switch circuit 9 via the pad 3b, the wiring pattern 4b, the multiplexer 8, the wiring pattern 4c, and the pad 3c. Then, the current flows into the common potential via the switch circuit 9. The semiconductor tester 1 measures the voltage level of the common potential and performs an open defect check.

このように、マルチプレクサ６が、パッド３ｂとパッド３ｃとを接続し、スイッチ制御部７ａが、スイッチ回路９をオンさせてパッド３ｃを共通電位に接続する。そして、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。   In this way, the multiplexer 6 connects the pad 3b and the pad 3c, and the switch control unit 7a turns on the switch circuit 9 to connect the pad 3c to the common potential. Then, the semiconductor tester 1 can perform an open defect check so that the test can be performed without changing the connection between the tester pin 2b and the pad 3 as in the conventional two-pass test. Open defects can be detected. Further, the number of probe needles of the probe card and the number of pins of the semiconductor tester 1 that occupy most of the test cost can be greatly reduced.

さらに、試験終了後のＩＣ５１を切り出す工程でスクライブラインがカットされることにより、ＩＣ５１とスイッチ回路９は切り離され、最終製品としてはＩＣ５１の部分のみとなるので、ＩＣ５１の回路規模は従来と同等とすることができる。   Further, by cutting the scribe line in the process of cutting out the IC 51 after the end of the test, the IC 51 and the switch circuit 9 are separated, and the final product is only the IC 51 part, so the circuit scale of the IC 51 is the same as the conventional one. can do.

［第２の実施例］
図４は、本発明の半導体装置の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図４において、図１に示す構成と異なる点は、内部回路７の代わりに内部回路１０を設けた点、マルチプレクサ８の代わりにスイッチ回路１１およびスイッチ回路１２を設けた点およびスイッチ回路９の代わりにマルチプレクサ１３を設けた点である。 [Second Embodiment]
FIG. 4 is a block diagram showing a second embodiment of the semiconductor device of the present invention. Here, the same components as those in FIG. 4 differs from the configuration shown in FIG. 1 in that an internal circuit 10 is provided instead of the internal circuit 7, a switch circuit 11 and a switch circuit 12 are provided instead of the multiplexer 8, and a switch circuit 9 is not provided. This is the point that a multiplexer 13 is provided.

図４において、ＩＣ５２は、ＩＣ５１と同様に、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５２は、パッド３、配線パターン４、内部回路１０、スイッチ回路１１およびスイッチ回路１２を有している。また、半導体装置１０１は、マルチプレクサ１３およびＩＣ５２を有する。   In FIG. 4, an IC 52 is a liquid crystal driver IC that drives liquid crystal such as a liquid crystal display, for example, like the IC 51, and is formed on a wafer. The IC 52 has a pad 3, a wiring pattern 4, an internal circuit 10, a switch circuit 11 and a switch circuit 12. Further, the semiconductor device 101 includes a multiplexer 13 and an IC 52.

内部回路１０は、スイッチ制御部１０ａを有すると共に出力ピンＡ（図４のＡで示される出力ピン）および出力ピンＢ（図４のＢで示される出力ピン）を有する。スイッチ制御部１０ａは、半導体テスタ１からの制御信号に応じてスイッチ回路１１およびスイッチ回路１２のオンまたはオフを制御し、マルチプレクサ１３の経路切り替えを制御する。スイッチ回路１１は、内部回路１０の出力ピンのうち、図４のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとの間に配置され、出力ピンＡとパッド３ｂ間をオープン状態またはショート状態にする。   The internal circuit 10 includes a switch control unit 10a and an output pin A (an output pin indicated by A in FIG. 4) and an output pin B (an output pin indicated by B in FIG. 4). The switch control unit 10 a controls on / off of the switch circuit 11 and the switch circuit 12 according to a control signal from the semiconductor tester 1 and controls path switching of the multiplexer 13. The switch circuit 11 is arranged between the output pin (hereinafter referred to as output pin A) indicated by A in FIG. 4 among the output pins of the internal circuit 10 and the pad 3b, and opens between the output pin A and the pad 3b. Set to the state or short state.

スイッチ回路１２は、内部回路１０の出力ピンのうち、図４のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｃとの間に配置され、出力ピンＢとパッド３ｃ間をオープン状態またはショート状態にする。マルチプレクサ１３は、スクライブライン上に設けられ、半導体テスタ１のテスタピン２ｂが接続されるパッド３ｂとテスタピン２ｂが接続されないパッド３ｃとを電気的に１対１で接続する経路接続手段である。   The switch circuit 12 is arranged between the output pin (hereinafter referred to as output pin B) indicated by B in FIG. 4 among the output pins of the internal circuit 10 and the pad 3c, and the output pin B and the pad 3c are opened. Set to the state or short state. The multiplexer 13 is a path connection means that is provided on the scribe line and electrically connects the pad 3b to which the tester pin 2b of the semiconductor tester 1 is connected and the pad 3c to which the tester pin 2b is not connected in a one-to-one relationship.

このようなＩＣ５２のオープン不良を試験する場合の動作を図５および図６を用いて説明する。
図５および図６は、ＩＣ５２のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１０へ制御信号を入力する。スイッチ制御部１０ａは、この制御信号に応じて、スイッチ回路１１をオン（ショート）させ、スイッチ回路１２をオフ（オープン）させる(図５）。そして、半導体テスタ１は、図１に示す実施例と同様に、パッド３ｂ−配線パターン４ｂ−スイッチ回路１１−出力ピンＡ−内部回路１０間のオープン不良チェックを行う。 The operation for testing such an open failure of the IC 52 will be described with reference to FIGS.
FIG. 5 and FIG. 6 are explanatory diagrams for explaining the operation when testing the open failure of the IC 52. The test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 10 via the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to this control signal, the switch controller 10a turns on (shorts) the switch circuit 11 and turns off (opens) the switch circuit 12 (FIG. 5). Then, the semiconductor tester 1 performs an open defect check between the pad 3b, the wiring pattern 4b, the switch circuit 11, the output pin A, and the internal circuit 10, as in the embodiment shown in FIG.

次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１０へ制御信号を入力する。スイッチ制御部１０ａは、この制御信号に応じて、スイッチ回路１１をオフ（オープン）させ、スイッチ回路１２をオン（ショート）させる(図６）。また、スイッチ制御部１０ａは、この制御信号に応じて、図６に示すようにマルチプレクサ１３の経路を切り替える。そして、半導体テスタ１は、図１に示す実施例と同様に、パッド３ｂ−マルチプレクサ１３−パッド３ｃ−配線パターン４ｃ−スイッチ回路１２−出力ピンＢ−内部回路１０間のオープン不良チェックを行う。   Next, the test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 10 via the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to this control signal, the switch control unit 10a turns off (opens) the switch circuit 11 and turns on (shorts) the switch circuit 12 (FIG. 6). Further, the switch control unit 10a switches the path of the multiplexer 13 in accordance with this control signal as shown in FIG. Then, the semiconductor tester 1 performs an open defect check between the pad 3b-multiplexer 13-pad 3c-wiring pattern 4c-switch circuit 12-output pin B-internal circuit 10 as in the embodiment shown in FIG.

このように、スイッチ制御部１０ａが、スイッチ回路１１をオフさせると共にスイッチ回路１２をオンさせ、マルチプレクサ１３の経路を切り替えてパッド３ｂとパッド３ｃを接続させる。そして、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。   In this way, the switch control unit 10a turns off the switch circuit 11 and turns on the switch circuit 12, and switches the path of the multiplexer 13 to connect the pad 3b and the pad 3c. Then, the semiconductor tester 1 can perform an open defect check so that the test can be performed without changing the connection between the tester pin 2b and the pad 3 as in the conventional two-pass test. Open defects can be detected. Further, the number of probe needles of the probe card and the number of pins of the semiconductor tester 1 that occupy most of the test cost can be greatly reduced.

また、試験終了後のＩＣ５２を切り出す工程でスクライブラインがカットされることにより、ＩＣ５２とマルチプレクサ１３は切り離される。さらに、図１６に示す従来例ではＩＣ５０にマルチプレクサ６を設けていたが、本実施例では、マルチプレクサ１３をＩＣ５２の外部に設け、ＩＣ５２には回路構成が単純なスイッチ回路１１およびスイッチ回路１２を設けるようにしたので、ＩＣ５２の回路構成が非常に簡略化され、ＩＣ５２のチップ面積を縮小することができる。   Further, the IC 52 and the multiplexer 13 are separated by cutting the scribe line in the process of cutting out the IC 52 after the test is completed. Further, the multiplexer 6 is provided in the IC 50 in the conventional example shown in FIG. 16, but in this embodiment, the multiplexer 13 is provided outside the IC 52, and the switch circuit 11 and the switch circuit 12 having a simple circuit configuration are provided in the IC 52. As a result, the circuit configuration of the IC 52 is greatly simplified, and the chip area of the IC 52 can be reduced.

実際には、スイッチ回路１１およびスイッチ回路１２は、ＩＣ５２に備えられている場合が多い。しかし、この場合は、内部回路１０からの出力信号を全て（全ピン）オフまたはオンする制御となっていることが多い。すなわち、スイッチ回路１１およびスイッチ回路１２が１つのスイッチ回路であり、その制御も全ピンに対してオンまたはオフとなる。このようなスイッチ回路が、予めＩＣ５２に備えられている場合には、スイッチ回路の制御ロジックを変更する（全ピンに対してオンまたはオフするのではなく、予め決められた範囲のピンを個別に制御する）だけで、本実施例の動作をすることができるので、設計変更にかかるコストも大幅に削減することができる。   Actually, the switch circuit 11 and the switch circuit 12 are often provided in the IC 52. However, in this case, control is often performed to turn off or turn on all output signals from the internal circuit 10 (all pins). That is, the switch circuit 11 and the switch circuit 12 are one switch circuit, and the control thereof is also turned on or off for all pins. When such a switch circuit is provided in advance in the IC 52, the control logic of the switch circuit is changed (instead of turning on or off all pins, pins in a predetermined range are individually set. Since the operation of the present embodiment can be performed only by controlling, the cost required for the design change can be greatly reduced.

［第３の実施例］
図７は、本発明の半導体装置の第３の実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し、説明を省略する。図７において、図４に示す構成と異なる点は、内部回路１０の代わりに内部回路１４を設けた点およびマルチプレクサ１３の代わりにショート配線１５を設けた点である。 [Third embodiment]
FIG. 7 is a block diagram showing a third embodiment of the semiconductor device of the present invention. Here, the same components as those in FIG. 7 is different from the configuration shown in FIG. 4 in that an internal circuit 14 is provided in place of the internal circuit 10 and a short wiring 15 is provided in place of the multiplexer 13.

図７において、ＩＣ５３は、ＩＣ５２と同様に、例えば、液晶ディスプレイ等の液晶を駆動する液晶ドライバＩＣであり、ウェハ上に形成されている。ＩＣ５３は、パッド３、配線パターン４、スイッチ回路１１、スイッチ回路１２および内部回路１４を有している。また、半導体装置１０２は、ショート配線１５およびＩＣ５３を有する。   In FIG. 7, an IC 53 is a liquid crystal driver IC that drives a liquid crystal such as a liquid crystal display, for example, like the IC 52, and is formed on a wafer. The IC 53 includes a pad 3, a wiring pattern 4, a switch circuit 11, a switch circuit 12 and an internal circuit 14. In addition, the semiconductor device 102 includes a short wiring 15 and an IC 53.

スイッチ回路１１は、内部回路１４の出力ピンのうち、図７のＡで示される出力ピン（以下、出力ピンＡという）とパッド３ｂとの間に配置され、出力ピンＡとパッド３ｂ間をオープン状態またはショート状態にする。スイッチ回路１２は、内部回路１４の出力ピンのうち、図７のＢで示される出力ピン（以下、出力ピンＢという）とパッド３ｃとの間に配置され、出力ピンＢとパッド３ｃ間をオープン状態またはショート状態にする。   The switch circuit 11 is arranged between the output pin of the internal circuit 14 shown in FIG. 7A (hereinafter referred to as output pin A) and the pad 3b, and opens between the output pin A and the pad 3b. Set to the state or short state. The switch circuit 12 is disposed between the output pin (hereinafter referred to as the output pin B) indicated by B in FIG. 7 among the output pins of the internal circuit 14 and the pad 3c, and the output pin B and the pad 3c are opened. Set to the state or short state.

内部回路１４は、スイッチ制御部１４ａを有すると共に出力ピンＡ（図７のＡで示される出力ピン）および出力ピンＢ（図７のＢで示される出力ピン）を有する。スイッチ制御部１４ａは、半導体テスタ１からの制御信号に応じてスイッチ回路１１およびスイッチ回路１２のオンまたはオフを制御する。ショート配線１５は、スクライブライン上に設けられ、半導体テスタ１のテスタピン２ｂが接続されるパッド３ｂとテスタピン２ｂが接続されないパッド３ｃとを電気的に１対１で接続する経路接続手段である。   The internal circuit 14 includes a switch control unit 14a and an output pin A (an output pin indicated by A in FIG. 7) and an output pin B (an output pin indicated by B in FIG. 7). The switch control unit 14 a controls on / off of the switch circuit 11 and the switch circuit 12 according to a control signal from the semiconductor tester 1. The short wiring 15 is a path connection means that is provided on the scribe line and electrically connects the pad 3b to which the tester pin 2b of the semiconductor tester 1 is connected and the pad 3c to which the tester pin 2b is not connected one-to-one.

このようなＩＣ５３のオープン不良を試験する場合の動作を図８および図９を用いて説明する。
図８および図９は、ＩＣ５３のオープン不良を試験する場合の動作を説明する説明図である。半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１４へ制御信号を入力する。スイッチ制御部１４ａは、この制御信号に応じて、スイッチ回路１１をオン（ショート）させ、スイッチ回路１２をオフ（オープン）させる(図８）。そして、半導体テスタ１は、図５に示す実施例と同様に、パッド３ｂ−配線パターン４ｂ−スイッチ回路１１−出力ピンＡ−内部回路１４間のオープン不良チェックを行う。 The operation for testing such an open defect of the IC 53 will be described with reference to FIGS.
FIG. 8 and FIG. 9 are explanatory diagrams for explaining the operation when the open defect of the IC 53 is tested. The test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 14 via the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to this control signal, the switch controller 14a turns on (shorts) the switch circuit 11 and turns off (opens) the switch circuit 12 (FIG. 8). Then, the semiconductor tester 1 performs an open defect check between the pad 3b, the wiring pattern 4b, the switch circuit 11, the output pin A, and the internal circuit 14, as in the embodiment shown in FIG.

次に、半導体テスタ１の試験手段１ａは、テスタピン２ａ、パッド３ａおよび配線パターン４ａを介して内部回路１４へ制御信号を入力する。スイッチ制御部１４ａは、この制御信号に応じて、スイッチ回路１１をオフ（オープン）させ、スイッチ回路１２をオン（ショート）させる(図９）。そして、半導体テスタ１は、図６に示す実施例と同様に、パッド３ｂ−ショート配線１５−パッド３ｃ−配線パターン４ｃ−スイッチ回路１２−出力ピンＢ−内部回路１４間のオープン不良チェックを行う。   Next, the test means 1a of the semiconductor tester 1 inputs a control signal to the internal circuit 14 via the tester pin 2a, the pad 3a, and the wiring pattern 4a. In response to this control signal, the switch control unit 14a turns off (opens) the switch circuit 11 and turns on (shorts) the switch circuit 12 (FIG. 9). Then, the semiconductor tester 1 performs an open defect check between the pad 3b-short wiring 15-pad 3c-wiring pattern 4c-switch circuit 12-output pin B-internal circuit 14 as in the embodiment shown in FIG.

このように、スクライブライン上のショート配線１５がパッド３ｂとパッド３ｃとを接続し、スイッチ制御部１４ａが、スイッチ回路１１をオフさせると共にスイッチ回路１２をオンさせ、半導体テスタ１が、オープン不良チェックを行うことにより、従来行っていた２パステストのようにテスタピン２ｂとパッド３との接続を変えることなく試験ができるので、テストコストを増大させることなく、オープン不良を検出することができる。また、テストコストの大半を占めている、プローブカードのプローブ針の本数および半導体テスタ１のピン数を大幅に削減することができる。   Thus, the short wiring 15 on the scribe line connects the pad 3b and the pad 3c, the switch control unit 14a turns off the switch circuit 11 and turns on the switch circuit 12, and the semiconductor tester 1 checks for open defects. By performing the test, it is possible to perform the test without changing the connection between the tester pin 2b and the pad 3 as in the conventional two-pass test. Therefore, it is possible to detect an open defect without increasing the test cost. Further, the number of probe needles of the probe card and the number of pins of the semiconductor tester 1 that occupy most of the test cost can be greatly reduced.

また、試験終了後のＩＣ５３を切り出す工程でスクライブラインがカットされることにより、ＩＣ５３とショート配線１５は切り離される。さらに、図１６に示す従来例ではＩＣ５０にマルチプレクサ６を設けていたが、本実施例では、ＩＣ５３には回路構成が単純なスイッチ回路１１およびスイッチ回路１２を設け、パッド３ｂとパッド３ｃ間をショート配線１５で接続するようにしたので、ＩＣ５３の回路構成が非常に簡略化され、ＩＣ５３のチップ面積を縮小することができる。   Further, the IC 53 and the short wiring 15 are separated by cutting the scribe line in the process of cutting out the IC 53 after the test. Further, in the conventional example shown in FIG. 16, the multiplexer 6 is provided in the IC 50. However, in this embodiment, the switch circuit 11 and the switch circuit 12 having a simple circuit configuration are provided in the IC 53, and the pad 3b and the pad 3c are short-circuited. Since the wiring 15 is used for connection, the circuit configuration of the IC 53 is greatly simplified, and the chip area of the IC 53 can be reduced.

実際には、スイッチ回路１１およびスイッチ回路１２は、ＩＣ５３に備えられている場合が多い。しかし、この場合は、内部回路１４からの出力信号を全て（全ピン）オフまたはオンする制御となっていることが多い。すなわち、スイッチ回路１１およびスイッチ回路１２が１つのスイッチ回路であり、その制御も全ピンに対してオンまたはオフとなる。このようなスイッチ回路が、予めＩＣ５３に備えられている場合には、スイッチ回路の制御ロジックを変更する（全ピンに対してオンまたはオフするのではなく、予め決められた範囲のピンを個別に制御する）だけで、本実施例の動作をすることができるので、設計変更にかかるコストも大幅に削減することができる。   In practice, the switch circuit 11 and the switch circuit 12 are often provided in the IC 53. However, in this case, control is often performed to turn off or turn on all output signals from the internal circuit 14 (all pins). That is, the switch circuit 11 and the switch circuit 12 are one switch circuit, and the control thereof is also turned on or off for all pins. When such a switch circuit is provided in the IC 53 in advance, the control logic of the switch circuit is changed (instead of turning on or off all pins, pins in a predetermined range are individually set. Since the operation of the present embodiment can be performed only by controlling, the cost required for the design change can be greatly reduced.

さらに、オープン不良を検出する経路は、回路構成が単純なスイッチ回路１１、スイッチ回路１２およびショート配線１５のみで構成されるため、第１の実施例や第２の実施例と比較してマルチプレクサに起因する故障の可能性を低くすることができる。   Furthermore, since the path for detecting the open failure is composed of only the switch circuit 11, the switch circuit 12 and the short wiring 15 having a simple circuit configuration, the multiplexer is compared with the first embodiment and the second embodiment. The possibility of the failure resulting from it can be made low.

なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１〜３に示す実施例において、スイッチ制御部７ａが、半導体テスタ１の試験手段１ａからの制御信号に応じてスイッチ回路９のオンまたはオフを制御する構成を示したが、半導体テスタ１の試験手段１ａから直接スイッチ回路９のオンまたはオフを制御する構成としてもよい。この場合、スイッチ回路９の制御信号用にテスタピン２ａを新たに割り当て、このテスタピン２ａをプローブ針を介して直接スイッチ回路９の制御信号のパッド３に接続する。このような構成にすることで、スイッチ制御部７ａはＩＣ５１上のマルチプレクサ８のみを制御すればよい。 The present invention is not limited to this, and may be as shown below.
(1) In the embodiment shown in FIGS. 1 to 3, the switch control unit 7 a is configured to control the on / off of the switch circuit 9 according to the control signal from the test unit 1 a of the semiconductor tester 1. The switch circuit 9 may be turned on or off directly from the test means 1a of the tester 1. In this case, a tester pin 2a is newly assigned for the control signal of the switch circuit 9, and the tester pin 2a is directly connected to the control signal pad 3 of the switch circuit 9 through the probe needle. With such a configuration, the switch control unit 7a only needs to control the multiplexer 8 on the IC 51.

同様に、図４〜６に示す実施例において、スイッチ制御部１０ａが、半導体テスタ１の試験手段１ａからの制御信号に応じてマルチプレクサ１３の経路切り替えを制御する構成を示したが、半導体テスタ１の試験手段１ａから直接マルチプレクサ１３の経路切り替えを制御する構成としてもよい。この場合、スイッチ回路９の制御信号用にテスタピン２ａを新たに割り当てると共にマルチプレクサ１３の制御信号用に新たにパッド３を設け、割り当てられたテスタピン２ａをプローブ針を介して直接マルチプレクサ１３の制御信号用パッド３に接続する。このような構成とすることで、スイッチ制御部１０ａはＩＣ５２上のスイッチ回路１１およびスイッチ回路１２のみを制御すればよい。   Similarly, in the embodiment shown in FIGS. 4 to 6, the switch control unit 10 a is configured to control the path switching of the multiplexer 13 according to the control signal from the test unit 1 a of the semiconductor tester 1. The path switching of the multiplexer 13 may be controlled directly from the test means 1a. In this case, a tester pin 2a is newly assigned for the control signal of the switch circuit 9 and a pad 3 is newly provided for the control signal of the multiplexer 13, and the assigned tester pin 2a is directly used for the control signal of the multiplexer 13 via the probe needle. Connect to pad 3. With this configuration, the switch control unit 10a only needs to control the switch circuit 11 and the switch circuit 12 on the IC 52.

（２）図１〜９に示す実施例において、テスタピン２ｂが接続されるパッド３ｂに対してパッド３ｃが１対１に接続される構成を示したが、テスタピン２ｂが接続されるパッド３ｂに対してパッド３ｃが１対ｎ（ｎは１以上の整数）に接続される構成としてもよい。このような構成とすることで、プローブカードのプローブ針の本数および半導体テスタ１のピン数をさらに削減することができる。 (2) In the embodiment shown in FIGS. 1 to 9, the pad 3c is connected to the pad 3b to which the tester pin 2b is connected, but the pad 3c is connected to the pad 3b to which the tester pin 2b is connected. The pads 3c may be connected to 1 to n (n is an integer of 1 or more). With such a configuration, the number of probe needles of the probe card and the number of pins of the semiconductor tester 1 can be further reduced.

（３）図１〜９に示す実施例において、ショートするパッド３ｂとパッド３ｃは、隣り合うパッドではなく、比較的離れたピン同士をショートする構成を示したが、任意のパッドをショートする構成としてもよい。ただし、隣り合うパッドを同士をショートする場合、パッド間のショート不良を検出する検査ができない場合があるので、隣接パッド間ショートの検出が可能なショート方法を行う必要がある。 (3) In the embodiment shown in FIGS. 1 to 9, the pad 3b and the pad 3c to be short-circuited are not adjacent pads but short-circuited pins that are relatively apart from each other. It is good. However, when adjacent pads are short-circuited, it may not be possible to perform an inspection to detect a short-circuit failure between pads, so it is necessary to perform a shorting method that can detect a short-circuit between adjacent pads.

（４）図１〜９に示す実施例において、半導体装置１００、１０１、または、１０２がウェハ上に形成される構成を示したが、半導体装置１００、１０１、または、１０２がＣＯＦ（Chip On Film）上に形成される構成としてもよい。ここで、ＣＯＦとは、半導体装置がフィルム上の基板に実装されたものである。この場合、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５は、スクライブライン上ではなく、ＣＯＦのフィルム上に形成される。そして、図１〜３に示す実施例と同様に、フィルム上に形成されたスイッチ回路９、マルチプレクサ１３、または、ショート配線１５は、試験終了後に半導体装置１００、１０１、または、１０２から分離切断される。 (4) In the embodiment shown in FIGS. 1 to 9, the semiconductor device 100, 101, or 102 is formed on the wafer. However, the semiconductor device 100, 101, or 102 is a COF (Chip On Film). It is good also as a structure formed on top. Here, the COF is a semiconductor device mounted on a substrate on a film. In this case, the switch circuit 9, the multiplexer 13, or the short wiring 15 is formed not on the scribe line but on the COF film. 1 to 3, the switch circuit 9, the multiplexer 13, or the short wiring 15 formed on the film is separated from the semiconductor device 100, 101, or 102 after the test is completed. The

（５）図１〜９に示す実施例において、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５がウェハのスクライブライン上に設けられる構成を示したが、マルチプレクサ１３、または、ショート配線１５が半導体テスタ１のテスタピン２ｂとパッド３ｂ間に備えられるプローブカード上に設けられる構成としてもよい。 (5) In the embodiment shown in FIGS. 1 to 9, the switch circuit 9, the multiplexer 13, or the short wiring 15 is provided on the scribe line of the wafer. However, the multiplexer 13 or the short wiring 15 is a semiconductor. It is good also as a structure provided on the probe card provided between the tester pin 2b of the tester 1 and the pad 3b.

図１０〜１２を用いて具体的に説明する。図１０は、半導体テスタ１とＩＣ５１との接続の一例を示した構成図である。図１１は、半導体テスタ１とＩＣ５２との接続の一例を示した構成図である。図１２は、半導体テスタ１とＩＣ５３との接続の一例を示した構成図である。   This will be specifically described with reference to FIGS. FIG. 10 is a configuration diagram showing an example of the connection between the semiconductor tester 1 and the IC 51. FIG. 11 is a configuration diagram showing an example of the connection between the semiconductor tester 1 and the IC 52. FIG. 12 is a configuration diagram showing an example of the connection between the semiconductor tester 1 and the IC 53.

図１〜３に示す実施例において、実際には、図１０に示すように、テスタピン２とＩＣ５１のパッド３との間にはパフォーマンスボード２０およびプローブカード３０が備えられている。図１０に示す実施例において、図１〜３に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３０上にスイッチ回路９が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３０ａがプローブカード３０に設けられている点である。   In the embodiment shown in FIGS. 1 to 3, actually, as shown in FIG. 10, a performance board 20 and a probe card 30 are provided between the tester pin 2 and the pad 3 of the IC 51. The embodiment shown in FIG. 10 differs from the embodiment shown in FIGS. 1 to 3 in that a switch circuit 9 is provided on the probe card 30 instead of on the scribe line, in addition to the pads 3a and 3b. The probe needle 30a for 3c is provided on the probe card 30.

図１〜３に示す実施例では、プローブカードのプローブ針は、ＩＣ５１のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５１に接続されるテスタピンの数だけ備えれば良かった。しかし、図１０に示す実施例では、プローブカード３０のプローブ針３０ａは、ＩＣ５１のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１０に示す実施例の動作は、図１〜３に示す実施例と同様なため、説明を省略する。なお、スイッチ回路９は、半導体テスタ１の試験手段１ａからテスタピン２ａ、パフォーマンスボード２０およびプローブカード３０内を経由する制御信号により制御されるものとしてもよいし、図１〜３に示す実施例と同様に、スイッチ制御部７ａにより制御されるものとしてもよい。ただし、スイッチ制御部７ａにより制御される場合には、ＩＣ５１は、制御信号用に新たなパッド３が必要になり、プローブカード３０は、制御信号用に新たなプローブ針３０ａが必要になる。   In the embodiment shown in FIGS. 1 to 3, the probe needles of the probe card need only have the number of pads 3 a and 3 b of the IC 51, that is, the number of tester pins connected to the IC 51. However, in the embodiment shown in FIG. 10, the probe needles 30a of the probe card 30 are required by the number of pads 3a, pads 3b, and pads 3c of the IC 51. The operation of the embodiment shown in FIG. 10 is the same as that of the embodiment shown in FIGS. The switch circuit 9 may be controlled by a control signal passing from the test means 1a of the semiconductor tester 1 through the tester pins 2a, the performance board 20 and the probe card 30, or the embodiment shown in FIGS. Similarly, it may be controlled by the switch controller 7a. However, when controlled by the switch control unit 7a, the IC 51 requires a new pad 3 for the control signal, and the probe card 30 requires a new probe needle 30a for the control signal.

また、図４〜６に示す実施例において、実際には、図１１に示すように、テスタピン２とＩＣ５２のパッド３との間にはパフォーマンスボード２０およびプローブカード３１が備えられている。図１１に示す実施例において、図４〜６に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３１上にマルチプレクサ１３が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３１ａがプローブカード３１に設けられている点である。   4 to 6, in practice, a performance board 20 and a probe card 31 are provided between the tester pin 2 and the pad 3 of the IC 52, as shown in FIG. The embodiment shown in FIG. 11 differs from the embodiment shown in FIGS. 4 to 6 in that the multiplexer 13 is provided on the probe card 31 instead of on the scribe line, in addition to the pads 3a and 3b, the pads 3c. The probe needle 31 a for use is provided on the probe card 31.

図４〜６に示す実施例では、プローブカードのプローブ針は、ＩＣ５２のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５２に接続されるテスタピンの数だけ備えれば良かった。しかし、図１１に示す実施例では、プローブカード３１のプローブ針３１ａは、ＩＣ５２のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１１に示す実施例の動作は、図４〜６に示す実施例と同様なため、説明を省略する。なお、マルチプレクサ１３は、半導体テスタ１の試験手段１ａからテスタピン２ａ、パフォーマンスボード２０およびプローブカード３１内を経由する制御信号により制御されるものとしてもよいし、図４〜６に示す実施例と同様に、スイッチ制御部１０ａにより制御されるものとしてもよい。ただし、スイッチ制御部１０ａにより制御される場合には、ＩＣ５２は、制御信号用に新たなパッド３が必要になり、プローブカード３１は、制御信号用に新たなプローブ針３１ａが必要になる。   In the embodiments shown in FIGS. 4 to 6, the probe needles of the probe card need only have the number of pads 3 a and 3 b of the IC 52, that is, the number of tester pins connected to the IC 52. However, in the embodiment shown in FIG. 11, the probe needles 31a of the probe card 31 are required by the number of pads 3a, pads 3b, and pads 3c of the IC 52. The operation of the embodiment shown in FIG. 11 is the same as that of the embodiment shown in FIGS. The multiplexer 13 may be controlled by a control signal that passes from the test means 1a of the semiconductor tester 1 through the tester pins 2a, the performance board 20, and the probe card 31, and is similar to the embodiment shown in FIGS. Further, it may be controlled by the switch control unit 10a. However, when controlled by the switch control unit 10a, the IC 52 requires a new pad 3 for a control signal, and the probe card 31 requires a new probe needle 31a for a control signal.

同様に、図７〜９に示す実施例において、実際には、図１２に示すように、テスタピン２とＩＣ５３のパッド３との間にはパフォーマンスボード２０およびプローブカード３２が備えられている。図１２に示す実施例において、図７〜９に示す実施例と異なる点は、スクライブライン上ではなくプローブカード３２上にショート配線１５が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３２ａがプローブカード３２に設けられている点である。   Similarly, in the embodiment shown in FIGS. 7 to 9, the performance board 20 and the probe card 32 are actually provided between the tester pin 2 and the pad 3 of the IC 53 as shown in FIG. The embodiment shown in FIG. 12 differs from the embodiment shown in FIGS. 7 to 9 in that the short wiring 15 is provided on the probe card 32 instead of on the scribe line, in addition to the pads 3a and 3b. The probe needle 32a for 3c is provided on the probe card 32.

図７〜９に示す実施例では、プローブカードのプローブ針は、ＩＣ５３のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５３に接続されるテスタピンの数だけ備えれば良かった。しかし、図１２に示す実施例では、プローブカード３２のプローブ針３２ａは、ＩＣ５３のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１２に示す実施例の動作は、図７〜９に示す実施例と同様なため、説明を省略する。   In the embodiment shown in FIGS. 7 to 9, the probe needles of the probe card need only have the number of pads 3 a and pads 3 b of the IC 53, that is, the number of tester pins connected to the IC 53. However, in the embodiment shown in FIG. 12, the probe needles 32a of the probe card 32 are required by the number of pads 3a, pads 3b, and pads 3c of the IC 53. The operation of the embodiment shown in FIG. 12 is the same as that of the embodiment shown in FIGS.

（６）図１〜９に示す実施例において、スイッチ回路９、マルチプレクサ１３、または、ショート配線１５がウェハのスクライブライン上に設けられる構成を示したが、マルチプレクサ１３、または、ショート配線１５が半導体テスタ１のテスタピン２ｂとパッド３ｂ間に備えられるパフォーマンスボード上に設けられる構成としてもよい。 (6) In the embodiment shown in FIGS. 1 to 9, the switch circuit 9, the multiplexer 13, or the short wiring 15 is provided on the scribe line of the wafer. However, the multiplexer 13 or the short wiring 15 is a semiconductor. It is good also as a structure provided on the performance board provided between the tester pin 2b of the tester 1, and the pad 3b.

図１３〜１５を用いて具体的に説明する。図１３は、半導体テスタ１とＩＣ５１との接続の一例を示した構成図である。図１４は、半導体テスタ１とＩＣ５２との接続の一例を示した構成図である。図１５は、半導体テスタ１とＩＣ５３との接続の一例を示した構成図である。   This will be specifically described with reference to FIGS. FIG. 13 is a configuration diagram showing an example of the connection between the semiconductor tester 1 and the IC 51. FIG. 14 is a configuration diagram showing an example of the connection between the semiconductor tester 1 and the IC 52. FIG. 15 is a configuration diagram showing an example of the connection between the semiconductor tester 1 and the IC 53.

図１〜３に示す実施例において、実際には、図１３に示すように、テスタピン２とＩＣ５１のパッド３との間にはパフォーマンスボード２１およびプローブカード３３が備えられている。図１３に示す実施例において、図１〜３に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２１上にスイッチ回路９が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。   In the embodiment shown in FIGS. 1 to 3, in practice, a performance board 21 and a probe card 33 are provided between the tester pin 2 and the pad 3 of the IC 51 as shown in FIG. The embodiment shown in FIG. 13 differs from the embodiment shown in FIGS. 1 to 3 in that a switch circuit 9 is provided on the performance board 21 instead of on the scribe line, in addition to the pads 3a and 3b. The probe needle 33a for 3c is provided on the probe card 33.

図１〜３に示す実施例では、プローブカードのプローブ針は、ＩＣ５１のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５１に接続されるテスタピンの数だけ備えれば良かった。しかし、図１３に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５１のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１３に示す実施例の動作は、図１〜３に示す実施例と同様なため、説明を省略する。なお、スイッチ回路９は、半導体テスタ１の試験手段１ａからテスタピン２ａおよびパフォーマンスボード２０内を経由する制御信号により制御されるものとしてもよいし、図１〜３に示す実施例と同様に、スイッチ制御部７ａにより制御されるものとしてもよい。ただし、スイッチ制御部７ａにより制御される場合には、ＩＣ５１は、制御信号用に新たなパッド３が必要になり、プローブカード３３は、制御信号用に新たなプローブ針３３ａが必要になる。   In the embodiment shown in FIGS. 1 to 3, the probe needles of the probe card need only have the number of pads 3 a and 3 b of the IC 51, that is, the number of tester pins connected to the IC 51. However, in the embodiment shown in FIG. 13, the probe needles 33a of the probe card 33 are required as many as the pads 3a, 3b and 3c of the IC 51. The operation of the embodiment shown in FIG. 13 is the same as that of the embodiment shown in FIGS. Note that the switch circuit 9 may be controlled by a control signal passing from the test means 1a of the semiconductor tester 1 through the tester pin 2a and the performance board 20, and as in the embodiment shown in FIGS. It is good also as what is controlled by the control part 7a. However, when controlled by the switch control unit 7a, the IC 51 requires a new pad 3 for a control signal, and the probe card 33 requires a new probe needle 33a for a control signal.

また、図４〜６に示す実施例において、実際には、図１４に示すように、テスタピン２とＩＣ５２のパッド３との間にはパフォーマンスボード２２およびプローブカード３３が備えられている。図１４に示す実施例において、図４〜６に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２２上にマルチプレクサ１３が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。   4 to 6, in practice, a performance board 22 and a probe card 33 are provided between the tester pin 2 and the pad 3 of the IC 52, as shown in FIG. The embodiment shown in FIG. 14 differs from the embodiment shown in FIGS. 4 to 6 in that the multiplexer 13 is provided on the performance board 22 instead of on the scribe line, in addition to the pads 3a and 3b. The probe needle 33 a is provided on the probe card 33.

図４〜６に示す実施例では、プローブカードのプローブ針は、ＩＣ５２のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５２に接続されるテスタピンの数だけ備えれば良かった。しかし、図１４に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５２のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１４に示す実施例の動作は、図４〜６に示す実施例と同様なため、説明を省略する。なお、マルチプレクサ１３は、半導体テスタ１の試験手段１ａからテスタピン２ａおよびパフォーマンスボード２０内を経由する制御信号により制御されるものとしてもよいし、図４〜６に示す実施例と同様に、スイッチ制御部１０ａにより制御されるものとしてもよい。ただし、スイッチ制御部１０ａにより制御される場合には、ＩＣ５２は、制御信号用に新たなパッド３が必要になり、プローブカード３３は、制御信号用に新たなプローブ針３３ａが必要になる。   In the embodiments shown in FIGS. 4 to 6, the probe needles of the probe card need only have the number of pads 3 a and 3 b of the IC 52, that is, the number of tester pins connected to the IC 52. However, in the embodiment shown in FIG. 14, the probe needles 33a of the probe card 33 are required by the number of pads 3a, pads 3b, and pads 3c of the IC 52. The operation of the embodiment shown in FIG. 14 is the same as that of the embodiment shown in FIGS. The multiplexer 13 may be controlled by a control signal that passes from the test means 1a of the semiconductor tester 1 through the tester pin 2a and the performance board 20, and, as in the embodiments shown in FIGS. It may be controlled by the unit 10a. However, when controlled by the switch control unit 10a, the IC 52 requires a new pad 3 for a control signal, and the probe card 33 requires a new probe needle 33a for a control signal.

同様に、図７〜９に示す実施例において、実際には、図１５に示すように、テスタピン２とＩＣ５３のパッド３との間にはパフォーマンスボード２３およびプローブカード３３が備えられている。図１５に示す実施例において、図７〜９に示す実施例と異なる点は、スクライブライン上ではなくパフォーマンスボード２３上にショート配線１５が設けられている点、パッド３ａ、パッド３ｂに加えてパッド３ｃ用のプローブ針３３ａがプローブカード３３に設けられている点である。   Similarly, in the embodiment shown in FIGS. 7 to 9, the performance board 23 and the probe card 33 are actually provided between the tester pin 2 and the pad 3 of the IC 53 as shown in FIG. The embodiment shown in FIG. 15 differs from the embodiment shown in FIGS. 7 to 9 in that a short wiring 15 is provided on the performance board 23 instead of on the scribe line, in addition to the pads 3a and 3b. The probe needle 33a for 3c is provided on the probe card 33.

図７〜９に示す実施例では、プローブカードのプローブ針は、ＩＣ５３のパッド３ａとパッド３ｂの数、すなわち、ＩＣ５３に接続されるテスタピンの数だけ備えれば良かった。しかし、図１５に示す実施例では、プローブカード３３のプローブ針３３ａは、ＩＣ５３のパッド３ａ、パッド３ｂおよびパッド３ｃの数だけ必要になる。図１５に示す実施例の動作は、図７〜９に示す実施例と同様なため、説明を省略する。   In the embodiment shown in FIGS. 7 to 9, the probe needles of the probe card need only have the number of pads 3 a and pads 3 b of the IC 53, that is, the number of tester pins connected to the IC 53. However, in the embodiment shown in FIG. 15, the probe needles 33a of the probe card 33 are required as many as the number of pads 3a, 3b and 3c of the IC 53. The operation of the embodiment shown in FIG. 15 is the same as that of the embodiment shown in FIGS.

１ 半導体テスタ
１ａ 試験手段
２，２ａ，２ｂ テスタピン
３，３ａ，３ｂ，３ｃ パッド
４，４ａ，４ｂ，４ｃ 配線パターン
７，１０，１４ 内部回路
７ａ，１０ａ，１４ａ スイッチ制御部
８，１３ マルチプレクサ
９，１１，１２ スイッチ回路
１５ ショート配線
２０，２１，２２，２３ パフォーマンスボード
３０，３１，３２，３３ プローブカード
３０ａ，３１ａ，３２，３３ａ プローブ針
１００，１０１，１０２ 半導体装置 DESCRIPTION OF SYMBOLS 1 Semiconductor tester 1a Test means 2, 2a, 2b Tester pin 3, 3a, 3b, 3c Pad 4, 4a, 4b, 4c Wiring pattern 7, 10, 14 Internal circuit 7a, 10a, 14a Switch control part 8, 13 Multiplexer 9, DESCRIPTION OF SYMBOLS 11, 12 Switch circuit 15 Short wiring 20, 21, 22, 23 Performance board 30, 31, 32, 33 Probe card 30a, 31a, 32, 33a Probe needle 100, 101, 102 Semiconductor device

Claims (16)

内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
一端が共通電位に接続され、他端が前記パッドに接続された第１のスイッチ回路と、
前記内部回路の出力ピンと前記パッドの間に設けられ、前記第１のスイッチ回路が接続されたパッドと試験時に半導体テスタのテスタピンが接続されるパッドとを電気的に接続するマルチプレクサと
を備えたことを特徴とする半導体装置。 In a semiconductor device having a plurality of pads electrically connected to output pins of an internal circuit,
A first switch circuit having one end connected to a common potential and the other end connected to the pad;
A multiplexer provided between the output pin of the internal circuit and the pad and electrically connecting the pad to which the first switch circuit is connected and the pad to which the tester pin of the semiconductor tester is connected during testing; A semiconductor device characterized by the above. 前記半導体テスタからの制御信号に応じて前記第１のスイッチ回路をオンまたはオフさせるスイッチ制御部を有することを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, further comprising a switch control unit that turns on or off the first switch circuit in accordance with a control signal from the semiconductor tester. 前記第１のスイッチ回路は、
前記半導体テスタからの制御信号に応じてオンまたはオフすることを特徴とする請求項１記載の半導体装置。 The first switch circuit includes:
2. The semiconductor device according to claim 1, wherein the semiconductor device is turned on or off in accordance with a control signal from the semiconductor tester. 前記第１のスイッチ回路は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。 The first switch circuit includes:
The semiconductor device according to claim 1, wherein the semiconductor device is provided on a scribe line on a wafer on which the semiconductor device is formed. 前記第１のスイッチ回路は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。 The first switch circuit includes:
The semiconductor device according to claim 1, wherein the semiconductor device is provided on a film on which the semiconductor device is formed. 前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。 The first switch circuit includes:
The semiconductor device according to claim 1, wherein the semiconductor device is provided on a probe card provided between a tester pin of the semiconductor tester and the pad. 前記第１のスイッチ回路は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とする請求項１〜３のいずれかに記載の半導体装置。 The first switch circuit includes:
The semiconductor device according to claim 1, wherein the semiconductor device is provided on a performance board provided between a tester pin and the pad of the semiconductor tester. 内部回路の出力ピンと電気的に接続された複数のパッドを有する半導体装置において、
試験時に半導体テスタのテスタピンが接続されるパッドと前記テスタピンが接続されないパッドとを電気的に１対１で接続する経路接続手段と、
一端が前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続される前記パッドに接続される第２のスイッチ回路と、
一端が前記第２のスイッチ回路が接続される以外の前記内部回路の出力ピンに接続され、他端が前記テスタピンが接続されない前記パッドに接続される第３のスイッチ回路とを備え、
試験時に、前記第２のスイッチ回路がオンしている時には前記第３のスイッチ回路をオフさせ、前記第２のスイッチ回路がオフしている時には前記第３のスイッチ回路をオンさせることを特徴とする半導体装置。 In a semiconductor device having a plurality of pads electrically connected to output pins of an internal circuit,
Path connection means for electrically connecting, in a one-to-one relationship, a pad to which a tester pin of a semiconductor tester is connected during testing and a pad to which the tester pin is not connected;
A second switch circuit having one end connected to the output pin of the internal circuit and the other end connected to the pad to which the tester pin is connected;
A third switch circuit having one end connected to an output pin of the internal circuit other than the second switch circuit connected and the other end connected to the pad to which the tester pin is not connected;
During the test, the third switch circuit is turned off when the second switch circuit is turned on, and the third switch circuit is turned on when the second switch circuit is turned off. Semiconductor device. 前記経路接続手段は、
マルチプレクサであることを特徴とする請求項８記載の半導体装置。 The route connecting means includes
9. The semiconductor device according to claim 8, wherein the semiconductor device is a multiplexer. 前記経路接続手段は、
ショート配線であることを特徴とする請求項８記載の半導体装置。 The route connecting means includes
9. The semiconductor device according to claim 8, wherein the semiconductor device is a short wiring. 前記経路接続手段は、
前記半導体装置が形成されるウェハ上のスクライブライン上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。 The route connecting means includes
The semiconductor device according to claim 8, wherein the semiconductor device is provided on a scribe line on a wafer on which the semiconductor device is formed. 前記経路接続手段は、
前記半導体装置が形成されるフィルム上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。 The route connecting means includes
The semiconductor device according to claim 8, wherein the semiconductor device is provided on a film on which the semiconductor device is formed. 前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるプローブカード上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。 The route connecting means includes
The semiconductor device according to claim 8, wherein the semiconductor device is provided on a probe card provided between a tester pin and the pad of the semiconductor tester. 前記経路接続手段は、
前記半導体テスタのテスタピンと前記パッド間に備えられるパフォーマンスボード上に設けられることを特徴とする請求項８〜１０のいずれかに記載の半導体装置。 The route connecting means includes
The semiconductor device according to claim 8, wherein the semiconductor device is provided on a performance board provided between a tester pin and the pad of the semiconductor tester. 複数のピンを有する半導体装置を試験する半導体テスタにおいて、
請求項１〜１４のいずれかに記載の半導体装置に制御信号を出力する試験手段を設けたことを特徴とする半導体テスタ。 In a semiconductor tester for testing a semiconductor device having a plurality of pins,
15. A semiconductor tester comprising test means for outputting a control signal to the semiconductor device according to claim 1. 請求項１〜１４のいずれかに記載の半導体装置と、
請求項１５記載の半導体テスタと
を備えたことを特徴とする半導体テストシステム。 A semiconductor device according to any one of claims 1 to 14,
A semiconductor test system comprising the semiconductor tester according to claim 15.
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