JP2012053173A - 液晶表示装置 - Google Patents

Abstract

【課題】 表示品位の良好な液晶表示装置を提供する。
【解決手段】 アクティブエリアの第１行乃至第ａ行に配置されたａ本のゲート線からなる第１ゲート線群と、前記アクティブエリアの外側に配置されたｂ本のダミーゲート線からなる第１ダミーゲート線群と、を含む第１エリアと、前記アクティブエリアの第（ａ＋１）行乃至第（ａ＋ｃ）行に配置されたｃ本のゲート線からなる第２ゲート線群と、前記アクティブエリアの外側に配置されたｄ本のダミーゲート線からなる第２ダミーゲート線群と、を含む第２エリアと、前記第１エリアにおいて前記第１ゲート線群のうちの第ａ行目の前記ゲート線から前記第１ダミーゲート線群の前記ダミーゲート線まで順次選択するとともに、前記第２エリアにおいて前記第２ゲート線群のうちの第（ａ＋１）行目の前記ゲート線から前記第２ダミーゲート線群の前記ダミーゲート線まで順次選択する駆動回路と、を備える。
【選択図】 図１

Description

本発明の実施形態は、液晶表示装置に関する。

近年の液晶テレビにおいては大型化及び高解像度化の趨勢がめざましく、画面サイズにして２０インチ〜５０インチ超、解像度にしてフルＨＤ（１９２０×１０８０）が標準になりつつある。また、パーソナルコンピュータ用のディスプレイに関しても、同様に大型化及び高解像度化の要求が高まりつつある。

さらに、近年になって、３Ｄ表示（立体表示）対応の液晶テレビが商品化されようとしている。これは、通常の２Ｄ表示（平面表示）の映像のフレーム周波数（一般に６０Ｈｚ）を倍速化して１２０Ｈｚとし、交互に左右の目に対応した映像を表示して立体視させるものである。

以上の背景のもとで、より大型で高解像度の液晶パネルをより高速に駆動することが要求される。しかしながら、一般に、大画面化、高解像度化になるほど、液晶パネル内のアレイ配線の抵抗や容量が大きくなり、その積である時定数も大きくなるため、高速駆動することが困難になる。アレイ配線に銅（Ｃｕ）などの低抵抗配線材料を使うなどして時定数を低減させる試みも行われているが、材料開発のみでの対策には限界がある。

特開平１１−１０９９２１号公報

本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。

本実施形態によれば、
１フレーム期間内に非映像信号の書込と映像信号の書込とを行う液晶表示装置であって、アクティブエリアの第１行乃至第ａ行に配置されたａ本のゲート線からなる第１ゲート線群と、前記アクティブエリアの外側に配置されたｂ本のダミーゲート線からなる第１ダミーゲート線群と、を含む第１エリアと、前記アクティブエリアの第（ａ＋１）行乃至第（ａ＋ｃ）行に配置されたｃ本のゲート線からなる第２ゲート線群と、前記アクティブエリアを挟んで前記第１ダミーゲート線群とは反対側の前記アクティブエリアの外側に配置されたｄ本のダミーゲート線からなる第２ダミーゲート線群と、を含む第２エリアと、前記第１エリアにおいて前記第１ゲート線群のうちの第ａ行目の前記ゲート線から前記第１ダミーゲート線群の前記ダミーゲート線まで順次選択するとともに、前記第２エリアにおいて前記第２ゲート線群のうちの第（ａ＋１）行目の前記ゲート線から前記第２ダミーゲート線群の前記ダミーゲート線まで順次選択する駆動回路と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。 図２は、走査タイミングの一例を説明するための図である。 図３は、本実施形態の液晶表示パネルを構成するアレイ基板の画素配列を説明するための図である。 図４は、図３に示した本実施形態の液晶表示パネルに適用可能な走査タイミングの一例を説明するための図である。 図５は、図４の走査タイミング図において、映像信号走査の開始部近傍に対応する部分のゲート走査波形を示す図である。 図６は、本実施形態の液晶表示パネルに適用可能な映像信号走査の一例を説明するための図である。 図７は、図３に示した本実施形態の液晶表示パネルに適用可能な走査タイミングの他の例を説明するための図である。 図８は、図７の走査タイミング図において、映像信号走査の開始部近傍に対応する部分のゲート走査波形を示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。

すなわち、液晶表示装置１は、液晶表示パネルＬＰＮを具備している。この液晶表示パネルＬＰＮは、略矩形状のアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された略矩形状の対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱとによって構成されている。アレイ基板ＡＲと対向基板ＣＴとは、図示しないシール材によって貼り合わせられている。アレイ基板ＡＲは、四方に亘って対向基板ＣＴよりも外方に向かって延在している。

アレイ基板ＡＲの背面には、液晶表示パネルＬＰＮを照明するバックライトＢＬが配置されている。このようなバックライトＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオードを利用したものや冷陰極管を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

上述した液晶表示パネルＬＰＮは、第１エリアＡ１と、第２エリアＡ２と、を備えている。図示した例では、第１方向Ｘを水平方向としたとき、第１エリアＡ１は液晶表示パネルＬＰＮの上側に形成され、第２エリアＡ２は液晶表示パネルＬＰＮの下側に形成され、これらの第１エリアＡ１の面積と第２エリアＡ２の面積とは略同一である。

これらの第１エリアＡ１及び第２エリアＡ２には、総計ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸが形成されている（但し、ｍ及びｎは正の整数である）。これらの第１エリアＡ１及び第２エリアＡ２に形成される画素ＰＸの個数は略同一であり、例えば、第１エリアＡ１及び第２エリアＡ２のそれぞれには、（ｍ×ｎ／２）個の画素ＰＸが形成されている。液晶表示パネルＬＰＮに形成されたｍ×ｎ個の画素ＰＸの中には、表示に寄与する表示画素に加えて、後述する表示に寄与しないダミー画素も含まれている。なお、表示画素及びダミー画素の構成は実質的に同一である。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、対向電極ＣＥなどを備えている。

アレイ基板ＡＲには、第１方向Ｘに沿ってそれぞれ延出した複数本のゲート線Ｇが形成されている。第１エリアＡ１及び第２エリアＡ２に形成されたゲート線Ｇの総本数はｎ本であり、例えば、第１エリアＡ１及び第２エリアＡ２のそれぞれにはｎ／２本のゲート線Ｇが形成されている。

また、アレイ基板ＡＲには、第２方向Ｙに沿ってそれぞれ延出した複数本のソース線Ｓが形成されている。第１エリアＡ１に形成されたソース線Ｓの総本数はｍ本であり、これらのソース線Ｓは、例えば、ｎ／２本のゲート線Ｇと交差している。第２エリアＡ２に形成されたソース線Ｓの総本数もｍ本であり、これらのソース線Ｓは、例えば、ｎ／２本のゲート線Ｇと交差している。なお、第１エリアＡ１に形成されたソース線Ｓと、第２エリアＡ２に形成されたソース線Ｓとは、図示したように略同一直線上に位置しているが、第１エリアＡ１と第２エリアＡ２との境界付近で分断されている。

また、アレイ基板ＡＲには、ｍ×ｎ個のスイッチング素子ＳＷ、ｍ×ｎ個の画素電極ＰＥが形成されている。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート線Ｇ及びソース線Ｓと電気的に接続されている。すなわち、スイッチング素子ＳＷのゲート電極ＷＧは、ゲート線Ｇと電気的に接続されている。スイッチング素子ＳＷのソース電極ＷＳは、ソース線Ｓと伝記的に接続されている。スイッチング素子ＳＷのドレイン電極ＷＤは、画素電極ＰＥと電気的に接続されている。

画素電極ＰＥ及び対向電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な酸化物導電材料によって形成されている。これらの画素電極ＰＥ及び対向電極ＣＥは、図示しない配向膜によって覆われている。

本実施形態においては、液晶表示パネルＬＰＮは、液晶モードとしてＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モードを適用した構成である。すなわち、アレイ基板ＡＲに形成された画素電極ＰＥと、対向基板ＣＴに形成された対向電極ＣＥとの間に形成される縦電界（すなわち基板の主面に略垂直な電界）を主に利用して液晶層ＬＱを構成する液晶分子を駆動するものである。

また、液晶表示装置１は、駆動回路ＤＲを具備している。この駆動回路ＤＲは、制御回路ＤＲＣと、ゲートドライバＤＲＧと、ソースドライバＤＲＳとによって構成されている。

ゲートドライバＤＲＧは、液晶表示パネルＬＰＮの第２方向Ｙに沿った左右の２辺にそれぞれ配置されている。このゲートドライバＤＲＧには、ｎ本のゲート線Ｇが接続されている。ゲートドライバＤＲＧは、制御回路ＤＲＣによって駆動タイミングが制御され、適当なタイミングでゲート線Ｇに対してゲート線Ｇを選択する（つまり、ゲート線Ｇに接続されているスイッチング素子ＳＷをオン状態とする）選択信号を出力する。なお、図示した例では、ゲートドライバＤＲＧは、左右にそれぞれ配置されたが、片側のみに配置しても良い。

ソースドライバＤＲＳは、液晶表示パネルＬＰＮの第１方向Ｘに沿った上下の２辺にそれぞれ配置されている。液晶表示パネルＬＰＮの上側に配置されたソースドライバＤＲＳには、第１エリアＡ１に形成されたｍ本のソース線Ｓが接続されている。また、液晶表示パネルＬＰＮの下側に配置されたソースドライバＤＲＳには、第２エリアＡ２に形成されたｍ本のソース線Ｓが接続されている。

これにより、第１エリアＡ１及び第２エリアＡ２のそれぞれのソース線Ｓに対してそれぞれ独立に信号の書込を行うことが可能である。このようなソースドライバＤＲＳは、制御回路ＤＲＣによって駆動タイミングが制御され、適当なタイミング（つまり、対応するゲート線Ｇが選択されたタイミング）でソース線Ｓに対して対応する映像信号または非映像信号を出力する。

このように、第１エリアＡ１と第２エリアＡ２とに２分割する構成は、ソースドライバＤＲＳが駆動すべきソース線Ｓの配線抵抗及び容量が共に半分になり、かつ、上下のソースドライバＤＲＳを並列処理させることで駆動時間も１／２にできるため、大画面化・高解像度化・高速化という時代の流れに適した構成である。

本実施形態の構成では、ソースドライバＤＲＳの個数は、液晶表示パネルＬＰＮの片側一辺のみに配置する構成と比較して、２倍必要にはなるが、大画面の液晶表示パネルＬＰＮでは液晶表示装置１のトータルのコストに占めるソースドライバコストの割合は比較的小さく、コストアップはそれほど問題にはならない。

ところで、液晶表示パネルＬＰＮの駆動方法の一つとして、黒挿入駆動がある。これは、時間的に連続するフレームの間に一旦黒表示を行うことで、ＣＲＴに近いインパルス型の輝度応答を擬似的に作り出し、観察者の視覚に生じる網膜残像をクリアして物体の動きを滑らかに見せる手法であり、動画視認性を飛躍的に向上させる技術として注目されている。

また、黒挿入期間を挟むことによって、あるフレームと時間的に次のフレームの映像が完全に分離されるため、フレーム交互に左右映像を表示する３Ｄ表示においてクロストーク（例えば左目に対する映像が右目側の映像に混入して二重像に見える現象）の無い良好な映像が得られるという特徴があり、３Ｄ表示にも適した駆動方法である。

なお、黒挿入駆動において、さらなる動画視認性向上あるいは３Ｄクロストーク低減を行うためには、液晶モード自体が高速応答特性を有していることが望ましい。本実施形態で適用したＯＣＢモードは、このような要求に最も適した液晶モードである。ＯＣＢモードの場合、逆転移防止のために一定の時間比率で高電圧を印加する必要があるが、黒挿入駆動においては、その黒挿入期間そのものを高電圧印加期間とすることができ、都合が良い。

次に、黒挿入駆動における黒挿入つまり非映像信号の書込と、映像信号の書込との走査タイミングについて、具体例を参照しながら説明する。本実施形態の液晶表示装置は、１フレーム期間内に非映像信号の書込と映像信号の書込とを行うものである。

図２は、走査タイミングの一例を説明するための図である。なお、図２においては、画像を表示するアクティブエリアＡＣＴが１０８０本の行で構成されているものとする。このとき、アクティブエリアＡＣＴの上半分（第１行目〜第５４０行目）は上述した第１エリアＡ１に含まれ、アクティブエリアＡＣＴの下半分（第５４１行目〜第１０８０行目）は上述した第２エリアＡ２に含まれる。

液晶表示パネルＬＰＮの上側に配置されたソースドライバＤＲＳは、上半分（第１行目〜第５４０行目）の各ゲート線Ｇに交差するソース線Ｓに対して映像信号及び非映像信号を出力する。液晶表示パネルＬＰＮの下側に配置されたソースドライバＤＲＳは、下半分（第５４１行目〜第１０８０行目）の各ゲート線Ｇに交差するソース線Ｓに対して映像信号及び非映像信号を出力する。

上半分と下半分の走査は、時間的に並列に行われ、いずれも端部から中央に向かう方向に走査される。すなわち、上半分は、アクティブエリアＡＣＴの上端部である第１行目から第５４０行目に向かって走査され、下半分は、アクティブエリアＡＣＴの下端部である第１０８０行目から第５４１行目に向かって走査される。

上半分のみに注目すると、まず第１行目から第５４０行目まで非映像信号である黒映像信号を書き込む黒挿入走査を行い、その後に同じく第１行目から第５４０行目まで映像信号を書き込む映像信号走査を行い、１フレーム中の残った時間（ホールド期間）でバックライトＢＬを発光させている。下半分についても全く同様であり、上半分の動作を上下反転したものになっている。

ここで、黒挿入走査は４行を一括で選択して（つまり、上下をあわせると８行一括で）走査を行っている。このような一括選択が可能なのは、黒挿入は全行で同じ黒映像信号つまり黒電圧を書き込むからである。こうすることで走査速度を４倍にすることができ、バックライト点灯に対応するホールド時間を稼ぐことができる。一方の映像信号走査では、各行に対応した映像信号を順次書き込んでいくため、１行ずつ順次選択していくことが必須となる。

なお、黒挿入走査は必ずしも４行一括選択である必要は無く、例えば６行一括、８行一括等にすることも原理的には可能であり、こうすることでさらに高速走査が可能となる。しかし、あまり多数の行を選択しすぎると、信号書込みの負荷が大きくなり、ソースドライバＤＲＳに瞬時的に大電流が流れて負担がかかるため好ましくない。実施に当たっては、高速走査のメリットとソースドライバ負荷のバランスを考えて、適当な行数を選択すればよい。以下では、４行一括の場合を例にとって説明する。

ところで、黒挿入走査における１水平期間（１Ｈ）は、上下２分割駆動する場合であっても、非常に短い。例えば、３Ｄ対応の１２０Ｈｚ駆動で、４行一括選択とし、黒挿入走査を１フレームの１０％の時間で完了させる場合には、１水平期間は（１／１２０）ｓｅｃ×０．１／（５４０／４）≒６μｓｅｃとなる。この時間内で、ゲートの立ち上げ（つまりゲート線Ｇに接続されたスイッチング素子ＳＷをオン状態とする）、ソース線Ｓを介した画素ＰＸへの黒映像信号の書込、及び、ゲートの立ち下げ（つまりゲート線Ｇに接続されたスイッチング素子ＳＷをオフ状態とする）の一連の動作を行うと、画素ＰＸへの書込み時間が不足する事態が生じる。

そこで、このような事態を回避するため、ゲートの立ち上げを予め直前の水平期間から開始する手法（ゲート前伸ばし駆動）を用いる。こうすることで、画素ＰＸへの書込み時間を確保することができ、黒挿入するのに必要な黒電圧を画素ＰＸに確実に書き込むことができる。

しかしながら、上記の駆動方法においては、全面黒表示、あるいはグレイ表示を行ったときに、アクティブエリアＡＣＴの中央に横帯が発生する不具合が確認された。この横帯は、アクティブエリアＡＣＴの上半分と下半分との境界線付近に発生し、８行分の幅であることが確認された。

我々はこの横帯現象を解析し、その発生原因を突き止めた。これを以下に説明する。

図２の右側に横帯部近傍での黒挿入走査時のゲート走査波形を示す。上半分は第５２９行目〜第５３２行目、第５３３行目〜第５３６行目、第５３７行目〜第５４０行目の順に走査され、下半分は第５４９行目〜第５５２行目、第５４５行目〜第５４８行目、第５４１行目〜第５４４行目の順に走査される。

まず、上半分に注目した場合、ゲート前伸ばし駆動のため、第５２９行目〜第５３２行目のゲート線Ｇ５２９〜Ｇ５３２が選択されＯＮになっている選択期間中に、次の第５３３行目〜第５３６行目のゲート線Ｇ５３３〜Ｇ５３６の電位が立ち上がり、選択が開始される。つまり、ゲート線Ｇ５２９〜Ｇ５３２の選択期間と、ゲート線Ｇ５３３〜Ｇ５３６の選択期間の一部とが重複している。換言すると、ゲート線Ｇ５３３〜Ｇ５３６が選択される選択期間は、１水平期間（１Ｈ）と、この１水平期間よりも前の予備書込時間（１Ｈ’）とを有することになる。

同様に、第５３３行目〜第５３６行目のゲート線Ｇ５３３〜Ｇ５３６が選択されＯＮになっている選択期間中に、次の第５３７行目〜第５４０行目のゲート線Ｇ５３７〜Ｇ５４０の電位が立ち上がり、選択が開始される。

このように、ある４行のゲート線がＯＮになっている選択期間中に他の行への書込が開始されるため、ソース線電位が瞬間的に乱れて、ＯＮ期間中の４行の画素ＰＸへの書込電位に誤差が発生する。但し、このときの誤差量は、どの４行でも同じ値である。これに対して、第５３７行目〜第５４０行目は、走査の最後であるため、ゲート線がＯＮになっている選択期間中に他の行への書込が開始されることは無い。従って、第５３７行目〜第５４０行目の画素ＰＸへの書込電位については誤差が発生しない。

下半分についても同様であり、第５４９行目〜第５５２行目の画素ＰＸ、及び、第５４５行目〜第５４８行目の画素ＰＸへの書込電位には一定量の誤差が発生するが、第５４１行目〜第５４４行目の画素ＰＸへの書込電位については誤差が発生しない。

すなわち、全画面において第５３７行目〜第５４４行目の８行のみが特異的に書込誤差が発生せず、画素ＰＸに保持される電位が他の行と異なっている。従って、アクティブエリアＡＣＴの中央に横帯が視認されるものと考えられる。

次に、本実施形態における画素配列について説明する。

図３は、本実施形態の液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの画素配列を説明するための図である。

アクティブエリアＡＣＴは、（１９２０×３）×１０８０個のマトリクス状に配置された画素ＰＸを備えている。また、アクティブエリアＡＣＴの上方のダミー領域ＤＭＴは、（１９２０×３）×４個のマトリクス状に配置されたダミー画素ＤＰを備えている。アクティブエリアＡＣＴの下方のダミー領域ＤＭＢは、（１９２０×３）×４個のマトリクス状に配置されたダミー画素ＤＰを備えている。

これらの画素ＰＸ及びダミー画素ＤＰは、同一構成であり、それぞれスイッチング素子ＳＷ及び画素電極ＰＥを含んでいる。ダミー画素ＤＰは、電気的には画素ＰＸと同様に書込が行われるが、光学的には表示に寄与しない構造（例えば、図示しない対向基板に形成された遮光膜によってダミー領域ＤＭＴ及びＤＭＢを遮光するなどの構造）になっている。

第１エリアＡ１は、アクティブエリアＡＣＴの上半分と、ダミー領域ＤＭＴと、を含む。つまり、第１エリアＡ１は、アクティブエリアＡＣＴの第１行目乃至第５４０行目にそれぞれ配置された５４０本のゲート線Ｇ１乃至Ｇ５４０からなる第１ゲート線群と、ダミー領域ＤＭＴの第１行目乃至第４行目にそれぞれ配置された４本のダミーゲート線ＤＴ１乃至ＤＴ４からなる第１ダミーゲート線群と、これらの第１ゲート線群及び第１ダミーゲート線群に交差する５７６０本のソース線ＳＴ１乃至ＳＴ５７６０からなる第１ソース線群と、を有している。

第２エリアＡ２は、アクティブエリアＡＣＴの下半分と、ダミー領域ＤＭＢと、を含む。つまり、第２エリアＡ２は、アクティブエリアＡＣＴの第５４０行目乃至第１０８０行目にそれぞれ配置された５４０本のゲート線Ｇ５４１乃至Ｇ１０８０からなる第２ゲート線群と、ダミー領域ＤＭＢの第１行目乃至第４行目にそれぞれ配置された４本のダミーゲート線ＤＢ１乃至ＤＢ４からなる第２ダミーゲート線群と、これらの第２ゲート線群及び第２ダミーゲート線群に交差する５７６０本のソース線ＳＢ１乃至ＳＢ５７６０からなる第２ソース線群と、を有している。

図４は、図３に示した本実施形態の液晶表示パネルＬＰＮに適用可能な走査タイミングの一例を説明するための図である。

図４に示した例は、図２に示した例と比較して、アクティブエリアＡＣＴの上半分及び下半分の走査が時間的に並列に行われる点では同一であるが、アクティブエリアＡＣＴの上半分及び下半分のそれぞれの走査方向がいずれも中央から端部に向かう方向である点で相違している。すなわち、上半分は、アクティブエリアＡＣＴの中央である第５４０行目から上端部である第１行目に向かって走査され、下半分は、アクティブエリアＡＣＴの中央である第５４１行目から下端部である第１０８０行目に向かって走査される。

より具体的には、第１エリアＡ１では、アクティブエリアＡＣＴの第５４０行目のゲート線Ｇ５４０からアクティブエリアＡＣＴの上端部である第１行目のゲート線Ｇ１が順次選択された後に、さらに、ダミー領域ＤＭＴのダミーゲート線ＤＴ４まで順次選択される。第２エリアＡ２では、アクティブエリアＡＣＴの第５４１行目のゲート線Ｇ５４１からアクティブエリアＡＣＴの下端部である第１０８０行目のゲート線Ｇ１０８０が順次選択された後に、さらに、ダミー領域ＤＭＢのダミーゲート線ＤＢ４まで順次選択される。

本実施形態の構成におけるゲート走査波形を図４の右側に示す。本実施形態においても、黒挿入走査は４行を一括で選択して（つまり、上下をあわせると８行一括で）走査を行っている。ここでは、黒挿入走査の最後の部分に注目して描いてあり、アクティブエリアＡＣＴの第１行目〜第８行目の各ゲート線Ｇ１〜Ｇ８、第１０７３行目〜第１０８０行目の各ゲート線Ｇ１０７３〜Ｇ１０８０、上側のダミー領域ＤＭＴの第１行目〜第４行目の各ダミーゲート線ＤＴ１〜ＤＴ４、及び、下側のダミー領域ＤＭＢの第１行目〜第４行目の各ダミーゲート線ＤＢ１〜ＤＢ４について示してある。

この図において、第１エリアＡ１では、第５行目〜第８行目の各ゲート線Ｇ５〜Ｇ８、第１行目〜第４行目の各ゲート線Ｇ１〜Ｇ４、ダミー領域ＤＭＴの第１行目〜第４行目の各ダミーゲート線ＤＴ１〜ＤＴ４の順に選択される。第２エリアＡ２では、第１０７３行目〜第１０７６行目の各ゲート線Ｇ１０７３〜Ｇ１０７６、第１０７７行目〜第１０８０行目の各ゲート線Ｇ１０７７〜Ｇ１０８０、ダミー領域ＤＭＢの第１行目〜第４行目の各ダミーゲート線ＤＢ１〜ＤＢ４の順に選択される。

まず、第１エリアＡ１に注目した場合、ゲート前伸ばし駆動のため、第５行目〜第８行目のゲート線Ｇ５〜Ｇ８が選択されＯＮになっている選択期間中に、次の第１行目〜第４行目のゲート線Ｇ１〜Ｇ４の電位が立ち上がり、選択が開始される。同様に、第１行目〜第４行目のゲート線Ｇ１〜Ｇ４が選択されＯＮになっている選択期間中に、次のダミーゲート線ＤＢ１〜ＤＢ４の電位が立ち上がり、選択が開始される。

このように、ある４行のゲート線がＯＮになっている選択期間中に他の行への書込が開始されるため、ソース線電位が瞬間的に乱れて、ＯＮ期間中の４行の画素ＰＸへの書込電位に誤差が発生する。つまり、第１行目〜第４行目の画素ＰＸ、及び、第５行目〜第８行目の画素ＰＸへの書込電位には一定量の誤差が発生する。但し、このときの誤差量は、どの４行でも同じ値である。

これに対して、ダミー領域ＤＭＴの４行分については、走査の最後であるため、これらの４行分に対応するダミーゲート線ＤＴ１〜ＤＴ４がＯＮになっている選択期間中に他の行への書込が開始されることは無い。従って、ダミー画素ＤＰへの書込電位に誤差は発生しない。

第２エリアＡ２についても同様であり、第１０７３行目〜第１０７６行目の画素ＰＸ、及び、第１０７７行目〜第１０８０行目の画素ＰＸへの書込電位には一定量の誤差が発生するが、ダミー領域ＤＭＢの４行分のダミー画素ＤＰへの書込電位については、誤差が発生しない。

すなわち、第１エリアＡ１及び第２エリアＡ２の全域において、特異的に書込誤差が発生しないのは、上側のダミー領域ＤＭＴの４行分のダミー画素ＤＰ、及び、下側のダミー領域ＤＭＢの４行分のダミー画素ＤＰの合計８行分のみであり、他の行、すなわちアクティブエリアＡＣＴを構成する第１行目〜第１０８０行目の画素ＰＸにはすべて同等の一定量の誤差が発生する。

このように、アクティブエリアＡＣＴの全体で書込誤差が発生するものの、その誤差量は均一であるため、横帯の発生を抑制することが可能となる。図２に示した例で横帯に対応する表示ムラは、図４に示した例ではダミー領域ＤＭＴの４行分と、ダミー領域ＤＭＢの４行分にそれぞれ発生することになるが、これらはダミー画素ＤＰであり、表示には寄与しないため、横帯が視認されることはない。したがって、表示品位の良好な液晶表示装置を提供することが可能となる。

上記の本実施形態によれば、黒挿入走査に際してアクティブエリアＡＣＴの中央での横帯発生は回避されるが、これとは別に、映像信号走査に際してアクティブエリアＡＣＴの中央においてより細い２行分の幅の横帯が発生する可能性がある。この現象について、以下に説明する。

なお、本実施形態は、第１エリアＡ１においてはアクティブエリアＡＣＴの第５４０行目から走査が開始され、第２エリアＡ２においてはアクティブエリアＡＣＴの第５４１行目から走査が開始されたが、この例に限らない。

すなわち、第１エリアＡ１が、アクティブエリアＡＣＴの第１行乃至第ａ行に配置されたａ本のゲート線Ｇからなる第１ゲート線群と、アクティブエリアＡＣＴの外側に配置されたｂ本のダミーゲート線ＤＴからなる第１ダミーゲート線群と、を含み、第２エリアＡ２が、アクティブエリアＡＣＴの第（ａ＋１）行乃至第（ａ＋ｃ）行に配置されたｃ本のゲート線Ｇからなる第２ゲート線群と、アクティブエリアＡＣＴを挟んで第１ダミーゲート線群とは反対側のアクティブエリアＡＣＴの外側に配置されたｄ本のダミーゲート線ＤＢからなる第２ダミーゲート線群と、を含む構成においては、第１エリアＡ１において第１ゲート線群のうちの第ａ行目のゲート線Ｇａから第１ダミーゲート線群のダミーゲート線ＤＴまで順次選択するとともに、第２エリアＡ２において第２ゲート線群のうちの第（ａ＋１）行目のゲート線Ｇ（ａ＋１）から第２ダミーゲート線群のダミーゲート線ＤＢまで順次選択するように走査される。このような構成によれば、上述したのと同様の効果が得られる。

図５は、図４の走査タイミング図において、映像信号走査の開始部近傍に対応する部分のゲート走査波形を示す図である。

映像信号走査は、上記の通り、各行に対応した映像信号を順次書き込んでいくため、１行ずつ順次選択していくことになる。つまり、第１エリアＡ１においては、第５４０行目、第５３９行目、第５３８行目、・・・、の順に走査される、第２エリアＡ２においては、第５４１行目、第５４２行目、第５４３行目、・・・、の順に走査される。

このような映像信号走査においても、画素ＰＸへの映像信号の書込時間を確保するためにゲート前伸ばし駆動を採用している。また、このようなゲート前伸ばし駆動にあわせて、第１エリアＡ１及び第２エリアＡ２をそれぞれ駆動するソースドライバＤＲＳは、各１水平期間（１Ｈ）に対応した映像信号を出力するようになっている。

例えば、第５３９行目のゲート線Ｇ５３９に接続されたスイッチング素子ＳＷと、第５４２行目のゲート線Ｇ５４２に接続されたスイッチング素子ＳＷとがオン状態となっている１水平期間（１Ｈ）には、それぞれの行に対応した映像信号Ｓ５３９と映像信号Ｓ５４２とが略同時に出力される。

最初の映像信号であるＳ５４０とＳ５４１が出力される直前は黒映像信号Ｋとなっている。

いま、第１エリアＡ１及び第２エリアＡ２の全域にベタ表示を行う場合、すなわち全行に対応する映像信号電圧が一定である場合を考える。このとき、第１エリアＡ１の第５３９行目より上の各行、および、第２エリアＡ２の第５４２行目より下の各行においては、各ゲート線が選択されてＯＮになっている間にソースドライバは一定の映像信号電圧を出力しているため、この映像信号が各画素ＰＸに書き込まれる。

これに対して、第１エリアＡ１の第５４０行目、及び、第２エリアＡ２の第５４１行目に関しては、各ゲート線が選択されてＯＮしてからしばらくの間は画素ＰＸに黒映像信号Ｋに対応した黒電圧が書き込まれ、その後に本来書き込むべき映像信号（Ｓ５４０およびＳ５４１）がそれぞれ書き込まれる。このため、実質の映像信号書込時間が他の行に比べて短くなる。つまり、第５４０行目及び第５４１行目のみ映像信号の書込不足となり、画素ＰＸに保持される電位が他の行と異なり、２行幅の横帯が発生する。

図６は、本実施形態の液晶表示パネルＬＰＮに適用可能な映像信号走査の一例を説明するための図である。

ここでは、上側のソースドライバＤＲＳにおいて映像信号Ｓ５４０を出力する直前に映像信号Ｓ５４１を出力する一方で、下側のソースドライバＤＲＳにおいて映像信号Ｓ５４１を出力する直前に映像信号Ｓ５４０を出力しているのが特徴である。この構成でゲート前伸ばし駆動を適用した場合には、第５４０行目のゲート線Ｇ５４０が選択された選択期間において、本来の１水平期間１Ｈには映像信号Ｓ５４０が書き込まれ、さらに、その直前の予備書込期間１Ｈ’には映像信号Ｓ５４１がダミー信号として書き込まれる。同様に、第５４１行目のゲート線Ｇ５４１が選択された選択期間において、本来の１水平期間１Ｈには映像信号Ｓ５４１が書き込まれ、さらに、その直前の予備書込期間１Ｈ’には映像信号Ｓ５４０がダミー信号として書き込まれる。

第１エリアＡ１及び第２エリアＡ２の全域にベタ表示を行う場合、第５４０行目のゲート線Ｇ５４０及び第５４１行目のゲート線Ｇ５４１の選択期間においても常に一定の映像信号が画素ＰＸに書き込まれることになり、映像信号の書込条件が他の行の画素ＰＸと同一になる。このため、各画素ＰＸに保持される電位も他の行の画素ＰＸと同じとなり、映像信号走査に際してアクティブエリアＡＣＴの中央での横帯発生を抑制することが可能となる。したがって、より表示品位の良好な液晶表示装置を提供することが可能となる。

なお、上記構成の変形例として、例えば上側のソースドライバＤＲＳにおいて映像信号Ｓ５４０を出力する直前に映像信号Ｓ５４０を出力し、下側のソースドライバＤＲＳにおいて映像信号Ｓ５４１を出力する直前に映像信号Ｓ５４１を出力するような方式、すなわち２Ｈ連続で同じ映像信号を出力する方式でも同様の効果が得られる。いずれにしても、第５４０行目のゲート線Ｇ５４０及び第５４１行目のゲート線Ｇ５４１の選択期間における予備書込期間には、いずれかの行の映像信号が書き込まれることによって、同様の効果が得られる。

次に、本実施形態の他の構成例について説明する。

図７は、図３に示した本実施形態の液晶表示パネルＬＰＮに適用可能な走査タイミングの他の例を説明するための図である。

図４に示した例では各行の映像信号極性が同じケース、すなわちカラム反転（あるいはフレーム反転）の場合を想定していたが、図７に示した例は、これをドット反転（あるいはライン反転）の場合に適用したものである。なお、アクティブエリアＡＣＴの上半分を含む第１エリアＡ１及びアクティブエリアＡＣＴの下半分を含む第２エリアＡ２のそれぞれの走査方向がいずれも中央から端部に向かう方向である点、上側のダミー領域ＤＭＴ及び下側のダミー領域ＤＭＢのそれぞれに４行分のダミー画素ＤＰを設けている点については、図４に示した例と同様である。

この構成例におけるゲート走査波形を図７の右側に示す。ここでは、黒挿入走査の最後の部分に注目して描いてあり、アクティブエリアＡＣＴの第１行目〜第８行目の各ゲート線Ｇ１〜Ｇ８、第１０７３行目〜第１０８０行目の各ゲート線Ｇ１０７３〜Ｇ１０８０、上側のダミー領域ＤＭＴの第１行目〜第４行目の各ダミーゲート線ＤＴ１〜ＤＴ４、及び、下側のダミー領域ＤＭＢの第１行目〜第４行目の各ダミーゲート線ＤＢ１〜ＤＢ４について示してある。

この構成例においては、図４に示した例と異なり、黒挿入走査は２行を一括で選択する（つまり上下あわせると４行一括で選択する）方式を採用している。

この図において、第１エリアＡ１では、アクティブエリアＡＣＴの第６行目及び第８行目の各ゲート線Ｇ６及びＧ８、第５行目及び第７行目の各ゲート線Ｇ５及びＧ７、第２行目及び第４行目の各ゲート線Ｇ２及びＧ４、第１行目及び第３行目の各ゲート線Ｇ１及びＧ３、上側のダミー領域ＤＭＴの第１行目及び第３行目の各ダミーゲート線ＤＴ１及びＤＴ３、及び、ダミー領域ＤＭＴの第２行目及び第４行目の各ダミーゲート線ＤＴ２及びＤＴ４の順に選択される。

また、第２エリアＡ２では、アクティブエリアＡＣＴの第１０７３行目及び第１０７５行目の各ゲート線Ｇ１０７３及びＧ１０７５、第１０７４行目及び第１０７６行目の各ゲート線Ｇ１０７４及びＧ１０７６、第１０７７行目及び第１０７９行目の各ゲート線Ｇ１０７７及びＧ１０７９、第１０７８行目及び第１０８０行目の各ゲート線Ｇ１０７８及びＧ１０８０、下側のダミー領域ＤＭＢの第１行目及び第３行目の各ダミーゲート線ＤＢ１及びＤＢ３、及び、ダミー領域ＤＭＢの第２行目及び第４行目の各ダミーゲート線ＤＢ２及びＤＢ４の順に選択される。

奇数行及び偶数行で極性の異なる黒電圧を書き込むために、ソースドライバ出力はそれに合わせて１水平期間（１Ｈ）毎に極性反転させている。また、本書込みを行う１水平期間の直前の１水平期間では、ソースドライバ出力の極性が異なるため、図４を参照して説明したようなゲート前伸ばし駆動は採用できない。

その代わりに、本構成例においては、ソースドライバ出力が同一極性の２水平期間（２Ｈ）を選択期間としている。つまり、本構成例において、選択期間は、本書込を行う１水平期間（１Ｈ）に加えて、その２Ｈ前の１水平期間を予備書込期間（１Ｈ’）として有している。このような予備書込期間においてプリチャージを行うことで、画素ＰＸへの書込み時間を確保している。

まず、第１エリアＡ１に注目した場合、第６行目及び第８行目で本書込みを行っているときに、第２行目及び第４行目のプリチャージを行っている。同様に、第５行目及び第７行目で本書込みを行っているときに、第１行目及び第３行目のプリチャージを行っている。同様に、第２行目及び第４行目で本書込みを行っているときに、ダミー領域ＤＭＴの第１行目及び第３行目のプリチャージを行っている。同様に、第１行目及び第３行目で本書込みを行っているときに、ダミー領域ＤＭＴの第２行目及び第４行目のプリチャージを行っている。

このように、ある２行で本書込みするのと同時に他の行でプリジャージを行うため、ソース線電位が瞬間的に乱れて、本書き込み中の２行の画素ＰＸへの書込電位に誤差が発生する。但し、このときの誤差量は、どの行でも同じ値である。これに対して、ダミー領域ＤＭＴの第１行目及び第３行目及び第２行目及び第４行目については、走査の最後であるため、本書込み期間中に他の行のプリチャージは行われない。従って、これらの４行分のダミー画素ＤＰへの書込電位に誤差は発生しない。

第２エリアＡ２についても同様であり、アクティブエリアＡＣＴの第１０７３行目乃至第１０８０行目の画素ＰＸへの書込電位には一定量の誤差が発生するが、下側のダミー領域ＤＭＢの４行分のダミー画素ＤＰについては、誤差が発生しない。

すなわち、第１エリアＡ１及び第２エリアＡ２の全域において、特異的に書込誤差が発生しないのは、上側のダミー領域ＤＭＴの４行分のダミー画素ＤＰ、及び、下側のダミー領域ＤＭＢの４行分のダミー画素ＤＰの合計８行分のみであり、他の行、すなわちアクティブエリアＡＣＴを構成する第１行目〜第１０８０行目の画素ＰＸにはすべて同等の一定量の誤差が発生する。

このように、アクティブエリアＡＣＴの全体で書込誤差が発生するものの、その誤差量は均一であるため、ドット反転（あるいはライン反転）を行う場合であっても、横帯の発生を抑制することが可能となる。図２に示した例で横帯に対応する表示ムラは、図７に示した例ではダミー領域ＤＭＴの４行分と、ダミー領域ＤＭＢの４行分にそれぞれ発生することになるが、これらはダミー画素ＤＰであり、表示には寄与しないため、横帯が視認されることはない。したがって、表示品位の良好な液晶表示装置を提供することが可能となる。

なお、上記の説明では、黒挿入走査に際して２行を一括選択する例について説明したが、１行のみ選択、３行一括選択、４行一括選択などについても同様の駆動方法が適用可能である。その場合、アクティブエリアＡＣＴの上下に位置するダミー領域ＤＭＴ及びＤＭＢのそれぞれは、黒挿入に際して一括選択する行数の２倍以上確保すればよい。例えば、４行一括選択の場合であれば、アクティブエリアＡＣＴの上下にそれぞれ８行分のダミー領域ＤＭＴ及びＤＭＢを確保すればよい。

図８は、図７の走査タイミング図において、映像信号走査の開始部近傍に対応する部分のゲート走査波形を示す図である。

図６に示した例では各行の映像信号極性が同じケース、すなわちカラム反転（あるいはフレーム反転）の場合を想定していたが、図８に示した例は、これをドット反転（あるいはライン反転）の場合に適用したものである。

映像信号走査は、上記の通り、各行に対応した映像信号を順次書き込んでいくため、第１エリアＡ１においては、第５４０行目、第５３９行目、第５３８行目、・・・、の順に走査される、第２エリアＡ２においては、第５４１行目、第５４２行目、第５４３行目、・・・、の順に走査される。ソースドライバＤＲＳが出力する映像信号極性は、１Ｈ毎に反転する。

このような映像信号走査においても、画素ＰＸへの映像信号の書込時間を確保するために、本書込みと極性の同じ２Ｈ前にてプリチャージを行い、画素ＰＸへの書込時間を確保している。

ソースドライバＤＲＳは、各１Ｈ期間において、その１Ｈに本書込みを行う行に対応する映像信号を出力している（例えば、第５３９行目と第５４２行目の本書込みを行う１Ｈ期間には、それぞれの行に対応した映像信号Ｓ５３９と映像信号Ｓ５４２とが略同時に出力される）。さらに、本書込みを行わずプリチャージのみを行う１Ｈにおいても、ダミー信号として所定の映像信号を出力していることが本実施形態の特徴となっている。

すなわち、走査の最初の本書込みを行う１Ｈ期間（つまり、上側のソースドライバＤＲＳが映像信号Ｓ５４０を出力し、下側のソースドライバＤＲＳが映像信号Ｓ５４１を出力する期間）の一つ前の１Ｈでは、上側のソースドライバＤＲＳが映像信号Ｓ５４１を出力し、下側のソースドライバＤＲＳが映像信号Ｓ５４０を出力し、さらにその前の１Ｈでは、上側のソースドライバＤＲＳが映像信号Ｓ５４２を出力し、下側のソースドライバＤＲＳが映像信号Ｓ５３９を出力している。

この構成においては、第１エリアＡ１の各行はすべて、本書込みの前に２行下に対応する映像信号でプリチャージを行うことになる。これは、走査の最初の第５３９行目及び第５４０行目に関しても例外ではない。一方、第２エリアＡ２の各行はすべて、本書込みの前に２行上に対応する映像信号でプリチャージを行うことになる。これは、走査の最初の第５４１行目及び第５４２行目に関しても例外ではない。

この構成でプリチャージ駆動を適用した場合において、第１エリアＡ１及び第２エリアＡ２の全域にベタ表示を行う場合、第５４０行目と第５４１行目においてもプリチャージと本書込みを通して常に一定の映像信号が画素ＰＸに書き込まれることになり、映像信号の書込条件が他の行の画素ＰＸと同一になる。このため、各画素ＰＸに保持される電位も他の行の画素ＰＸと同じとなり、映像信号走査に際してアクティブエリアＡＣＴの中央での横帯発生を抑制することが可能となる。

なお、上記構成の変形例として、例えば上側のソースドライバＤＲＳにおいて映像信号Ｓ５４０を出力する直前に映像信号Ｓ５４０を２Ｈ期間出力し、下側のソースドライバＤＲＳにおいて映像信号Ｓ５４１を出力する直前に映像信号Ｓ５４１を２Ｈ期間出力するような方式、すなわち３Ｈ連続で同じ映像信号を出力する方式でも同様の効果が得られる。いずれにしても、第５４０行目のゲート線Ｇ５４０及び第５４１行目のゲート線Ｇ５４１の選択期間における予備書込期間には、いずれかの行の映像信号が書き込まれることによって、同様の効果が得られる。

以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することができる。

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

１…液晶表示装置
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＢＬ…バックライト
Ａ１…エリア Ａ２…エリア
ＰＸ…画素 ＤＰ…ダミー画素
ＤＲ…駆動回路
ＤＲＣ…制御回路 ＤＲＧ…ゲートドライバ ＤＲＳ…ソースドライバ
ＡＣＴ…アクティブエリア
Ｇ（Ｇ１〜Ｇ１０８０）…ゲート線
ＤＭＴ…ダミー領域（上側） ＤＭＢ…ダミー領域（下側）
ＤＴ１〜ＤＴ４、ＤＢ１〜ＤＢ４…ダミーゲート線

Claims (5)

1. １フレーム期間内に非映像信号の書込と映像信号の書込とを行う液晶表示装置であって、
   アクティブエリアの第１行乃至第ａ行に配置されたａ本のゲート線からなる第１ゲート線群と、前記アクティブエリアの外側に配置されたｂ本のダミーゲート線からなる第１ダミーゲート線群と、を含む第１エリアと、
   前記アクティブエリアの第（ａ＋１）行乃至第（ａ＋ｃ）行に配置されたｃ本のゲート線からなる第２ゲート線群と、前記アクティブエリアを挟んで前記第１ダミーゲート線群とは反対側の前記アクティブエリアの外側に配置されたｄ本のダミーゲート線からなる第２ダミーゲート線群と、を含む第２エリアと、
   前記第１エリアにおいて前記第１ゲート線群のうちの第ａ行目の前記ゲート線から前記第１ダミーゲート線群の前記ダミーゲート線まで順次選択するとともに、前記第２エリアにおいて前記第２ゲート線群のうちの第（ａ＋１）行目の前記ゲート線から前記第２ダミーゲート線群の前記ダミーゲート線まで順次選択する駆動回路と、
   を備えたことを特徴とする液晶表示装置。
2. 非映像信号及び非映像信号の書込に際して、前記ゲート線が選択される選択期間は、１水平期間と、この１水平期間よりも前の予備書込期間とを有することを特徴とする請求項１に記載の液晶表示装置。
3. 映像信号の書込に際して、前記第ａ行目の前記ゲート線及び前記第（ａ＋１）行目の前記ゲート線が選択される選択期間の予備書込期間には、いずれかの行の映像信号が書き込まれることを特徴とする請求項２に記載の液晶表示装置。
4. 非映像信号の書込に際して、複数本のゲート線が一括して選択されることを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
5. 液晶モードは、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モードであることを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。

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