JP2012038921A - 半導体装置 - Google Patents

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Abstract

【課題】フレキシブルプリント配線板の屈曲性を十分に発揮しつつ、かつ、実装部品の硬性による接続端子の破断や、実装部品の剥離および割れを回避する。
【解決手段】半導体装置においては、ICチップ2が、接着層3によりフレキシブルプリント配線板1に実装されており、フレキシブルプリント配線板1とICチップ2とは、接続パッド5を介して接続配線4を通じて相互に電気的に接続されている。接着層3は、ICチップ2の中央領域にのみ設けられている。言い換えれば、ICチップ2は、その中央領域のみで接着層3を介してフレキシブルプリント配線板1に固定されている。
【選択図】図1

Description

本発明は、半導体装置に関し、特に、携帯電話等のモバイル機器やいわゆるウェアラブル機器に採用される半導体装置に関する。
携帯電話等のいわゆるモバイル機器については、急速に軽薄短小化が進んでおり、その内部に搭載されている素子についても、より一層の高機能化が求められている。一方、これまでオフィスや自宅などで固定的に使用されてきた情報機器についても、小型化が可能になるに伴って、身に着けて持ち運び、場所を問わずに利用できる、いわゆるウェアラブル機器としての使われ方が求められてきており、事実、徐々に実現化している。
このような状況下において、これらの機器については、携帯し、持ち歩くという機器の性質上、内部に搭載されるプリント配線板や実装部品に対して、機器のある程度の変形に際しても物理的に破壊されず、特性も変化しないという耐屈曲性が要求されている。
この耐屈曲性を実現するには、2つのアプローチがある。
一つは、プリント配線板および実装部品自体を、変形に対して耐性を有するように保護強化する方法である。
QFP(Quad Flat Package)やSOP(Small Outline Package)と呼ばれる、いわゆるフェースアップ型の実装構造においては、集積回路(以下、ICと称す)チップの直下に接着剤を塗布して固定する構造が提案されている(例えば、特許文献1参照)。また、いわゆるフェースダウン型の実装構造においては、ICチップとプリント配線板の間にばねを設ける構造や、樹脂層を配した構造が提案されている(例えば、特許文献2参照)。
他のアプローチは、プリント配線板自体を折り曲げ可能にしてしまう配線板のフレキシブル化であり、徐々に更なる高屈曲化に対する技術開発も進んでいる。
しかしながら、ICチップ等の実装部品については、主にシリコンや化合物半導体などの硬い材料が使用されているため、フレキシブルプリント配線板のように高屈曲性を有することは困難である。
従って、これまで普及している、ワイヤーボンディング工法によるフェースアップ型の実装構造においては、プリント配線板が屈曲すると、実装部品がプリント配線板から剥離して接続配線や接続端子が破断してしまったり、実装部品が剥離せずにプリント配線板に追従した場合には、実装部品に割れが生じてしまうという課題があった。これはワイヤーボンディングのみならず、TAB(Tape Automated Bonding)を採用した場合でも同様である。
つまり、特許文献1に開示されているようにICチップ2の下に厚手の接着剤3を設けた場合でも(図6(a))、図6(b)に示すように、接着層3の接着力がICチップ(実装部品)2の剛性よりも弱ければ、ICチップ2のプリント配線板1からの剥離7が生じてしまうし、接着力が剛性よりも強ければ、ICチップ2が剥離せずにプリント配線板1に追従して割れ8が生じてしまう。
また、フェースダウン型の実装構造においては、ばねや樹脂層(特許文献2)を設けた場合も(図7(a))、図7(b)に示すように、バンプや導電性接着剤等の接続端子9の接続強度がICチップ(実装部品)2の剛性よりも弱ければ、ICチップ2がプリント配線板1から剥離して接続端子9に破断10が生じてしまうし、接続強度が剛性よりも強ければ、ICチップ2が剥離せずにプリント配線板1に追従して割れ8が生じてしまう。
ところで、特許文献1に示されているように、ICチップの直下に接着剤を塗布して固定する構造の場合、実装時に接着剤の厚さにむらが生じてICチップが傾いて実装されるおそれがあり、それにより端子の接続高さにばらつきが生じ、接続信頼性が低下するおそれがあるという課題がある。
特開平9−116300号公報 特開平10−199936号公報
本発明は上述のような事情から為されたものであり、本発明の目的は、フレキシブルプリント配線板の屈曲性を十分に発揮しつつ、かつ、実装部品の硬性による接続端子の破断や、実装部品の剥離および割れを回避できる半導体装置を提供することにある。
上記目的を達成するため、請求項1に記載の半導体装置は、プリント配線板と、前記プリント配線板の一方の面に実装される半導体チップと、前記プリント配線板の一方の面に配された第一接続パッドと、前記半導体チップの一方の面に配された第二接続パッドと、前記第一接続パッドと前記第二接続パッドとを電気的に接続する配線と、前記プリント配線板の一方の面と前記半導体チップの他方の面との間で、かつ、該半導体チップの中央領域に配され、前記プリント配線板の屈曲した面において、その接線方向と垂直をなす方向に延設される、前記半導体チップを前記プリント配線板に実装するための1以上の接着層と、を備えたことを要旨とする。
請求項2に記載の半導体装置は、請求項1において、前記接着層は、樹脂からなることを要旨とする。
請求項3に記載の半導体装置は、請求項1において、前記プリント配線板と前記接着層の間、及び、前記半導体チップと前記接着層の間、の少なくとも一方にポスト層を更に備えたことを要旨とする。
請求項4に記載の半導体装置は、請求項3において、前記ポスト層は、銅、銀、金、タングステン、クロム、ニッケル、アルミニウム、又はそれらの合金から形成されると共に、前記半導体チップと前記接着層の間に配されていることを要旨とする。
請求項5に記載の半導体装置は、請求項1において、前記接着層は、前記プリント基板の屈曲面において、その接線方向と垂直な方向について連続的に延設される複数本の接着層であることを要旨とする。
請求項1に記載の半導体装置によれば、プリント配線板が屈曲しても半導体チップはそれに追従することがないので、十分な屈曲性を有しつつ、実装部品の剥離や割れを防止することができ、特に、半導体チップとプリント配線板の間の接続強度を最大にしつつ、かかる効果を発揮できる。
請求項2に記載の半導体装置によれば、請求項1に記載の半導体装置の効果に加えて、プリント配線板の屈曲による応力を有効に緩和できる。
請求項3に記載の半導体装置によれば、請求項1に記載の半導体装置の効果に加えて、プリント配線板と半導体チップの距離が長くなるので、プリント配線板が半導体チップ側に屈曲しても半導体チップに衝突することがない。つまり、プリント配線板の上側・下側双方への十分な屈曲が可能となる。
請求項4に記載の半導体装置によれば、請求項3に記載の半導体装置の効果に加えて、半導体チップで発生した熱をプリント配線板側に効率よく逃がすという良好な放熱性の効果が得られる。
請求項5に記載の半導体装置によれば、請求項1に記載の半導体装置の効果に加えて、プリント配線板の屈曲による応力を調整できると共に、半導体チップの傾き防止の効果を更に向上させることができる。
本発明に係る半導体装置の第一実施形態の構成を示す図。 第一実施形態において、フレキシブルプリント配線板が上方(ICチップ側)に屈曲した場合を示す図。 本発明に係る半導体装置の第二実施形態の構成を示す図。 第二実施形態の他の変形例を示す図。 本発明に係る半導体装置の第三実施形態の各種構成を示す図。 従来技術の一例を説明するための図。 従来技術の他の一例を説明するための図。
以下、図面を参照して、本発明に係る半導体装置の実施形態について詳細に説明する。
図1は、本発明の半導体装置の一実施形態の構成を示す図であり、同図(a)は、側面図であり、同図(b)は、平面図であり、同図(c)は、フレキシブルプリント配線板が屈曲した場合を示す図である。なお、本明細書では、「フレキシブルプリント配線板」を略して「プリント配線板」と呼ぶ場合もある。
図1に示す半導体装置においては、ICチップ2が、接着層3によりフレキシブルプリント配線板1に実装されており、フレキシブルプリント配線板1とICチップ2とは、接続パッド5を介して接続配線4を通じて相互に電気的に接続されている。
ここで、この実施形態においては、図1(b)で明確に分かるように、接着層3は、ICチップ2の中央領域にのみ設けられている。言い換えれば、ICチップ2は、その中央領域のみで接着層3を介してフレキシブルプリント配線板1に固定されている。なお、中央領域とは、ICチップ2が矩形の場合、その幅が、ICチップ2の縦横方向の双方の各幅の、例えば2分の1以下である中央の領域である。
かかる構成により、図1(c)に示すように、フレキシブルプリント配線板1が屈曲してもICチップ2はそれに追従することがないので、十分な屈曲性を有しつつ、実装部品の剥離や割れを防止することができる。
つまり、上記の効果を達成するため、本発明の半導体装置を構成する接着層3は、プリント配線板1の一方の面[図1(c)において上面]と半導体チップ(ICチップ)2の他方の面[図1(c)において下面]との間で、かつ、半導体チップ2の中央領域に配されている。また、接着層3は、プリント配線板1の屈曲した面[図1(c)において上面]において、その接線方向と垂直をなす方向[図1(c)において紙面に垂直な方向]に延設される。図1(c)では、球状をなす一個の接着層3が設けられた場合を表しているが、接線方向と垂直をなす方向に、複数個の接着層3を設ける構成としても、上述した本発明の効果は得られる。
なお、接着層3としては、通常のICチップの実装工程で用いられる樹脂、例えば、ポリイミド、フェノール、シリコン、エポキシ、およびそれらの混合樹脂を用いることができる。接着層3の形成には、液状、フィルム状、ペースト状のいずれの性状のものでも用いることができる。
また、接着層3の厚さとしては、5μm〜100μmの範囲にあることが望ましい。接着層3のポストの形成方法としては、スピンコート法、露光現像法、スクリーン印刷法、ディスペンス法、プラズマエッチング法、ウェットエッチング法、紫外レーザーによる加工法、ラミネート法のうちのいずれの方法でも採用できる。
また、ICチップ2とフレキシブルプリント配線板1とを接続する接続配線4としては、金(Au)ワイヤー、銅(Cu)ワイヤー、リードフレームを用いることができる。
図2は、第一実施形態で、フレキシブルプリント配線板1が上方(ICチップ2側)に屈曲した場合を示しているが、この場合には、同図に示す通り、フレキシブルプリント配線板1がICチップ2と衝突する場合がある。かかる場合を考慮したのが次の第二実施形態である。
図3は、本発明の半導体装置の第二実施形態の構成を示す図である。
第一実施形態の半導体装置と異なる点は、フレキシブルプリント配線板1と接着層3との間にポスト層6が設けられている点である。これ以外は第一実施形態と同様である。
ポスト層6を設けることにより、フレキシブルプリント配線板1とICチップ2の距離が長くなるので、図3(a)に示すように、フレキシブルプリント配線板1がICチップ2側に屈曲してもICチップ2に衝突することがない。すなわち、フレキシブルプリント配線板1の上側・下側双方への屈曲を可能としている。
なお、ポスト層6としては、通常のICチップの実装工程で用いられる樹脂、例えば、ポリイミド、フェノール、シリコン、エポキシ、およびそれらの混合樹脂を用いることができる。ポスト層6の形成には、液状、フィルム状、ペースト状のいずれの性状のものでも用いることができる。
また、ポスト層6の厚さとしては、50μm〜200μmの範囲にあることが望ましい。その樹脂ポストの形成方法としては、スピンコート法、露光現像法、スクリーン印刷法、ディスペンス法、プラズマエッチング法、ウェットエッチング法、紫外レーザーによる加工法、ラミネート法のうちのいずれの方法でも採用できる。
図3(b)および(c)は、第二実施形態の変形例を示す図である。図3(b)は、ポスト層6をスクリーン印刷法で形成した場合を示しており、この場合は、ポスト層6はテーパ形状となる。一方、図3(c→d)は、ポスト層6をウェットエッチング法で形成した場合を示しており、この場合は、ポスト層6はくびれ形状となる。しかし、いずれの場合も図3(a)に示した基本形状のものと同様の効果が得られる。
なお、図3(a)乃至(c)に示した形態においては、接着層3は、ポスト層6の片面、具体的にはICチップ2側、にしか設けていないが、ポスト層6の両面に設けてもよい。言い換えれば、ICチップ2、接着層3、ポスト層6、接着層3、フレキシブルプリント配線板1の順に構成してもよい。
図4は、図3(a)に示した第二実施形態の他の変形例を示す図である。図3(a)に示した第二実施形態の基本形と異なる点は、ポスト層6として金属製のものを採用している点である。なお、この場合、ポスト層6をICチップ2側に設け、接着層3をフレキシブルプリント配線板1側に設けるのが好適である。これにより、図3(a)に示した形態による作用効果に加えて、同図に矢印で示すように、ICチップ2で発生した熱をフレキシブルプリント配線板1側に効率よく逃がすという良好な放熱性の効果が得られる。
金属製のポスト層6としては、銅(Cu)、銀(Ag)、金(Au)、タングステン(W)、クロム(Cr)、ニッケル(Ni)、アルミニウム(Al)、およびそれらの合金を採用できるが、放熱性の観点からは、熱伝導率の高い銅および銀が好ましい。金属製のポスト層6の形成には、電解めっき膜、スパッタ膜、圧延箔のいずれの性状のものでも用いることができる。
また、ポスト層6の厚さとしては、50μm〜200μmの範囲にあることが望ましい。金属製のポスト層6の形成方法としては、スパッタ法、電解めっき法、無電解めっき法、ラミネート法、ウェットエッチング法、プラズマエッチング法のうちのいずれの方法でも採用できる。
なお、この変形例においても、接着層3は、ポスト層6の両面に設けてもよい。
図5は、本発明の半導体装置の第三実施形態の各種構成を示す図である。
ICチップ2の上面を二次元平面に便宜上対応させた上で、同図に示すように、フレキシブルプリント配線板1の屈曲の方向が、当該二次元平面について一方向のみの場合は、第一および第二実施形態のように、接着層3をICチップ2の中央領域のみに設ける必要はない。すなわち、屈曲したフレキシブルプリント配線板1の屈曲面において、その接線方向に垂直な軸(これを便宜上「屈曲軸」と称する)と同方向に、つまり平行に、長手方向を有するような縦長状の接着層3とすることができる。これにより、ICチップ2とフレキシブルプリント配線板1の間の接続強度を最大にしつつ、フレキシブルプリント配線板1の十分な屈曲性を実現できる。また、ICチップ2の実装時に位置ずれが発生した際に、ICチップ2が傾くことを防止することができる。
具体的には、図5(a)は、第三実施形態の基本形であり、屈曲軸に平行な方向の全面に渡って接着層3を設けた場合であり、同図(b)は、屈曲軸に平行な方向に、断面円形の複数の接着層3を等間隔に設けた場合である。
また、屈曲軸に垂直な方向に有意な幅(但し、この場合も、屈曲軸に垂直な方向のICチップ2の幅の例えば2分の1以下)を設けることもできる。図5(c)は、同図(a)の接着層3に対してその両側に更に付属の接着層3を設けた場合である。また、同図(d)は、同図(b)の複数の接着層3を交互に点在させた場合である。更に、同図(e)は、屈曲軸に垂直な方向に蛇行した接着層3の場合である。
図5(c)乃至(e)に示した場合では、同図(a)および(b)の場合の効果に加えて、フレキシブルプリント配線板1の屈曲による応力を調整できると共に、ICチップ2の傾き防止の効果を更に向上させることができる。
なお、上述の実施形態は本発明の単なる例であり、当業者であれば、本発明の趣旨の範囲内で各種の態様が考えられる。例えば、接続配線4はワイヤーボンディングによるものとして示されているが、TABを採用した場合でも同様である。また、接着層をICチップの中央領域に設ける場合、その断面は円形とは限らず、例えば方形であってもよい。
本発明は、携帯電話等の小型電子機器に組み込む電子部品を実装する回路基板に適用することができる。
1 フレキシブルプリント配線板(プリント配線板)、2 ICチップ、3 接着層、4 接続配線、5 接続パッド、6 ポスト層、7 剥離、8 割れ、9 接続端子、10 破断。

Claims (5)

  1. プリント配線板と、
    前記プリント配線板の一方の面に実装される半導体チップと、
    前記プリント配線板の一方の面に配された第一接続パッドと、
    前記半導体チップの一方の面に配された第二接続パッドと、
    前記第一接続パッドと前記第二接続パッドとを電気的に接続する配線と、
    前記プリント配線板の一方の面と前記半導体チップの他方の面との間で、かつ、該半導体チップの中央領域に配され、前記プリント配線板の屈曲した面において、その接線方向と垂直をなす方向に延設される、前記半導体チップを前記プリント配線板に実装するための1以上の接着層と、
    を備えたことを特徴とする半導体装置。
  2. 前記接着層は、樹脂からなることを特徴とする請求項1に記載の半導体装置。
  3. 前記プリント配線板と前記接着層の間、及び、前記半導体チップと前記接着層の間、の少なくとも一方にポスト層を更に備えたことを特徴とする請求項1に記載の半導体装置。
  4. 前記ポスト層は、銅、銀、金、タングステン、クロム、ニッケル、アルミニウム、又はそれらの合金から形成されると共に、前記半導体チップと前記接着層の間に配されていることを特徴とする請求項3に記載の半導体装置。
  5. 前記接着層は、前記プリント基板の屈曲面において、その接線方向と垂直な方向について連続的に延設される複数本の接着層であることを特徴とする請求項1に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3001783A4 (en) * 2013-05-20 2017-01-11 Meiko Electronics Co., Ltd. Component-embedded substrate and manufacturing method for same
JP2017028271A (ja) * 2015-07-23 2017-02-02 アナログ・デバイシズ・インコーポレーテッド 積層ダイのための応力隔離特徴

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0515129A (ja) * 1991-07-03 1993-01-22 Sanyo Electric Co Ltd 電動機の分相起動装置
JPH0518030U (ja) * 1991-08-15 1993-03-05 山武ハネウエル株式会社 半導体ベアーチツプ等の部品搭載面の構造
JPH05109786A (ja) * 1991-10-18 1993-04-30 Fujitsu Ltd 半導体チツプの実装構造
JPH05275486A (ja) * 1991-03-20 1993-10-22 Nippon Steel Corp 半導体装置の実装方法
JPH0846086A (ja) * 1994-08-03 1996-02-16 Ibiden Co Ltd ベアチップの搭載構造及び放熱板
JP2002208602A (ja) * 2001-01-12 2002-07-26 Matsushita Electric Ind Co Ltd 半導体パッケージおよびその製造方法
JP2007208211A (ja) * 2006-02-06 2007-08-16 Fujitsu Ltd 半導体装置
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275486A (ja) * 1991-03-20 1993-10-22 Nippon Steel Corp 半導体装置の実装方法
JPH0515129A (ja) * 1991-07-03 1993-01-22 Sanyo Electric Co Ltd 電動機の分相起動装置
JPH0518030U (ja) * 1991-08-15 1993-03-05 山武ハネウエル株式会社 半導体ベアーチツプ等の部品搭載面の構造
JPH05109786A (ja) * 1991-10-18 1993-04-30 Fujitsu Ltd 半導体チツプの実装構造
JPH0846086A (ja) * 1994-08-03 1996-02-16 Ibiden Co Ltd ベアチップの搭載構造及び放熱板
JP2002208602A (ja) * 2001-01-12 2002-07-26 Matsushita Electric Ind Co Ltd 半導体パッケージおよびその製造方法
JP2007208211A (ja) * 2006-02-06 2007-08-16 Fujitsu Ltd 半導体装置
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3001783A4 (en) * 2013-05-20 2017-01-11 Meiko Electronics Co., Ltd. Component-embedded substrate and manufacturing method for same
JP2017028271A (ja) * 2015-07-23 2017-02-02 アナログ・デバイシズ・インコーポレーテッド 積層ダイのための応力隔離特徴

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