JP2011515829A - 中空インサートを備えた接続構成部品およびその製造方法 - Google Patents

中空インサートを備えた接続構成部品およびその製造方法 Download PDF

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Abstract

本発明は、別の構成部品と電気的に接続された一組の導電性中空インサート（１）を備えた接続構成部品（２）の製造方法に関する。

Description

本発明に関する技術分野は、マイクロエレクトロニクスの分野であり、より具体的には、半導体構成部品ウェーハ上の、たとえば、２つの構成部品の垂直接続（「フリップチップ」としてより良く知られる）を容易にする、有利には面取りされた中空形状金属パターンの製造の分野である。
本発明は、極小ピッチの金属パターンの相互接続を必要とするあらゆる種類の装置において、特に、極めて大規模な極細ピッチの画像形成装置の製造に関して使用することができる。
現時点では、「熱圧着によるフリップチップ」手法によれば、極細ピッチを有する多数の垂直電気的接続を必要とする２つの構成部品を組み立てるための２つの可能性が概ね知られている。すなわち、
−第１の熱圧着手法は、ある温度で、２つのビードを、塑性変形によってそれらが結合するように互いに押し付けるステップを含む（図１Ａ）。
−微細な相互接続ピッチ用に開発された第２の手法は、第１の手法において使用された温度より低い温度で動作することができる。第２の手法は、熱圧着されたビードの１つを低温ではんだの自然酸化物を壊す「硬い」突起に置き換えることを伴い、支持断面積（図１Ｂ）を小さくし、これにより以下を可能にする。すなわち、
・組み立て温度および組み立て圧力を低減する。
・圧壊を制御する。
この第２の手法は、特許出願ＷＯ２００６／０５４００５によるものであり、適合されたインサートは、文献ＵＳ６，１７９，１９８に記載されている（図１Ｂ）。
本発明は、挿入熱圧着として知られる、この第２の手法に分類され、基本的に２つの、第２の手法に関する制限を解決することを目指す。
第１の問題は熱圧着力に関する。
実際、平面（Ｘ，Ｙ）内のインサートの断面積は、挿入力を制限するようにできるだけ小さいことが必要とされる。
挿入される支柱の数が増大する場合、組み立て用の部分に作用する挿入力は、以下の式に従って実装される接続の数Ｎ、およびそれらの断面の表面積Ｓに比例する。
Ｆｈｙｂ＝ｋ×Ｓ×Ｎ
そのために、たとえば、４００万ピクセルのマトリックスをハイブリッド形成するために４トンの力が必要であることが知られているので（１ｇ／バンプ）、この手法は、極めて多数の接続を有する構成部品に関して制限される。
これらの力に関する問題は、組み立てられた構成部品の感度のために悪化する可能性がある。
したがって、組み立て用の材料には、局所的応力に非常に敏感であり、熱圧着ハイブリッド形成の間の破壊的な転位を引き起こすものもある。
あるいは、作用する力は、必要とされる組み立て精度にもはや適合しない。実際、ハイブリッド形成後の最大横方向移動の必要条件は、１マイクロメートル未満でなければならない。
挿入熱圧着法により提起される第２の主要な技術的問題は、インサートが作られる方法に関する。
実際、半導体製造工場で突起を作製することは、極細ピッチに関して問題となり得る。インサートの断面積が低減された場合、必要とされるインサートの微細度を考えると、従来の製造手法を実施するのは困難と判明する可能性がある。
したがって、この制限は、フォトリソグラフィの最小微細度の概念に関連する。したがって、所与のフォトリソグラフィ技術的分解能Ｄに対して、従来の充填インサートの断面積をπ×Ｄ２／４の値未満に低減することは可能ではない。
国際公開第２００６／０５４００５号 米国特許第６，１７９，１９８号明細書
本出願人は、これら全ての特定の制約を分析して、インサートとはんだとの接触表面積を低減させることなくはんだケーシング内のインサートの断面積を低減するステップを含む格別な技術的解決法を提案する。
したがって、現実には、これは、チップに有利には、別の構成部品と電気的に接続された中空である一組の導電性インサートを含む構成部品を得るものである。
背景技術において説明された充填インサートが、本発明による中空インサートによって置き換えられることにより、実際、インサートの断面積を低減することができる。
第１の態様によれば、本発明は、したがって、別の構成部品と電気的に接続される導電性中空インサートを含む接続構成部品を作製するための方法に関する。特徴的には、この方法は、
−構成部品の表面上に樹脂層を堆積させるステップと、
−その層内にインサートの形状に適合される開口を作製するステップと、
−層の表面に沿ってインサートを構成する材料または複数の材料を堆積させるステップと、
−層の上部平面上の材料または複数の材料を排除するステップと、
−層を除去するステップと、
を含む。
したがって、第１のステップは、有利には樹脂から作られたいわゆる犠牲層の堆積であり、その一時的な働きは、インサートの形成のためのマトリックスとして機能することであり、有利にはデラッカリングによって工程の最後に除去される。
有利には、第２のステップにおいて、層内に作製される開口は、フォトリソグラフィによって作製される。
好ましい一実施形態によれば、層の表面に沿ったインサートを構成する材料または複数の材料は、薄層堆積法を使用して堆積され、それに続く層の上部平面上でのそれらの排除は、エッチングによって実施される。
本発明の下で提案される１つの有利な解決法は、中空インサートを作製することであり、その上部または自由端部が斜めに切断され、これにより面取り部を形成する。言い換えれば、インサートの外周の異なる点での高さＨが変動する。実際には、本出願の主題を形成する方法に関して、構成部品は、インサートを構成する材料または複数の材料が堆積されるとき、またはそれらが排除されたるときのいずれかの段階で、画定された向きに傾斜する。
好ましい方法、および引き続くステップにおいて、インサートの内部表面および外部表面は、酸化から保護する金属、有利には金の層で被膜される。
実施するのが比較的直截的な該製造方法の最後に、第２の構成部品に接続されることが可能な、導電性中空インサートが設けられた接続構成部品がその結果得られる。この方法のために、該インサートは、それらの底部で、インサートの本体と同じ組成である、構成部品の表面上に支持されるマウントによって閉じられるという特別な特徴を有する。
有利には、本発明の中空インサートは、環状の断面（特に、円形もしくは楕円形）、または平行６面体（特に、正方形もしくは方形）である。
有利には、この断面は、表皮厚として知られる厚さｅの断面である。
インサートのこの新しい形状により、従来技術のような、もはや、その欠点が上で言及されたフォトリソグラフィの手法ではない、マイクロエレクトロニクスの分野で使用される手法から導出される薄層堆積法を使用してこれらの表皮を製造することができる。
この提案をさらに示すために、フォトリソグラフィは、後のインサートの断面を画定する樹脂の限定された開口を画定する。したがって、一例として、Ｄがフォトリソエッチング技術の分解能である場合、以下のことが可能である。すなわち、
−結果として得られるインサートが、開孔の最小直径（最小値Ｄ）と等しい直径を有し、電解成長または「リフトオフ」蒸着によってインサートの材料で充填することができる孔を画定する。
−インサートの材料の層を堆積させ、それをエッチングする。この手法も、最小の分解能Ｄによって制限されている。
従来技術によるインサートの「有効な」断面積が、ケーシング内に挿入された最大表面積と同等であること、すなわち、たとえば直径Ｄの円柱形状のインサートの場合、
Ｓ＝π×Ｄ２／４（ここで、Ｄはフォトリソグラフィ分解能である）
であることは全く明らかである。
本発明の状況において、同等のインサート断面積に対して、すなわち、外径Ｄで、同じフォトリソグラフィ分解能に対して、インサート表面積は、以下の式によって定義される。
Ｓ’＝π×（Ｄ２−Ｄ０２）／４＝π×２×ｅ×２×Ｄ／４
すなわち
Ｓ’＝π×ｅ×Ｄ
ここで、ｅはインサートの表皮の厚さを定義し、Ｄよりはるかに小さい。
表面積ＳとＳ’の、したがって挿入力ＦとＦ’の比は、最終的に
Ｆ’／Ｆ＝ｋＳ’Ｎ／ｋＳＮ＝Ｓ’／Ｓ
すなわち、Ｆ’／Ｆ＝４×ｅ／Ｄ （ｅ＜＜Ｄ）
である。
さらに、既に述べたように、接触表面積は維持するかまたは増大する。
実際、本発明の構成においては、中空インサートの内部表面とちょうど同じだけの外部表面が電気的に接触するので、はんだとインサートとの接触表面は、事実上約２倍になる。他方、充填インサートに関しては、外部表面だけがこの接触をもたらす。
より正確かつ、有利には、本発明において定義される突起は、底部で、構成部品、有利にはチップ上に支持されるマウントによって閉じられたチューブまたは４辺形の形状をなす。
本発明の中空インサートは、その電気伝導機能を実施できるように金属を基にして作製される。これは、有利には、挿入される材料の硬度よりも大きな硬度の材料である。たとえば、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、ＷＳｉ、クロム（Ｃｒ）またはこれらの材料の多層とすることができる。この場合、有利には、層の１つは、挿入される材料、たとえばＮｉ、Ｐｄ、Ｐｔ、ＷＮ、ＴｉＮなどの拡散バリア層の機能を果たす。
好ましい方法においては、既に述べたように、インサートの内部表面および外部表面は、酸化から保護する金属、有利には金の層で被膜される。
有利な一実施形態によれば、該中空インサートは、更なる特徴として面取りされた上端部を有する。
ここで上端部とは、マウントによって形成された端部とは反対側に位置する、構成部品上の支持底部として機能する部分を意味する。したがって、面取りされた部分は、接続バンプ内への挿入により、第２の構成部品とハイブリッド形成で係合される部分に対応する。
実際、本発明の状況において、中空突起をバンプへ挿入することで、インサートの底部に閉じ込められた空気の溜まり場を生じる可能性があることが確認されてきた。
この欠点を克服する第１の解決法は、真空下でハイブリッド形成することである。
本発明の下で提案される第２の有利な解決法は、その上部または自由端部が斜めに切断された中空インサートを作製し、これにより、面取り部を形成することである。言い換えれば、インサートの外周の異なる点での高さＨが変動する。
本発明の代替的方法によれば、インサートは、既に説明したものと同じ種類の別のインサート内に挿入され、接続が必要とされる他の構成部品上に堆積される。
このような装置で、特定のハイブリッド形成方法が実施される。すなわち、
−前挿入ステップにおいて、第１の構成部品によって保持される中空の面取りされたインサートは、ハイブリッド形成されるべき第２の構成部品の接続バンプ内に部分的に挿入される。このステップは、真空機器を含まない標準的装着機の助けを借りて実行される。これは、周囲温度で有利に実行される。
−最終的一括挿入は、位置合わせ機能の無い単純な押圧機器内において真空下で実施される。
より一般に、別の一態様によれば、本発明は、したがって、本発明の構成部品と接続バンプが設けられた第２の構成部品との間のハイブリッド形成方法にも関し、これは、
−有利には周囲温度で実行される、位置合わせおよびバンプ内へのインサートの部分的挿入のステップと、
−有利には真空中で実行される最終的挿入のステップと、
を含む。
この２段階の方法により、複雑で高価な機械類および技術の使用を回避することができる。
さらに、既に述べたように、作用する挿入力は、インサートの中空の態様のために著しく低減される。
本発明が実施できる方法および結果として得られる利点は、情報として、非限定的に与えられ、添付された図によって支持された以下の実施形態の例からより明白になろう。
従来技術による異なる基板とチップとの接続システムを示す図である。 構成部品上で、マウントを介して載置する本発明の中空インサートの断面図を概略形状で示した図である。 対応する可塑性ケーシングにおける本発明の中空突起の挿入を介した２つの構成部品のハイブリッド形成、および接触表面の増加を概略形状で示した図である。 本発明の構成部品の製造における異なるステップを概略形状で示した図である。 埋め込み手法が実施される場合の、実施される２つの追加的なステップを示す図である。 本発明の面取りされた中空インサートの断面図を概略形状で示した図である。 本発明の面取りされた中空インサートが設けられた構成部品を製造する第１のモードを概略形状で示した図である。 本発明の面取りされた中空インサートが設けられた構成部品を製造する第２のモードを概略形状で示した図である。 面取りされた中空インサートが設けられた構成部品の場合のハイブリッド形成方法を詳細に示す図である。
本発明の下で説明された構成を有するインサートが設けられた構成部品は、図４に示された方法を使用して得ることができる。それは、一般に、シリコン製造工場によって生産されるＣＭＯＳ（相補型金属酸化物半導体）ウェーハである。
第１のステップ（図４Ａ）は、樹脂を使用して作られた厚さｅ１のいわゆる「犠牲」層を堆積させるステップを含む。次いで、この層に、標準フォトリソグラフィが施される。このステップで、インサートとして機能するチューブに必要とされる直径の開口を形成することができる。より一般に、インサートの最終的な形状が設定されるのは、このステップである（高さ、開口形状など）。
第２のステップ（図４Ｂ）は、チューブに適合する金属、多分に金属多重層の堆積に対応する。中空インサートの厚さｅを規定するのは、この堆積の厚さである。金属は、有利には、銅、チタン、タングステン、ＷＳｉ、クロムまたはこれらの材料の多重層である。
開口の直径は、１マイクロメートル未満の値で、高さは３マイクロメートルより高い値で制御することができる。
金属の厚さは、０．１マイクロメートル未満の値まで調整、制御することができる。
有利には、金、プラチナ、または銅の水和性金属の更なる層で通常の金属堆積を変更、または単に完了させることが可能である。この利点は、それが、引き続くはんだ付けおよび最終はんだ付けの間の必要な金属間界面の作成を容易にすることである。
好ましい一実施形態において、中空インサートは、円形開口に対応する最終的な「チューブ」形状を呈する。しかし、他の任意の形状、すなわち三角形、正方形、多角形などを、適合された開口マスクの設計によって利用することができる。
有利には、中空形状は、可変サイズの断面積、たとえば、円錐形状、または切頭円錐形状を有することができる。これは、犠牲樹脂エッチング異方性を単に働かせることによって達成することができる。
製造された単一ウェーハ上、および／またはハイブリッド形成されるべき単一チップ上で異なる形状を組み合わせることも可能である。
第３のステップ（図４Ｃ）は、犠牲樹脂の上部平面上の金属層を除去するステップを含む。上部金属面をエッチングする２つの手法を使用することができる。すなわち、
（１）「ダマシンエッチング」手法
このステップは、半導体産業で使用されるダマシンエッチングと同じようにして実行することができる。基板の上部面が、機械的に、または化学機械的に研磨され、金属層および表面犠牲層の一部が除去され、開口内のチューブ部分はその高さの小部分にわたってのみエッチングされる。
（２）「埋め込み」手法（図５）
以前のステップで作成されたウェーハは、図５Ａに示されるように、全表面を平坦化し、開口を埋める流体樹脂で被覆される。
次いで、樹脂は、上部金属表面に達するまで（充填）ウェーハ上で一様にエッチングされる（図５Ｂ）。エッチング停止検知は、光学分析、残留ガス分析等によって容易に実施することができる。
図５Ｂは、孔の深い深さ、およびエッチングされた充填ウェーハの樹脂厚の良好な制御のために、最終的に孔が樹脂で充填されたままであることを示す。
この構成は、従来のマスキングの最後で作成されたものである。標準エッチングは、「表面上に見える」金属に適用することができ、開口の底部の金属は、なお充填樹脂によって保護されている。
次いで、開口の底部になお存在する樹脂の最終的なデラッカリングが実行される。
最終ステップ（図４Ｄ）は、犠牲層の除去である。これは、デラッカリングとして知られているよく理解されたステップである。
この工程の最後に、「無電解」堆積によって、インサートの内部および外部の仕上げを完了することが可能であり、これが、インサートの金属表面の以降における非酸化を保証する。このステップで、金が好ましく使用される。いわゆる「無電解」金は、当業者に知られている「化学的」堆積効果によってインサートの露出された金属区域上で成長することに留意されたい。
したがって、一例として、４マイクロメートルの樹脂厚に対して、半導体工場のフォトリソグラフィ分解能は、３マイクロメートルであることが知られているので、以下の寸法を有するチューブを作製することが可能である。すなわち、
−高さ（Ｈ）＝３μｍ
−直径（Ｄ）＝３μｍ
−ピッチ＝５μｍ
−表皮の厚さ（ｅ＝堆積された薄層金属厚）＝１５０ｎｍ （Ｔｉ＋ＴｉＮ＋Ａｕ）
このようなインサートが設けられた構成部品が図２に示される。
同じ直径の円柱状インサートに対する挿入力のゲインを計算することが可能である。
Ｆ’／Ｆ＝４×ｅ／Ｄ＝４×０．１５／３＝０．２
こうして、「充填円柱」タイプの従来のインサートと比較して、インサートあたりの挿入力は、５分の１になる。言い換えると、同等の熱圧着力で接続の数を５倍にすることが可能である。
図３は、インサートの外部表面を介して、また内部表面を介して、両方で生じる接触表面の増加をさらに示す。
第２の実施形態によれば、図６に示されたように、中空インサートは、その上部が面取りされる。
上述した方法から導出される２つの方法を使用して該面取り部を得ることができる。
（１）エッチングによる面取り部の製造
第１および第２のステップが、上で述べたように行われる（図７Ａおよび図７Ｂ）。
一方で、方法は、上部平面上および側面に位置する金属層を除去するステップの間に変更される。このステップは、「イオンミリング」エッチング（または指向性ＲＩＥエッチング）または他の任意の「方向性」エッチングによって実行することができる。
実際には、ウェーハ支持部は、エッチング角度に対して制御された角度だけ傾斜する。
したがって、図７Ｃに示されたように、表面上の金属および孔内の金属で、その側面により隠れていない部分がエッチングされる。
エッチング円錐の「陰になった」孔内の金属が保持される。たとえば、イオンミリングを使用する場合、エッチングイオンビームは見られない。
面取り部を画定するのは、ウェーハとエッチングとの方向角である。
次いで、犠牲層が従来の方法で除去され、図７Ｄに示された構成を与える。
（２）堆積による面取り部の製造
第１のステップは、変更されない（図８Ａ）。
一方で、金属（または金属多重層）の堆積の間、ウェーハ支持部は、金属ソース放出角度（図８Ｂ）に対して制御された角度だけ傾斜する。スパッタリングまたは蒸着が実行される。実際、堆積円錐の「陰になった」孔の部分には堆積が見られない。
ウェーハと堆積との方向角が、面取り部を画定する。
次のステップ（図８Ｃ）において、上部平面上の金属層が、フォトリソグラフィによって、またはダマシンＣＭＰ方法、または上に述べたような「埋め込み」方法によって除去される。
最後に、最終ステップ（図８Ｄ）において犠牲層が除去される。
インサートのこの特定の構成を使用して、いかなる気泡の形成も防止しながら、２つの構成部品をハイブリッド形成して電気的かつ機械的に接続することができる。
該方法は、２つのステップに分解することができる。すなわち、
（１）正確、高速、低力の前配置（図９Ａ）
最初に、第２の構成部品の面、すなわち基板上に存在するはんだバンプ内で面取りされたチューブの低力の事前インサートによって、全てのチップを組み立てのために配置する。
この動作は、周囲温度かつ標準大気で実施することができる。
組み立て用のチップは、Ｃ２Ｗ／「チップとウェーハ」の組み立てによって、マザーウェーハ（基板）に相互依存させられる（同一のウェーハ上の複数のチップの多重ハイブリッド形成）。引き続くガス抜きのための余地を残すために、チューブが部分的にのみ挿入されるように挿入力が計算される。
（２）最終の高力真空挿入（図９Ｂ）
次いで、事前挿入された回路が配置されたウェーハに、真空中で大きな挿入力を加え、面取りされた中空インサートを対応する接続バンプ内に完全に挿入する。
本発明の利点は、本応用から明白になろう。
これを使用して、極小の挿入力での挿入および従来のインサートに対して大幅に増大された（２倍にされた）接触面積によってハイブリッド形成することができる。
こうして、半導体産業からの完全に習熟された技術を使用して、極細の相互接続ピッチで、非常に高いアスペクト比のインサートを作製することができる。
こうして、提案された解決法により、（同じフォトリソグラフィ分解能に対して２倍に）ピクセルアクセス抵抗を改良すると同時に、ハイブリッド形成された点の数を一定の挿入力で倍増することができる。さらに、面取りされたインサートにより、ハイブリッド形成の間に接続部に気泡が形成されるいかなるリスクも解消する。
この形状のインサートは、接続される構成部品にも使用することができる。実際、３つの種類の接続がある。すなわち、
・インサートが、他の構成部品の埋設された区域に挿入される。
・インサートが、他の構成部品の表面上の突起に挿入される。
・インサートが、それ自体と同様な形状の中空の突起に挿入される。このとき、それぞれの直径は適切でなければならず、突起の内径がインサートの外径より大きい、またはその逆であるが、接触を確実にするために、それぞれの直径は、特に、インサートの突起内への強制的挿入後に、十分に近接している。
このモードの挿入のためにインサートが破壊されるリスクを回避するために、標準の機械的組み立て原理を適用することが有利である。実際、補完する形状は、円錐対円錐、円錐対倒立円錐、円錐対チューブのタイプが好ましい。したがって、組み立ては、可逆的とすることができる（接続／分離）。
本発明は、様々に使用することができる。特に、
−挿入による多数の接続を有する大規模異種検知マトリックス（冷却ＩＲＣＭＯＳ、ＣＭＴ、Ｘ線センサ等）
−「冷間」ハイブリッド形成された感温性のマトリックス
−機械的応力に敏感なマトリックス
が挙げられる。
Ｎ 実装される接続の数
Ｓ 表面積
Ｓ’ 表面積
Ｆｈｙｂ 挿入力
Ｄ フォトリソグラフィ分解能、開孔の最小直径、インサートの外径
ｅ 中空インサートの厚さ
Ｆ 挿入力
Ｆ’ 挿入力
Ｈ インサートの高さ

Claims (12)

  1. 別の構成部品と電気的に接続されるべき導電性中空インサート（１）を備えた接続構成部品（２）の製造方法であって、
    前記構成部品（２）の表面上に樹脂の層を堆積させるステップと、
    前記層内に前記インサート（１）の形状に適合する開口を作製するステップと、
    前記層の表面に沿って前記インサート（１）を構成する材料または複数の材料を堆積させるステップと、
    前記層の上部平面上の前記材料または複数の材料を排除するステップと、
    前記層を除去するステップとを含む方法。
  2. 前記樹脂層における前記開口をフォトリソグラフィによって作製することを特徴とする請求項１に記載の接続構成部品の製造方法。
  3. 前記インサート（１）を構成する前記材料または複数の材料を、薄層堆積法を用いて前記層の表面に沿って堆積することを特徴とする請求項１または２に記載の接続構成部品の製造方法。
  4. 前記材料または複数の材料を、エッチングによって前記層の上部平面で排除することを特徴とする請求項１から３のいずれか一項に記載の接続構成部品の製造方法。
  5. 前記層を、デラッカリングによって除去することを特徴とする請求項１から４のいずれか一項に記載の接続構成部品の製造方法。
  6. 前記インサート（１）を構成する前記材料または複数の材料を堆積する間、あるいはそれを排除する間に、面取りされた自由端部を有するインサートを作製するように、前記構成部品（２）を画定された向きに傾斜することを特徴とする請求項１から５のいずれか一項に記載の接続構成部品の製造方法。
  7. 引き続くステップにおいて、非酸化性材料、有利には金の層を、前記インサート（１）の表面上に堆積することを特徴とする請求項１から６のいずれか一項に記載の接続構成部品の製造方法。
  8. 請求項１から７のいずれか一項に記載の方法を使用して得ることが可能な導電性中空インサート（１）を備えた接続構成部品（２）であって、前記インサート（１）が、その底部で前記構成部品（２）の表面上に支持される、前記インサートの本体と同じ組成を有するマウントによって閉じられていることを特徴とする接続構成部品（２）。
  9. 前記インサート（１）が、環状の断面、特に円形もしくは楕円形、または平行６面体、特に正方形もしくは方形であることを特徴とする請求項８に記載の接続構成部品（２）。
  10. 前記インサート（１）が、直径ＤおよびＤよりはるかに小さい厚さｅを有することを特徴とする請求項８または９に記載の接続構成部品。
  11. 前記インサート（１）を構成する前記材料または複数の材料が、Ｃｕ、Ｔｉ、Ｗ、ＷＳｉ、Ｃｒ、Ｎｉ、Ｐｄ、Ｐｔ、ＷＮ、ＴｉＮから成る群から選択されることを特徴とする請求項８から１０のいずれか一項に記載の接続構成部品。
  12. 請求項８から１１のいずれか一項に記載の構成部品と接続バンプが設けられた第２の構成部品との間のハイブリッド形成方法であって、
    有利には周囲温度で実行される、前記バンプ内の前記インサート（１）の位置合わせおよび部分的挿入のステップと、
    有利には真空下で実行される最終的挿入のステップとを含むハイブリッド形成方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2949171B1 (fr) 2009-08-13 2011-08-26 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques
FR2967296B1 (fr) 2010-11-05 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Elements de connexion pour l'hybridation de circuits electroniques
FR2971081B1 (fr) * 2011-02-02 2013-01-25 Commissariat Energie Atomique Procédé de fabrication de deux substrats relies par au moins une connexion mécanique et électriquement conductrice obtenue
FR2972569A1 (fr) * 2011-03-10 2012-09-14 Commissariat Energie Atomique Composant de connexion muni d'inserts creux
FR2977370B1 (fr) 2011-06-30 2013-11-22 Commissariat Energie Atomique Composant de connexion muni d'inserts creux
FR2994331B1 (fr) 2012-07-31 2014-09-12 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques entre eux, de type flip-chip
FR2996053A1 (fr) * 2012-09-27 2014-03-28 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques, de type flip-chip, assemblage obtenu selon le procede.
FR3013147B1 (fr) * 2013-11-08 2017-05-12 Commissariat Energie Atomique Procede de fabrication d'un organe electriquement conducteur pour composant electronique presentant une extremite munie d'une cavite
FR3044467B1 (fr) 2015-11-26 2018-08-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dalle lumineuse et procede de fabrication d'une telle dalle lumineuse
FR3047604B1 (fr) 2016-02-04 2018-02-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif electronique hybride protege contre l'humidite et procede de protection contre l'humidite d'un dispositif electronique hybride
FR3055166B1 (fr) * 2016-08-18 2020-12-25 Commissariat Energie Atomique Procede de connection intercomposants a densite optimisee
TWI636533B (zh) 2017-09-15 2018-09-21 Industrial Technology Research Institute 半導體封裝結構
FR3082663B1 (fr) 2018-06-14 2022-01-07 Aledia Dispositif optoelectronique
FR3082998B1 (fr) 2018-06-25 2021-01-08 Commissariat Energie Atomique Dispositif et procedes pour le report de puces d'un substrat source vers un substrat destination
FR3091411B1 (fr) 2018-12-28 2021-01-29 Commissariat Energie Atomique Procédés de fabrication optimisés d’une structure destinée à être assemblée par hybridation et d’un dispositif comprenant une telle structure
FR3105877A1 (fr) 2019-12-30 2021-07-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de connexion autoalignée d’une structure à un support, dispositif obtenu à partir d’un tel procédé, et les structure et support mis en œuvre par un tel procédé
FR3116648B1 (fr) 2020-11-20 2022-10-28 Commissariat Energie Atomique Dispositif et procédé d'assemblage fluidique de micropuces sur un substrat
FR3117265B1 (fr) 2020-12-03 2023-01-06 Commissariat Energie Atomique Outil de transfert collectif de micropuces d'un substrat source vers un substrat destination
FR3119047A1 (fr) * 2021-01-21 2022-07-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure de micro-insert a armature en silicium

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63232450A (ja) * 1987-03-20 1988-09-28 Fujitsu Ltd 半導体装置製造方法
JPH07249632A (ja) * 1994-03-09 1995-09-26 Nec Corp 電子部品の接続構造およびその製造方法
JP2005079070A (ja) * 2003-09-04 2005-03-24 Canon Inc 基板間電極接合方法及び構造体

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01226160A (ja) * 1988-03-07 1989-09-08 Nippon Telegr & Teleph Corp <Ntt> 電子部品接続用の端子装置および端子の製造方法
US4937653A (en) * 1988-07-21 1990-06-26 American Telephone And Telegraph Company Semiconductor integrated circuit chip-to-chip interconnection scheme
US5457879A (en) * 1994-01-04 1995-10-17 Motorola, Inc. Method of shaping inter-substrate plug and receptacles interconnects
WO1996008056A1 (en) * 1994-09-06 1996-03-14 The Whitaker Corporation Ball grid array socket
US6179198B1 (en) 1996-09-18 2001-01-30 Matsushita Electric Industrial Co., Ltd. Method of soldering bumped work by partially penetrating the oxide film covering the solder bumps
JPH10270498A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 電子装置の製造方法
US6725536B1 (en) * 1999-03-10 2004-04-27 Micron Technology, Inc. Methods for the fabrication of electrical connectors
US6352436B1 (en) * 2000-06-29 2002-03-05 Teradyne, Inc. Self retained pressure connection
US6388322B1 (en) * 2001-01-17 2002-05-14 Aralight, Inc. Article comprising a mechanically compliant bump
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
FR2876243B1 (fr) 2004-10-04 2007-01-26 Commissariat Energie Atomique Composant a protuberances conductrices ductiles enterrees et procede de connexion electrique entre ce composant et un composant muni de pointes conductrices dures
US7442045B1 (en) * 2007-08-17 2008-10-28 Centipede Systems, Inc. Miniature electrical ball and tube socket with self-capturing multiple-contact-point coupling
FR2936359B1 (fr) * 2008-09-25 2010-10-22 Commissariat Energie Atomique Connexion par emboitement de deux inserts soudes.

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63232450A (ja) * 1987-03-20 1988-09-28 Fujitsu Ltd 半導体装置製造方法
JPH07249632A (ja) * 1994-03-09 1995-09-26 Nec Corp 電子部品の接続構造およびその製造方法
JP2005079070A (ja) * 2003-09-04 2005-03-24 Canon Inc 基板間電極接合方法及び構造体

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