JP2024501399A - ファンアウトパッケージまたは相互接続ブリッジのための転写可能ピラー構造 - Google Patents
ファンアウトパッケージまたは相互接続ブリッジのための転写可能ピラー構造 Download PDFInfo
- Publication number
- JP2024501399A JP2024501399A JP2023531618A JP2023531618A JP2024501399A JP 2024501399 A JP2024501399 A JP 2024501399A JP 2023531618 A JP2023531618 A JP 2023531618A JP 2023531618 A JP2023531618 A JP 2023531618A JP 2024501399 A JP2024501399 A JP 2024501399A
- Authority
- JP
- Japan
- Prior art keywords
- pillar
- pillars
- layer
- pillar structure
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000463 material Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims description 95
- 229910000679 solder Inorganic materials 0.000 claims description 70
- 238000000034 method Methods 0.000 claims description 67
- 238000012546 transfer Methods 0.000 claims description 38
- 239000000945 filler Substances 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 131
- 235000012431 wafers Nutrition 0.000 description 48
- 230000008569 process Effects 0.000 description 34
- 239000010949 copper Substances 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 15
- 239000011295 pitch Substances 0.000 description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 13
- 229910052802 copper Inorganic materials 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000005755 formation reaction Methods 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 150000001875 compounds Chemical class 0.000 description 9
- 238000007747 plating Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000006911 nucleation Effects 0.000 description 4
- 238000010899 nucleation Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000032798 delamination Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 239000004416 thermosoftening plastic Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013019 agitation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5381—Crossover interconnections, e.g. bridge stepovers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
- H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Structures Of Non-Positive Displacement Pumps (AREA)
- Micromachines (AREA)
Abstract
ピラー構造が提供される。ピラー構造は、複数のピラーを備える。ピラーのそれぞれは、テンプレートウェハにエッチングされたピット内に形成されたキャッピング材料層、キャッピング材料層上に形成された導電性プラグ、導電性プラグ上に形成されたベース層、および、ベース層上に形成された取付け材料層を有する。これらのピラーは、縦方向で互いに結合されてピラー構造を形成する。
Description
本発明は、電気素子、電子素子、および、半導体素子の分野に関する。詳細には、本発明は、半導体集積回路(IC)チップなどの物品用のファンアウトパッケージまたは相互接続ブリッジのための、転写可能ピラー構造、および、ピラー構造を形成する方法に関する。
典型的な半導体集積回路(IC)チップは、層フィーチャが互いに重ね合わされて、個々の素子を形成し、素子を互いに接続するように積み重ねられた層を有する。ICは、薄い半導体ウェハ上にチップのアレイを形成することにより量産される。各アレイ位置はダイとして知られており、各ダイは、ICチップ、または、テストまたは位置合わせのための構造などの多層構造を収容することができる。
トランジスタ技術が発展するにつれて、チップフィーチャおよび素子は、ますます小型になっており、一般には1マイクロメートル(1μm)または1ミクロンをはるかに下回る最小寸法を有している。チップフィーチャおよび素子が小型であるほど、IC製造者は、より多くの機能を同一の実チップ資産内で統合することが可能になる。典型的なICは、互いに結線されて、チップ機能を提供する回路にされた数十億のトランジスタを含むことが可能である。また、IC回路は、マイクロセンサまたは他のマイクロエレクトロメカニカルシステム(MEMS)構造などのマイクロマシン構造を含み得る。カンチレバーおよびメンブレンのフォーメーションなどの典型的なMEMS構造は、表面配線構造の下に複数の層間ビア層を積み重ね、周囲フィーチャを傷付けずに表面配線をアンダーカットすることにより形成されてきた。
完成された各チップまたはダイの表面層には一般に、チップ電力および入出力(I/O)信号に接続するためのプローブ式オフチップパッドが実装される。各ダイにパックする機能を増やすことは、一方の側(頂部)の各ダイに、または、両側(頂部および底部)の3次元(3D)チップ構造に提供されるI/O信号をより多くすることを一般に意味する。各ダイは、I/O信号ごとの少なくとも1つの表面パッド、および、いくつかの電力(供給および接地)接続パッドを有する。ダイのサイズが縮小されるにつれて、これらのI/O信号および供給が提供されることで、より厳密なオフチップI/O接続要件、すなわち、いっそう密集したI/Oパッドアレイに至っている。典型的な現状技術ICウェハ上では、例えば、各ダイの表面層に、数千の接続パッドが密集することがある。これを成し遂げるためには、50ミクロン未満(<50μm)の非常に密なピッチの超微細ピッチパッドを要する。
パッケージ内での複数のチップの異種混交的集積化のために、ラミネートの上方にシリコンブリッジ構造を組み込んで、2つまたはそれより多くのアクティブなダイを接続する微細ピッチ配線を提供することがしばしば望まれる。この構造は、2つの異なる高さ、そして場合によっては、異なる横方向サイズの複数の電気相互接続を要し得る。いくつかの相互接続は、高アスペクト比の構造(すなわち、大きな高さ-ピッチ比)を要し得る。さらに、2つの異なるピッチ間で対面型相互接続が必要とされることもある。
本発明の実施形態は、ピラー構造に関する。ピラー構造は、複数のピラーを備える。複数のピラーのそれぞれは、テンプレートウェハにエッチングされたピット内に形成されたキャッピング材料層、キャッピング材料層上に形成された導電性プラグ、導電性プラグ上に形成されたベース層、および、ベース層上に形成された取付け材料層を有する。これらのピラーは、縦方向で互いに結合されてピラー構造を形成する。
本発明の他の実施形態は、ピラー構造を形成する方法に関する。この方法は、複数のピラーを形成する段階、各ピラーが、テンプレートウェハにエッチングされたピット内でキャッピング材料層を形成し、キャッピング材料層上に導電性プラグを形成し、導電性プラグ上にベース層を形成し、ベース層上に取付け材料層を形成することにより形成される;および、ピラー構造を形成するように、複数のピラーを縦方向で互いに結合させる段階を備える。
他の実施形態は、ブリッジ構造に関する。このブリッジ構造は、基板;基板上に形成されたブリッジ;基板上に形成された複数のピラースタック、各ピラースタックが、互いに重なって形成された複数のピラーを有し、各ピラーが、キャッピング材料層、キャッピング材料層上に形成された導電性プラグ、導電性プラグ上に形成されたベース層、および、ベース層上に形成された取付け材料層を含む;および、ピラースタックの頂部に形成された複数のチップを備える。
上記の概要は、本発明の例証される各実施形態または全ての実装形態を説明することを意図しているわけではない。
本願に含まれる図面は、本明細書に組み込まれ、その一部分を形成する。それらは、本発明の実施形態を例証し、記載部分と共に、本発明の原理を説明する。図面は、特定の実施形態の例示に過ぎず、本発明を限定しない。
図面内の要素は簡略化および明瞭化のために示されていることを理解されたい。簡略化のために、また、例証される実施形態の理解の助けになるために、商業的に実現可能な実施形態で有用または必要であり得る、十分に理解されている要素は示されていない場合もある。
本開示は、ファンアウト構造または相互接続ブリッジと併せて使用可能なピラー構造を説明する。詳細には、本開示は、複数のピラーを含むピラー構造を説明する。ピラーのそれぞれは、テンプレートウェハにエッチングされたピット内に形成されたキャッピング材料層、キャッピング材料層上に形成された導電性プラグ、導電性プラグ上に形成されたベース層、および、ベース層上に形成された取付け材料層を含む。これらのピラーは、縦方向で互いに結合されてピラー構造を形成する。互いに重なるようにピラーを積み重ねて、所望の総高さのピラー構造を形成することができ、ピラー構造を、ファンアウト構造または相互接続ブリッジ内で使用することができる。
本発明の様々な実施形態が、関係する図面を参照して本明細書で説明される。本発明の範囲から逸脱せずに、代替実施形態を考え出すことも可能である。以下の説明内および図面内では、要素間の様々な接続および位置関係(例えば、上、下方、隣接など)が記載されることに留意されたい。これらの接続および/または位置関係は、別段の指定がない限り、直接的なものでも、間接的なものでもよく、本開示は、この点について限定を行うことを意図しない。したがって、実体同士の結合は、直接的または間接的な結合を指すことができ、実体間の位置関係は、直接的または間接的な位置関係であり得る。間接的な位置関係の一例として、層「A」を層「B」の上に形成すると本説明内で言われた場合は、1つまたは複数の中間層(例えば、層「C」)が、層「A」および層「B」の関係する特性および機能性がその中間層により実質的に変えられない限りは、層「A」および層「B」の間に存在する状況が含まれる。
以下の定義および略語が、特許請求の範囲および明細書の解釈に使用される。本明細書では、「comprises」、「comprising」、「includes」、「including」、「has」、「having」、「contains」または「containing」という語、または、それらの他の任意の変形形態は、非排他的包含を対象とすることを意図している。例えば、要素のリストを含む組成物、混合物、工程、方法、物品、または、装置は、必ずしもそれらの要素のみに限定されず、明示的にリストされていない他の要素、または、こうした組成物、混合物、工程、方法、物品または装置に固有の他の要素を含み得る。
以後の説明の目的のために、「上」、「下」、「右」、「左」、「縦」、「水平」、「頂部」、「底部」といった語、および、それらの派生語は、図面内の向きでの、説明されている構造および方法に関係するものとする。「重ね合わせる」、「~の頂上に」、「~の頂部に」、「~上に位置決めされる」、または、「~の頂上に位置決めされる」といった言い回しは、第1の構造などの第1の要素が、第2の構造などの第2の要素上に存在することを意味し、ここでは、界面構造など、間に入る要素が、第1の要素および第2の要素の間に存在し得る。「直接接触」といった言い回しは、第1の構造などの第1の要素および第2の構造などの第2の要素が、2つの要素の界面にいかなる中間の導電、絶縁、または、半導体層も存在せずに接続されることを意味する。例えば、「第1の要素が第2の要素に対して選択的である」など、「~に対して選択的である」という言い回しは、第1の要素をエッチング可能であり、第2の要素が、エッチストップとして働くことが可能であることを意味することを留意されたい。
簡潔にするために、半導体素子および集積回路(IC)の作製に関する従来式の技術は、本明細書で詳細に説明される場合、または、されない場合がある。さらに、本明細書で説明される様々なタスクおよび工程ステップは、本明細書で詳細には説明されていない追加のステップまたは機能性を有するより包括的な手順または工程に組み込むことも可能である。具体的には、半導体素子および半導体ベースのICの製造における様々なステップは、周知のものであるので、簡潔にするために、多くの従来式ステップは、本明細書では簡単に述べられるのみであるか、または、周知の工程詳細が提供されずに全体的に省略されることとなる。
一般に、パッケージ化されてICになるマイクロチップを形成するのに使用される様々な工程は、4つの一般的なカテゴリー、すなわち、膜堆積、除去/エッチング、半導体ドーピング、および、パターニング/リソグラフィに含まれる。
堆積とは、材料をウェハ上で成長させる、ウェハ上で被覆する、または、ウェハに転写する任意の工程である。利用可能な技術には、数ある中でも特に、物理的気相成長(PVD)、化学的気相成長(CVD)、電気化学堆積(ECD)、分子ビームエピタキシ(MBE)が含まれ、より最近では、原子層堆積(ALD)が含まれる。他の堆積技術は、プラズマ加速化学気相成長(PECVD)であり、これは、プラズマ内のエネルギーを使用して、通常であれば、従来式のCVDに関連するより高い温度を要するはずの反応をウェハ表面で誘発する工程である。PECVD堆積中のエネルギッシュなイオン衝撃により、膜の電気的および機械的性質を改善することも可能である。
除去/エッチングは、ウェハから材料を取り除く任意の工程である。例には、エッチング工程(湿式または乾式)および化学機械平坦化(CMP)などが含まれる。除去工程の1つの例は、イオンビームエッチング(IBE)である。一般に、IBE(またはミリング)は、遠隔のブロードビーム・イオン/プラズマ源を利用して、物理的な不活性ガスおよび/または化学的な反応性ガス手段により基板材料を取り除く乾式プラズマエッチング方法を指す。他のプラズマエッチング技術同様に、IBEは、エッチング速度、異方性、選択性、均一性、アスペクト比、および、基板損傷の最小化などの利点を有する。乾式除去工程の他の例は、反応性イオンエッチング(RIE)である。一般に、RIEは、化学反応性の高いプラズマを使用してウェハに堆積された材料を取り除く。RIEを用いると、低圧力(真空)下で電磁場によりプラズマが生成される。RIEプラズマからの高エネルギーイオンが、ウェハ表面に衝突し、それと反応して材料を取り除く。
半導体ドーピングとは、例えば、トランジスタのソースおおびドレインを、一般には拡散および/またはイオン注入によりドーピングすることで電気的性質を変えることである。これらのドーピング工程に続いて、炉アニーリングまたは急速熱アニーリング(「RTA」)が行われる。アニーリングは、注入されたドーパントを活性化する働きをする。トランジスタ、および、それらのコンポーネントを接続および分離するために、導体(例えば、ポリシリコン、アルミニウム、銅など)および絶縁体(例えば、様々な形態のシリコン酸化物、窒化シリコンなど)の両方の膜が使用される。半導体基板の様々な領域の選択ドーピングより、電圧を印加することで基板の導電率を変えることが可能になる。これらの様々なコンポーネントの構造を作ることで、数百万のトランジスタを構築し、互いに結線させて、現代のマイクロエレクトロニック素子の複雑な回路を形成することができる。
半導体リソグラフィとは、半導体基板上に3次元レリーフ画像またはパターンを形成することであり、これは、その後で、パターンを基板に転写するために行われる。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによりパターンが形成される。トランジスタを作る複雑な構造、および、回路の数百万のトランジスタを接続する多くのワイヤを構築するために、リソグラフィおよびエッチングパターン転写のステップが、複数回繰り返される。ウェハへのプリント中の各パターンは、それより前に形成されたパターンと位置整合され、導体、絶縁体、および、選択的にドーピングされた領域が徐々に構築されて、最終素子が形成される。
ここで本発明の態様により具体的に関係する技術の概要を参照すると、背が高い(すなわち、高アスペクト比の)相互接続を作成するための2つの方法があり、それら方法のそれぞれは、特定の欠点を有する。これらの方法のうちの1つはCuボールを使用するものであり、このボールを落下させて、ふるいに通し、球体になるように高さ対幅比=1ではんだ付けする。これらの方法のうちの他の方法はめっきされたCuピラーを使用するものであり、このピラーは、一般にはダイ上にめっきされている。この2つ目の方法では、ピラーの高さ対幅のアスペクト比が、最高で2:1から3:1である。この2つ目の方法では、パターン形成されたウェットフィルムマスクまたはドライフィルムマスクを通しためっき加工という基本的制限が存在する。
本実施形態は、リリース工程を使用して、めっきされたピラー構造を他の基板からダイに転写する。選択されたエリアの転写により、要求される領域のみにピラーが置かれる。さらに、特定の実施形態では、選択的転写についての要求される領域は、捕獲パッドを含む領域である。換言すると、ピラーは、対応する捕獲パッドがある場合のみ転写される。また、フィリップチップ接合工程を使用することで複数回の転写を行って、リソグラフィ制御による正確な高さを有する高アスペクト比の構造を作ることが可能である。この高さは、ポジションモードのフリップチップボンダを使用して制御することが可能である。さらに、この高さは、はんだ層が所々に置かれた状態で、複数の先端部を「ストップ」として働かせることで制御することが可能である。
パッケージ内での複数のチップの異種混交的集積化のために、ラミネートの上方にシリコンブリッジ構造を組み込んで、2つまたはそれより多くのアクティブなダイを接続する微細ピッチ配線を提供することがしばしば望まれる。この構造は、2つの異なる高さ、そして場合によっては、異なる横方向サイズの複数の電気相互接続を要し得る。いくつかの相互接続は、高アスペクト比の構造、すなわち、大きな高さ-ピッチ比を要し得る。2つの異なるピッチ間で対面型相互接続が必要とされることもある。チップごとに異なるピッチおよび高さを考慮することを要し得る相互接続ブリッジを有するパッケージを構築するこれらの課題を考えると、本発明の実施形態は、ブリッジ構造についてオフセットを作り出すために、転写可能ピラー構造を使用して、ピラーフィーチャのサイズを正確に調整することを可能にする。
本実施形態は、独立した基板上にピラー構造を作り、ファンアウトパッケージまたはブリッジ構造内のチップについてオフセットを形成するために、所望のパッケージに構造を選択的に転写するための転写可能ピラー方法を利用する。この工程を繰返し実行して、アスペクト比により限定されずに、ピラー構造の全高をさらに増やすことが可能である。
ここで図面を、初めに図1Aを参照すると、この図は、実施形態による、製造工程のうちの一中間ステージにおける突起体位置にピットが設けられたテンプレートウェハの一例の断面図である。下記のステップのうちの特定のステップは、製造工程内の電気化学めっき加工ステップを含む。図1Aに示されるように、テンプレートウェハ100は、少なくとも1つの突起体位置103(図1Bも参照されたい)にピット105が設けられ、各ピット105を被覆する低粘着性の表面層またはシード層102で覆われる。図1Aでは単一のピット105が示されているが、テンプレートウェハ100は、複数のピット105を含んでもよいことを理解されたい。被覆されたピット105は、電流安定度に悪影響を及ぼさずにピット105内での核生成の助けになる局所的な電流集中を各ピット105内に引き起こす非平面状の表面を提供するが、これは、アンカー効果により、連続的な電力供給が可能になるからである。さらに、ピット105のキャビティにより、流体境界層が提供され、この層は、総体的な流れではなく拡散により質量移動をもたらし、槽撹拌により意図せずに核生成部位が外されることを阻止する。さらに、テンプレートウェハ100上の連続膜に電気めっきをする際に、シード層102が下にある構造(ピット105)と協働することにより、連続堆積のための安定した均一の電流が供給されながら、膜が固定されて、デラミネーションが阻止される。核生成部位は、シード層102に付着し、シード層102はピット105、および、それらの間の水平面に付着するので、電気めっき溶液は、相対的に粒子汚染のない状態にとどまる。ピット105により、次にめっきされる水平方向膜の拡張が可能になって、応力がリリースされる。最後に、テンプレートウェハ100を形成する応力をかけられた材料により、より厚く、破損のないめっき加工が容易になり、これにより、キャビティをめっきする金属内の応力、および、隣接し合うピット105間の平らな部分での膜デラミネーションによる応力の両方がリリースされる。さらに、テンプレートウェハ100を再生して再使用して、突起体を作製し、それを追加の物品に取り付けることができる。
特定の実施形態では、テンプレートウェハ100は、角柱状、円錐形、円筒状、または、ピラミッド型のピット105を有するシリコンウェハである。この例では、ピット105は、正方形の底面および正三角形状の辺101を有する逆ピラミッド形状を有する。マイクロピラーのアレイ、または、50マイクロメートルまたはミクロン(50μm)およびそれを下回るマイクロC4のボールグリッドアレイ(BGA)を用いてICチップにバンプを設けるために、または、こうしたウェハのためのテストプローブを形成するために、ピット105は1から25μmの深さ、好ましくは、8μmの深さであり、表面の対角線/直径は1から50μm、例えば、14μmである。ピット105は、例えば、ディープまたはシャロートレンチアイソレーション(STI)でのトレンチ形成で使用されるものなど、任意の周知半導体パターン形成およびエッチング工程を使用して形成され得る。任意の適当なウェットまたはドライエッチングが使用され得る。例えば、テトラメチルアンモニウムヒドロキシド(TMAHまたはTMAOH)を使用した異方性ウェットエッチングにより、テンプレートウェハ100の表面にピラミッド型のピット105がエッチングされる。他の例では、ウェットエッチングのためにKOHが使用され得る。さらに、周知のパターン形成およびエッチングを使用してピット105を形成することができるので、選択される特定の技術特徴に応じて、ピット105を任意のサイズおよび任意のピッチに縮小可能である。
シード層102は、各ピット105を被覆し、特定の実施形態では、シード層102は、金属層である複数の副層(図1Aでは示されていない)を有する。1つの例では、シード層102は、テンプレートウェハ100(例えば、シリコン基板)への良好な粘着性を保証するためにシリコンテンプレートウェハ100上に直接的に形成された、例えばチタンであるベース層を第1の副層として含む。この例では、シード層102は、均一な電流分布を保証し、電気めっき加工中の電流安定度を維持するためにベース層上に形成された、例えば、銅(Cu)、銀(Ag)、または、金(Au)などの高導電性層(図示せず)を第2の副層として含む。この例では、シード層102は、高導電性層上に形成された、例えばTiなどのシード材料の表面層(図示せず)を第3の副層として含む。Ti表面層上に形成される自然酸化物(図示せず)により、Ti表面層への粘着性が十分に低くなることが保証されて、後で、電気めっきされた材料を相対的に低い力で分離することが可能になる。
表面の非線形性または他の表面粗さにより、この例ではピットにより、核生成部位をめっきすることが容易にされ、次でめっきされる金属の、めっき加工中でのテンプレートウェハへの付着性が維持され、また、粘着性が十分に低いので、相対的に低い力でめっきがリリースされる。他の適当なシード材料は、例えば、ステンレス鋼およびクロム(Cr)を含み得る。また、シード層102は、その層がテンプレートウェハ100に十分に付着し、十分に均一な電流分布を提供するのであれば単一の金属層(例えば、図1Aに示されるようなもの)であってもよい。
ここで図1Bを参照すると、この図は、実施形態による、製造プロセスの次のステージにおける、図1Aのテンプレートウェハ100での転写可能ピラーの形成の一例の断面図である。特定の実施形態では、図1Bに示されるように、各転写可能ピラーが、堅い先端部キャップを形成するキャッピング材料層(または、ハードキャップ層106)を含み、この層は、テンプレートウェハ100上に犠牲層104を形成およびパターン形成した後にシード層102に電気めっきされる。パターン形成された犠牲層104は、シード層102で被覆された各ピット105の上方に突起体位置103を画定する。あるいは、複数の尖った先端部の実施形態では、各転写可能ピラーが、複数のピット105の上に形成され、ピット105間の表面が、パターン形成された犠牲層104により途中で遮られず、次でのめっき加工が、ピット105において、かつ、それらの間で均一に行われる。この単一の尖った先端部の例では、ハードキャップ層106は、突起体位置103でのみシード層102を覆い、ピット105を完全にライニングする。特定の実施形態では、ハードキャップ層106のキャッピング材料は、ニッケル(Ni)、コバルト(Co)、鉄(Fe)、金(Au)、または、適当なリフラクトリーメタル、または、それらの合金であり、例えば、1から30μm、好ましくは5μmの厚さに電気めっきされる。
ここで図1Cを参照すると、この図は、実施形態による、製造プロセスの次のステージにおける、図1Bのテンプレートウェハ100での転写可能ピラー150の形成の一例の断面図である。図1Cに示されるように、例えば銅である導電性プラグ108を、ハードキャップ層106にめっきし、こうすることで、めっきされた銅製の導電性プラグ108が、例えば1から100μm、好ましくは10μmの最小厚さを有するようにする。次に、好ましくはニッケルであるベース層110が、導電性プラグ108に電気めっきされる。次に、例えば金からなる中間層112が、ベース層110に塗布される。特定の実施形態では、中間層112は省略されてもよい。次いで、スズ/銀(Sn/Ag)はんだなど、好ましくは無鉛はんだである取付け材料114が、中間層112に電気めっきされる。この例では、ベース層110の厚さが、0.5から3μm、好ましくは2μmであり、取付け材料114の厚さが、1から100μm、好ましくは10μmである。また、この例では、逆さまの金属突起体、または、転写可能ピラー150(すなわち、キャップ層106、導電性プラグ108、ベース層110、中間層112、および、取付け材料114)が、各ピット105(図1B参照)を完全に充填する。図1Bに示される例では、導電性プラグ108は、ピット105を部分的にのみ充填(または平坦化)するように示されている(すなわち、導電性プラグ108の頂部には、ピット105の形状を依然有する小部分が存在している)。ただし、他の例では、十分な材料の導電性プラグ108が使用されて、ピット105が完全に充填されることを理解されたい。
ここで図1Dを参照すると、この図は、実施形態による、製造プロセスの次のステージにおける、図1Cのテンプレートウェハ100での転写可能ピラー150の形成の一例の断面図である。図1Dに示されるように、パターン形成された犠牲層104が、任意の典型的なウェットストリップ、リンス、および、乾燥の工程で取り除かれる。この除去ステップにより、図1Dの逆さまの転写可能ピラー150が露出される。粘着性は相対的に低いが、パターン形成された犠牲層104のレジスト材料がはぎ取られた際にフィーチャ(すなわち、逆さまの転写可能ピラー150)を適所で保持するのに十分な粘着性が依然存在する。
ここで図1Eを参照すると、この図は、実施形態による、製造プロセスの次のステージにおける、図1Dのテンプレートウェハ100での転写可能ピラー150の形成の一例の断面図である。図1Eに示されるように、転写可能ピラー150は、図1Dに示された眺めに対して逆さまにされ、物品116に取り付けられる位置に移動させられる。特定の実施形態では、物品116(または転写基板)は、図1Eに示されるように、セラミック、シリコン、または、有機基板であり得る。他の実施形態では、物品116が一時的な保持具である場合、それはガラスであってもよい。この例では、パッド151は、物品116上に形成された、好ましくは銅であるベース層118、ベース層118上に形成された、好ましくはニッケルである界面層120、および、界面層120上に形成された、好ましくは金である耐酸化層122を含む層状パッドである。はんだ付けを参照して説明されているが、転写可能ピラー150をパッド151に取り付けるために、例えば、接着などの任意の適当な取付け方法を使用することができる。
ここで図1Fを参照すると、この図は、実施形態による、転写可能ピラー150の一例の断面図であって、転写可能ピラーが物品116に取り付けられた後であり、かつ、転写可能ピラー150がテンプレートウェハ100から取り外された後の断面図である。図1Fに示されるように、露出された金属突起体(すなわち、転写可能ピラー150)が、物品116に取り付けられる。例えば、それは、はんだベースの取付け材料114をリフローすることで物品116上のパッド151にはんだ付けされる。転写可能ピラー150がパッド151に取り付けられると、テンプレートウェハ100をこじり外すための、または、それを引き外すための非常に小さな力を使用して、テンプレートウェハ100が、完成された被転写ピラー152(すなわち、転写可能ピラー150およびパッド151)(被転写ピラーと称することもできる)から分離される。さらに、被転写ピラー152は、リソグラフィにより画定することが可能なので、複数の被転写ピラー152を非常に微細なピッチにすることができ、また、それらを、非常に均一な高さに形成することができる。
ここで図1Gを参照すると、この図は、実施形態による、被転写ピラー152の一例の断面図であって、転写可能ピラーがテンプレートウェハ100から取り外された後であり、かつ、被転写ピラー152の先端部がはんだボール126に突き刺さった後の断面図である。本明細書で説明される実施形態のうちのいくつかでは、被転写ピラー152の先端部は、尖っているか、または、鋭利になっていることを理解されたい。しかし、他の実施形態では、被転写ピラー152の先端部は、鋭利で尖った輪郭を必ずしも有さない。さらに、図1Aから図1Gの例示的な実施形態での被転写ピラー152の先端部は、四角すい形状を有するが、他の適当な形状(例えば、円錐形状または平ら形状)を利用することもできる。図1Gに示されるように、はんだ基板124には、はんだボール126が形成される。物品116がはんだ基板124に近づくように移動させられるにつれて、被転写ピラー152の先端部が、はんだボールに部分的に(または完全に)埋め込まれる。特定の実施形態では、はんだボール126を加熱して、ボールを軟化させることができ(すなわち、完全にははんだを溶融またはリフローさせない)、これにより、被転写ピラー152の先端部が、はんだボール126に侵入する量を増やすことを可能することができる。特定の実施形態では、被転写ピラー152の先端部の挿入の後には、はんだボール126および被転写ピラー152の間には機械的な噛合いが存在し、これは、次ではんだボール126から被転写ピラー152が分離される場合には、それに耐える助けになり得る。特定の実施形態では、被転写ピラー152の先端部がはんだボール126に挿入された後、物品116(すなわち、図1Gの上部の基板)が取り除かれ、これにより、はんだ基板124上に、完成された構造153(すなわち、被転写ピラー152およびはんだボール126)が残される。下記でさらに説明されるように、複数のこうした完成された構造153を互いに積み重ねて、所望の総高さのピラーを形成することができる。さらに、様々な数の完成された構造153を積み重ねたものを用いて複数の異なるピラーを形成し、この結果、様々な総高さのピラーにすることができる。よって、ピラーを様々な高さにすることで、2つまたはそれより多くの異なる高さの電気相互接続を可能にするこができる。先で述べられたように、シリコンブリッジ構造をラミネートの上方に組み込んで、2つまたはそれより多くのアクティブなダイを接続する微細ピッチ配線を提供することがしばしば望まれ、この構造は、様々な高さの電気相互接続を要し得る。本実施形態の1つまたは複数の完成された構造153を構成するピラーは、これらの様々な高さに適応することができる。
ここで図1Hを参照すると、この図は、実施形態による、図1Fの被転写ピラー152の一例の断面図であって、転写可能ピラーがテンプレートウェハ100から取り外された後であり、かつ、被転写ピラー152の先端部がコイニング(または変形)されてフック形状が形成された後の断面図である。図1Hに示されるように、被転写ピラー152の先端部がある程度変形(すなわち、コイニング動作)または平らにされるまで、被転写ピラー152が変形基板180に押し付けられる。特定の例では、このコイニング工程の結果、被転写ピラー152の頂部の形状がある程度フック状になり、このことは、はんだボール126および被転写ピラー152の間の機械的な噛合いの助けになる。
本明細書で説明される様々な実施形態では、完成された被転写ピラー152が、多くの異なる積重ね構成(すなわち、被転写ピラー152およびはんだボール126を含む複数の完成された構造153が互いに積み重ねされたもの)において使用されて、多くの異なるファンアウト性能および構成が可能になる。つまり、被転写ピラー152の完成された構造(または、複数の完成された構造153のスタック)が、これらの異なるファンアウト構成を可能にするスペーサとして機能することができる。換言すると、完成された構造153を、様々なファンアウトに適応するように様々な高さに構築することができる。図1Aから図1Hの例は、被転写ピラー152上の単一の先端部を示しているが、被転写ピラー152は、ピラーの傾きを阻止または最小限にするために、複数の異なる先端部(例えば、図2Aに示されるような2つの先端部)を含んでもよいことを理解されたい。換言すると、2つまたはそれより多くの先端部を有する被転写ピラー152は、複数の接触点を有し、これらを用いて先端部は何らかの表面に接触するものであり、これらの複数の先端部は、高アスペクト比のピラーに、特定の度合いの縦方向安定度をもたらす。1つの被転写ピラー152自体が、プローブとして機能するための能力を有することもあるが、本実施形態では、完成された構造153は、極めて微細なピッチのリソグラフィ形成されたピングリッドアレイに類似したスペーサ(または相互接続ピラー)または導電性構造として機能することを理解されたい。
ここで図2Aから図2Gを、初めに図2Aを参照すると、この図面は、実施形態による、被転写ピラー152の先端部がはんだボール126に挿入された後であり、かつ、物品116が取り除かれる前の、図1Gの第1の完成された構造153-1(すなわち、被転写ピラー152およびはんだボール126)の一例の断面図である。例示を容易にするために、被転写ピラー152は、図1Aから図1Gについて先で説明されたコンポーネント層の全てを伴って図示されてはいない。図2Bに示されるように、物品116が取り除かれ、これにより、はんだ基板124上に第1の完成された構造153-1が残される。
ここで図2Cを参照すると、この図は、実施形態による、被転写基板200(例えば、素子ダイの基板)に転写される前の図2Bに示される第1の完成された構造153-1の一例の断面図である。図2Cに示されるように、被転写基板200には、例えば、銅層202、および、はんだ層204が設けられている。はんだ基板124は、それに形成された第1の完成された構造153-1が被転写基板200のはんだ層204に近接するように位置決めされる。
図2Dに示されるように、はんだ基板124が被転写基板200に近づくように移動させられ、こうすることで、被転写ピラー152がはんだ層204に接触するようになる。次いで、はんだ層204がリフローされて、被転写ピラー152を、被転写基板200の銅層202に接続する。
特定の実施形態では、転写可能ピラー150を、図1Fに示されるようにテンプレートウェハ100から物品116に転写し(例えば、ここでは、物品はセラミック、シリコン、または、有機基板であり得る)、次いで、図2Bに示されるように物品116からはんだ基板124に転写し、次いで、はんだ基板124から図2Cに示される被転写基板200に転写する工程の代替策として、転写可能ピラー150が、被転写基板200に直接的に接合されてもよい。つまり、特定の実施形態では、転写可能ピラー150は、はんだ基板を使用せずに転写することができる。換言すると、転写可能ピラー150を最終目的地基板に転写するための、任意の適当な数の異なるタイプの方法が存在し得る。また、他の実施形態では、転写可能ピラー150の尖った先端部は、それら先端部が上方向または下方向に方向付けられた状態で、それらの最終目的地基板に達し得ることを理解されたい。つまり、先端部は、上方向を向いていても、下方向を向いていてもよい。
ここで図2Eを参照すると、この図は、実施形態による、図2Dに示される被転写基板200に転写される前の第2の完成された構造153-2の一例の断面図である。第2の完成された構造153-2は、第1の完成された構造153-1と全く同じやり方(または、異なるやり方)で形成することができ、また、それと全く同じ構造(または異なる構造)を有することができることを理解されたい。例えば、図1Fに示された被転写ピラー152がテンプレートウェハ100から取り除かれた(例えば、第1の完成された構造153-1について)後、図1Aから図1Fについて先で議論されたものと同じやり方でテンプレートウェハ100を再使用して、第2の完成された構造153-2の被転写ピラー152を形成することができる。図2Eに示されるように、第2の完成された構造153-2の被転写ピラー152が、それより前に転写された第1の完成された構造153-1のはんだボール126に近接させられる。
図2Fに示されるように、第2の完成された構造153-2の被転写ピラー152が第1の完成された構造153-1のはんだボール126に接触した後、第1の完成された構造153-1のはんだボール126がリフローされて、第2の完成された構造153-2の被転写ピラー152を、第1の完成された構造153-1の被転写ピラー152に接続する。特定の実施形態では、第1の完成された構造153-1の被転写ピラー152の先端部(すなわち、ピラミッド型形状の先端部の頂点)が、第1の完成された構造153-1のはんだボールに十分深く埋め込まれ、こうすることで、それらが、第2の完成された構造153-2の被転写ピラー152に接触する。換言すると、第1の完成された構造153-1のはんだボール126のリフロー後高さHは、第1の完成された構造153-1の被転写ピラー152の円錐形先端部の高さと同じである。したがって、先端部同士を接触させた場合に、適切に制御された高さの全体的なピラー構造を実現することが可能である。しかし、先端部同士を接触させない場合でも、当業者に知られているように、フリップチップボンダで高さを制御することができることを理解されたい。
ここで図2Gを参照すると、この図は、実施形態による、図2Dに示される被転写基板200に転写された後の第3の完成された構造153-3の被転写ピラーの一例の断面図である。第2の完成された構造153-3は、第1の完成された構造153-1および第2の完成された構造153-2と全く同じやり方(または異なるやり方)で形成することができ、また、それらと全く同じ構造(または異なる構造)を有することができることを理解されたい。図2Gに示される第3の完成された構造153-3ははんだボール126を加えずに示されているが、他の例では、この構造ははんだボールを有してもよいことを理解されたい。したがって、図2Gに示されるように、非常に背が高い(すなわち、高アスペクト比の)ピラー構造250が、3つの独立した完成された構造の組み合わせにより形成される。完成された構造を組み合わせるこの工程を任意の適当な回数だけ繰り返して、特定の用途について望まれる高さのピラー構造250を得ることができることを理解されたい。各個別のピラー転写(すなわち、連続した各ピラー転写レベルについての異なるはんだ組成物などのはんだ階層構造を要し得る)の後に、または、複数ピラー構造全体が形成された後に、はんだリフロー動作を実行することもできることを理解されたい。この組み合わせたリフロー動作は、一時的な保持具基板上で、または、最終目的地基板上で実行され得る。
また、特定の実施形態では、転写可能ピラー150を先で説明されたように形成することができ、ここでは、転写可能ピラー150が、一時的な保持具に転写され、次いで、一時的な保持具上で積み重ねられ、次いで、一時的な保持具から素子ウェハに転写され、次いで、はんだがリフローされる。
ここで図3を参照すると、この図は、実施形態による、異なる基板層構成に取り付けられたピラー構造250の一例の断面図である。図3に示されるように、ピラー構造250は、異なる銅層およびはんだ層の構成を介して被転写基板200に取り付けられる。ピラー構造250のそれぞれについて単一の銅層202および単一のはんだ層204が提供された図2Cに示される実施形態とは対照的に、図3に示されるこの実施形態では、ピラー構造のそれぞれについて複数の銅層300およびはんだ層302が提供される。他の点については、ピラー構造250は、図2Gについて先で説明されたものと同じ構成を有する。
特定の実施形態では、ピラーのスタック(すなわち、ピラー構造250)は、ラミネート基板(例えば、図6Aに示されるラミネート基板600)に既に取り付けられていてもよく、次いで、それに被転写基板200を結合してもよい。このようにして、被転写基板200およびピラー構造250の組み合わせは、ラミネートを必ず伴うようになる。
ここで図4Aを参照すると、この図は、実施形態による、はんだリフロー前の厚い端子はんだ層400を有するピラー構造450の一例の断面図である。
ここで図4Bを参照すると、この図は、実施形態による、はんだリフロー後の厚い端子はんだ層400を有する図4Aのピラー構造450の一例の断面図である。
ここで図5Aから図5Cを、初めに図5Aを参照すると、実施形態による、複数の異なるピラー構造550を含むプレモールドピラーチップ506の一例が示されている。図5Aに示されるように、複数のピラー構造550(例えば、図2Gまたは図3に示されるピラー構造250、または、図4Bに示されるピラー構造450)が、テンプレートウェハ100上に提供されており、一時的な処理基板500に転写されることとなる。一時的な処理基板500上にリリース層502を形成して、次での一時的な処理基板500からのピラー構造550のリリースを可能にすることができる。
ここで図5Bを参照すると、実施形態による、ピラー構造550が一時的な処理基板500に転写された後の図5Aに示されるプレモールドピラーチップ506の一例が示されている。図5Bに示されるように、テンプレートウェハ100が取り除かれており、ピラー構造550の周りにモールドコンパウンド層552が形成される。
ここで図5Cを参照すると、実施形態による、ピラー構造550が一時的な処理基板500に転写された後であり、かつ、リリース層502および一時的な処理基板500が取り除かれた後の図5Bに示されるプレモールドチップ506の一例が示されている。特定の実施形態では、ラミネート基板への転写中に、一時的な処理基板500を取り付けたままにして、プレモールドピラーのウェハレベル(例えば、図6Aに示されるラミネート基板600)での転写工程を可能にすることができる。図5Cに示されるように、リリース層502および一時的な処理基板500が取り除かれ、これにより、複数のピラー構造550を含むプレモールドチップ506が残される。特定の実施形態では、プレモールドピラーチップ506の上面が平らになるように、最も上に位置する被転写ピラー152の先端部を平坦化工程(例えば、CMP)で取り除くことができる(図5Cでは示されていない)。つまり、被転写ピラー152の鋭利なピラミッド型形状の先端部は、複数の異なる被転写ピラー152を転写し、積み重ねるには有用であるが、最も上に位置する被転写ピラー152に対しては有用でない。
ここで図6Aから6Eを、初めに図6Aを参照すると、実施形態による、図5Cに示されるプレモールドピラーチップを含む、ファンアウトパッケージオンパッケージ(PoP)構造またはブリッジ構造のための転写ピラー構造の一例が示されている。図6Aに示されるように、ラミネート基板600が提供される。ラミネート基板600に、ブリッジ602がダイアタッチフィルム(DAF)604を用いて取り付けられる。図6Aに示されるように、ブリッジ602は、ブリッジ602の頂面に取り付けられたラミネート基板600(またはブリッジ処理基板)を使用して取り付けてもよく、次いで、このラミネート基板は、ブリッジ602の取付けの後で取り除かれる。よって、図6Aに示される矢印の方向にブリッジ602を移動させることで、ブリッジ602はラミネート基板600の頂部側に取り付けられる。ラミネート銅層606およびラミネートはんだバンプ608が、ラミネート基板600の様々な部分に形成される。これらのラミネート銅層606およびラミネートはんだバンプ608の位置は、下記でさらに詳細に議論されるように、これから取り付けられるプレモールドピラーチップ506内のピラー構造550の位置に対応する。
ここで図6Bを参照すると、実施形態による、ブリッジ602がラミネート基板600に取り付けられた後の図6Aのプレモールドピラーチップ506を含む、ファンアウトパッケージオンパッケージ(PoP)構造またはブリッジ構造のための転写ピラー構造が示されている。図6Bに示されるように、ブリッジ602がDAF604によってラミネート基板600に取り付けられた後、ラミネート基板600(またはブリッジ処理基板)は、ブリッジ602の頂面から取り除かれる。
ここで図6Cを参照すると、実施形態による、図6Bのプレモールドピラーチップ506を含む、ファンアウトパッケージオンパッケージ(PoP)構造またはブリッジ構造のための転写ピラー構造が示されており、ここでは、プレモールドピラーチップ506が、ラミネート基板600の表面に近接させられている。図6Cに示されるように、プレモールドピラーチップ506が、ラミネート基板600に近接させられる。先で議論されたように、プレモールドピラーチップ506は、個々のピラー構造550の位置がラミネート銅層606およびラミネートはんだバンプ608の位置に対応するように設計され得る。
ここで図6Dを参照すると、実施形態による、プレモールドピラーチップ506がラミネート基板600に取り付けられた後の図6Cのプレモールドピラーチップ506を含む、ファンアウトパッケージオンパッケージ(PoP)構造またはブリッジ構造のための転写ピラー構造が示されている。図6Dに示されるように、ピラー構造550の位置がラミネートはんだバンプ608の位置と同じになるように、プレモールドピラーチップ506が、ラミネートはんだバンプ608に接触させられる。特定の実施形態では、ラミネートはんだバンプ608を加熱またはリフローして、プレモールドピラーチップ506をラミネート基板600に固定することもできる。先で議論されたように、プレモールドピラーチップ506が、互いに積み重ねられた1つの、または、いくつかの完成された構造153(図2G参照)を含み、こうすることで、ピラー構造550の全体的な高さがブリッジ602の上面に概ね対応するようにしてもよいことを理解されたい。したがって、異なる高さを有する複数のブリッジ602が存在する限りは、異なるプレモールドピラーチップ506を、適当な数の完成された構造153を有するように設計することが可能であり、こうすることで、それぞれのピラー構造550の高さが、ブリッジ602の様々な高さに対応するようになる。次いで、隣接し合うラミネートはんだバンプ608の間、および、ブリッジ602およびプレモールドピラーチップ506の間に隙間があれば、それを充填するためにアンダーフィル層610(またはモールドコンパウンド)が加えられる。図6Dに示されるように、特定の実施形態では、プレモールドピラーチップ506およびブリッジ602の頂部にも、特定量のアンダーフィル層610を加えることができる。
ここで図6Eを参照すると、実施形態による、平坦化工程後であり、かつ、チップが加えられた後の、図6Dのプレモールドピラーチップ506を含む、ファンアウトパッケージオンパッケージ(PoP)構造またはブリッジ構造のための転写ピラー構造が示されている。図6Eに示されるように、ピラー構造550の先端部の尖った面が、CMP工程(または他の適当な材料除去工程)を使用して平坦化される。よって、平坦化工程の後、プレモールドピラーチップ506全体の頂面が、ブリッジ602の頂面と同じ高さになる。特定の実施形態では、ブリッジ構造は、平坦化を止めるための何らかのタイプの保護膜を要することがあり、それ対しては、後でエッチング除去などを行うことが可能である。これらの実施形態では、こうした保護膜の使用は、再配線層(RDL)またはパッドが形成されるかどうかなどに依存し得る。特定の実施形態では、構造の平坦化の後に、任意選択の再配線層(RDL)、パッド、または、バンプ作製工程が実施され得る。図6Eに示される例では、バンプ612が形成される。バンプ612の位置は、ピラー構造550上およびブリッジ602上の特定の電気接触点に対応し得る。第1のチップ616および第2のチップ618を、任意の適当な方法で全体構造に取り付けることができる。特定の例では、バンプ612の周りの隙間空間を充填するために、アンダーフィル層614が加えられ得る。特定の例では、チップ616、618の間の位置にモールド層620が加えられ得る。特定の実施形態では、複数のアンダーフィルを使用することができ、こうすることで、バンプピッチの差などに起因して、ブリッジ領域の中とブリッジ領域の外とで異なるアンダーフィルが存在し得る。
ここで図7Aから7Dを、初めに図7Aを参照すると、実施形態による、挿入の後にモールドされたピラー構造550(例えば、図2Gに示されたピラー構造250)を含む、ファンアウトパッケージオンパッケージ(PoP)構造またはブリッジ構造のための転写ピラー構造の一例が示されている。図7Aに示されるように、ピラー構造550の露出された先端部(例えば、ピラミッド型形状の先端部)が、先で説明されたように、はんだバンプ608に突き刺さるまで、ピラー構造がラミネートはんだバンプ608に接触させられる。図6Aから図6Eについて先で説明された実施形態とは対照的に、この実施形態のピラー構造550は、モールドされたチップ構造に埋め込まれない(または、その中で予め形成されない)。よって、このステージでは、はんだバンプ608がリフローされた後、高アスペクト比のピラー構造550が、転写基板(図7Aには示されていない)の除去後では自立構造となる。ピラー構造550の先端部がピラー構造の頂部側に方向付けられた(すなわち、下にある基板から離れている)図6Aから図6Eについて説明された実施形態とは対照的に、図7Cでは、ピラー構造550の先端部はピラー構造550の底部側に方向付けられていることに留意されたい。これに関して、ピラー構造の転写または形成工程の性質次第で、ピラー構造の先端部がどちら側に形成されているかは、素子の動作にとって極めて重要なことにはならないことを理解されたい。
ここで図7Bを参照すると、この図は、縦方向ピラー構造550間の介在空間に形成されたモールド層706を示している。
図7Cに示されるように、ピラー構造550が、CMP工程(または他の適当な材料除去工程)を使用して平坦化される。よって、平坦化ステップの後、ピラー構造550全体の頂面が、ブリッジ602の頂面と同じ高さになる。特定の実施形態では、構造の平坦化の後に、任意選択の再配線層(RDL)、パッド、または、バンプ作製工程が実施され得る。図7Cに示される例では、バンプ612が形成される。バンプ612の位置は、ピラー構造550上およびブリッジ602上の特定の電気接触点に対応し得る。第1のチップ616および第2のチップ618を、任意の適当な方法で全体構造に取り付けることができる。特定の例では、バンプ612の周りの隙間空間を充填するために、アンダーフィル層614が加えられ得る。特定の例では、チップ616、618の間の位置にモールド層620が加えられ得る。
ここで図7Dを参照すると、実施形態による、ラミネート基板600の除去後の図7Cの転写ピラー構造の一例が示されている。図7Dに示されるように、ラミネート基板600(または、保持具または一時的な基板)が取り除かれており、様々な相互接続バンプ750が加えられている。任意の適当な数の、または、様々な相互接続フィーチャを加えて、ブリッジ602および様々なピラー構造550に相互接続バンプ750を電気的に接続することができることを理解されたい(図7Dには示されていないが)。
ここで図8Aから8Cを、初めに図8Aを参照すると、実施形態による、予め形成されたb-ステージアンダーフィル/熱可塑性モールドコンパウンドに挿入されたピラー構造550(例えば、図2Gに示されたピラー構造250)を含む、ファンアウトパッケージオンパッケージ(PoP)構造またはブリッジ構造のための転写ピラー構造の一例が示されている。図8Aに示されるように、モールドコンパウンド層806(またはb-ステージアンダーフィル)が、ラミネート基板600の上で、ラミネート銅層606、ラミネートはんだバンプ608、DAF604、および、ブリッジ602の上方および周りに形成される。特定の例では、モールドコンパウンド層806が、ブリッジ602の頂面よりも上の高さになるように形成される。
ここで図8Bを参照すると、この図は、矢印の方向へとモールドコンパウンド層806に挿入されているピラー構造550(一時的転写基板808に取り付けられている)を示している。先で説明された他の実施形態同様に、単一のまたは複数に積み重ねられた被転写ピラーを用いて背の高いピラーを形成し、高い充填剤含量のこのb-ステージアンダーフィル(またはモールドコンパウンド層806)に挿入することが可能である。
図8Cに示されるように、ピラー構造550が、CMP工程(または他の適当な材料除去工程)を使用して平坦化される。よって、平坦化ステップの後、ピラー構造550全体の頂面が、ブリッジ602の頂面と同じ高さになる。特定の実施形態では、構造の平坦化の後に、任意選択の再配線層(RDL)、パッド、または、バンプ作製工程が実施され得る。図7Cに示される例では、バンプ612が形成される。バンプ612の位置は、ピラー構造550上およびブリッジ602上の特定の電気接触点に対応し得る。第1のチップ616および第2のチップ618を、任意の適当な方法で全体構造に取り付けることができる。特定の例では、バンプ612の周りの隙間空間を充填するために、アンダーフィル層614が加えられ得る。特定の例では、チップ616、618の間の位置にモールド層620が加えられ得る。
特定の実施形態では、はんだリフロー動作が成功したこと、および、ピラー構造が導電性を有することを保証するために、転写可能ピラースタックに電気的検査を実行することができる。ピラー構造がどのように作製されるか次第で、電気的検査を1回または複数回実行してもよく、この検査は、はんだリフローの前または後に実行することができる。
よって、本実施形態は、独立した基板上にピラー構造を作り、ファンアウトパッケージまたはブリッジ構造内のチップについてオフセットを形成するために、所望のパッケージに構造を選択的に転写するための転写可能ピラー方法を利用する。この工程を繰返し実行して、アスペクト比により限定されずに、ピラー構造の全高をさらに増やすことが可能である。
本発明の様々な実施形態の説明は、例示目的で提示されてきたが、包括的になること、または、開示された実施形態に限定されることが意図されるものではない。説明される実施形態の範囲から逸脱することのない多くの修正形態および変形形態が、当業者には明らかになるであろう。本明細書で使用される専門用語は、実施形態の原理、市場で見られる技術の実用的な適用、または、それに対する技術的改善を最適に説明するように、または、本明細書で開示される実施形態を他の当業者が理解することを可能にするように選択された。
本発明の一実施形態では、基板;前記基板上に形成されたブリッジ;少なくとも1つのピラー、各ピラーが、キャッピング材料層、前記キャッピング材料層上に形成された導電性プラグ、前記導電性プラグ上に形成されたベース層、および、前記ベース層上に形成された取付け材料層を有している;および、前記少なくとも1つのピラーの頂部に形成された少なくとも1つのチップを備えるブリッジ構造が提供される。前記ピラーは、尖った先端部を有し得る。
Claims (18)
- ピラー構造を形成する方法であって、
複数のピラーを形成する段階、各ピラーが、
テンプレートウェハにエッチングされたピット内でキャッピング材料層を形成し、
前記キャッピング材料層上に導電性プラグを形成し、
前記導電性プラグ上にベース層を形成し、
前記ベース層上に取付け材料層を形成する
ことにより形成される;および、
前記ピラー構造を形成するように、前記複数のピラーを縦方向で互いに結合させる段階
を備える方法。 - 前記取付け材料層が、はんだ材料である、請求項1に記載の方法。
- 前記複数のピラーを縦方向で互いに結合させる段階が、
転写基板を提供する段階;
前記複数のピラーのうちの第1のピラーを前記転写基板に取り付ける段階;
前記複数のピラーのうちの前記第1のピラーから第1のテンプレートウェハを取り除く段階;
前記複数のピラーのうちの前記第1のピラーに前記複数のピラーのうちの第2のピラーを取り付ける段階;および
前記複数のピラーのうちの前記第2のピラーから第2のテンプレートウェハを取り除く段階;
を有する、請求項1に記載の方法。 - 前記複数のピラーのそれぞれについて、前記取付け材料をリフローする段階をさらに備える、請求項3に記載の方法。
- 前記ピラー構造をプレモールドチップに埋め込む段階をさらに備える、請求項1に記載の方法。
- 前記複数のピラーのそれぞれが、前記テンプレートウェハに形成された前記ピットの形状に対応する先端部を含む、請求項1に記載の方法。
- 前記先端部が、円錐形状またはピラミッド型形状を有する、請求項6に記載の方法。
- 複数の前記ピラー構造を、ファンアウトPoP構造またはブリッジ構造に取り付ける段階;および
前記ピラー構造間の空間を充填するために充填層を提供する段階
をさらに備える、請求項1に記載の方法。 - 前記ピラー構造のうちの第1のピラー構造が、第1の数のピラーを含み、前記ピラー構造のうちの第2のピラー構造が、前記第1の数のピラーとは異なる第2の数のピラーを含む、請求項8に記載の方法。
- 前記複数のピラーのそれぞれが、前記ピットの形状に対応した尖った先端部を有し、前記方法が、前記尖った先端部を変形させる段階をさらに備える、請求項1に記載の方法。
- 複数のピラーを備えるピラー構造であって、各ピラーが
テンプレートウェハにエッチングされたピット内に形成されたキャッピング材料層、
前記キャッピング材料層上に形成された導電性プラグ、
前記導電性プラグ上に形成されたベース層、および
前記ベース層上に形成された取付け材料層
を有し、
前記複数のピラーが、縦方向で互いに結合されて、前記ピラー構造が形成された、
ピラー構造。 - 前記取付け材料層が、はんだ材料である、請求項11に記載のピラー構造。
- 前記ピラー構造が、プレモールドチップに埋め込まれた、請求項11に記載のピラー構造。
- 前記複数のピラーのそれぞれが、前記テンプレートウェハに形成された前記ピットの形状に対応する先端部を有する、請求項11に記載のピラー構造。
- 前記先端部が、円錐形状またはピラミッド型形状を有する、請求項14に記載のピラー構造。
- 複数の前記ピラー構造が、ファンアウトPoP構造またはブリッジ構造に取り付けられており、前記ピラー構造間の空間を充填するためにモールド層が形成された、請求項11に記載のピラー構造。
- 前記ピラー構造のうちの第1のピラー構造が、第1の数のピラーを含み、前記ピラー構造のうちの第2のピラー構造が、前記第1の数のピラーとは異なる第2の数のピラーを含む、請求項16に記載のピラー構造。
- 前記複数のピラーのそれぞれが、前記ピットの形状に対応する尖った先端部を有し、前記尖った先端部が変形された、請求項11に記載のピラー構造。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/115,882 US11587896B2 (en) | 2020-12-09 | 2020-12-09 | Transferrable pillar structure for fanout package or interconnect bridge |
US17/115,882 | 2020-12-09 | ||
PCT/IB2021/060500 WO2022123356A1 (en) | 2020-12-09 | 2021-11-12 | Transferrable pillar structure for fanout package or interconnect bridge |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024501399A true JP2024501399A (ja) | 2024-01-12 |
Family
ID=81849238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023531618A Pending JP2024501399A (ja) | 2020-12-09 | 2021-11-12 | ファンアウトパッケージまたは相互接続ブリッジのための転写可能ピラー構造 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11587896B2 (ja) |
JP (1) | JP2024501399A (ja) |
CN (1) | CN116583930A (ja) |
DE (1) | DE112021005934B4 (ja) |
GB (1) | GB2616769A (ja) |
WO (1) | WO2022123356A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI842536B (zh) * | 2023-05-22 | 2024-05-11 | 創新服務股份有限公司 | 銅柱之巨量轉移方法及裝置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10320337A1 (de) | 2003-05-06 | 2004-08-26 | Infineon Technologies Ag | Halbleiterwafer mit Kontaktsäulen für Flip-Chip-Kontakte und Verfahren zu seiner Herstellung |
US8193034B2 (en) | 2006-11-10 | 2012-06-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertical interconnect structure using stud bumps |
US9200883B2 (en) | 2011-05-05 | 2015-12-01 | International Business Machines Corporation | Transferable probe tips |
US9006031B2 (en) | 2011-06-23 | 2015-04-14 | Stats Chippac, Ltd. | Semiconductor device and method of forming EWLB package with standoff conductive layer over encapsulant bumps |
US9786622B2 (en) | 2011-10-20 | 2017-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package |
US8803333B2 (en) | 2012-05-18 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional chip stack and method of forming the same |
US9070586B1 (en) | 2014-02-22 | 2015-06-30 | International Business Machines Corporation | Method of forming surface protrusions on an article and the article with the protrusions attached |
US9391040B2 (en) | 2014-10-17 | 2016-07-12 | International Business Machines Corporation | Planarity-tolerant reworkable interconnect with integrated testing |
US10330701B2 (en) | 2014-02-22 | 2019-06-25 | International Business Machines Corporation | Test probe head for full wafer testing |
US10468363B2 (en) | 2015-08-10 | 2019-11-05 | X-Celeprint Limited | Chiplets with connection posts |
US10001508B2 (en) | 2016-06-17 | 2018-06-19 | International Business Machines Corporation | Integrated self-coining probe |
US10163798B1 (en) | 2017-12-22 | 2018-12-25 | Intel Corporation | Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same |
US20200335443A1 (en) * | 2019-04-17 | 2020-10-22 | Intel Corporation | Coreless architecture and processing strategy for emib-based substrates with high accuracy and high density |
US11239167B2 (en) * | 2019-12-04 | 2022-02-01 | International Business Machines Corporation | Cu—Cu bonding for interconnects on bridge chip attached to chips and packaging substrate |
-
2020
- 2020-12-09 US US17/115,882 patent/US11587896B2/en active Active
-
2021
- 2021-11-12 WO PCT/IB2021/060500 patent/WO2022123356A1/en active Application Filing
- 2021-11-12 CN CN202180081482.6A patent/CN116583930A/zh active Pending
- 2021-11-12 JP JP2023531618A patent/JP2024501399A/ja active Pending
- 2021-11-12 DE DE112021005934.3T patent/DE112021005934B4/de active Active
- 2021-11-12 GB GB2309405.5A patent/GB2616769A/en active Pending
Also Published As
Publication number | Publication date |
---|---|
GB202309405D0 (en) | 2023-08-09 |
DE112021005934B4 (de) | 2024-05-29 |
US11587896B2 (en) | 2023-02-21 |
WO2022123356A1 (en) | 2022-06-16 |
US20220181286A1 (en) | 2022-06-09 |
CN116583930A (zh) | 2023-08-11 |
DE112021005934T5 (de) | 2023-09-14 |
GB2616769A (en) | 2023-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9997467B2 (en) | Semiconductor packages and methods of forming the same | |
US8227295B2 (en) | IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV | |
US9865569B2 (en) | Planarity-tolerant reworkable interconnect with integrated testing | |
Khan et al. | Development of 3-D silicon module with TSV for system in packaging | |
US8898896B2 (en) | Method of making a connection component with hollow inserts | |
EP2273545B1 (en) | Method for insertion bonding and kit of parts for use in said method | |
CN107644870A (zh) | 半导体组件及封装方法 | |
KR20180086501A (ko) | 직접 접합을 위한 증가된 접촉 정렬 허용오차 | |
US8456004B2 (en) | Template wafer and process for small pitch flip-chip interconnect hybridization | |
US8859414B2 (en) | Electronic assemblies including mechanically secured protruding bonding conductor joints | |
JP5438114B2 (ja) | 材料ボンディングのための方法およびシステム | |
US9967982B2 (en) | Method of producing an interposer with microspring contacts | |
US9070586B1 (en) | Method of forming surface protrusions on an article and the article with the protrusions attached | |
TW201405738A (zh) | 具有穿孔內墊層的積體電路組件以及結合此電路組件的方法 | |
TW201142999A (en) | Chip package and fabrication method thereof | |
EP2826066A1 (en) | Semiconductor devices with close-packed via structures having in-plane routing and method of making same | |
TW201108381A (en) | Method for fabricating a through interconnect on a semiconductor substrate | |
US8530276B2 (en) | Method for manufacturing a microelectronic device and a microelectronic device thus manufactured | |
JP2024501399A (ja) | ファンアウトパッケージまたは相互接続ブリッジのための転写可能ピラー構造 | |
JP2013537363A (ja) | 犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体 | |
TWI787075B (zh) | 半導體封裝結構及其形成方法 | |
Tezcan et al. | Use of polymer liners for 3D-WLP TSVs: process, reliability and cost | |
Watanabe et al. | High-density room-temperature 3D chip-stacking using mechanical caulking with compliant bump and through-hole-electrode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230614 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20240411 |