JP2011258663A - 配線基板及び配線基板の製造方法 - Google Patents
配線基板及び配線基板の製造方法 Download PDFInfo
- Publication number
- JP2011258663A JP2011258663A JP2010130421A JP2010130421A JP2011258663A JP 2011258663 A JP2011258663 A JP 2011258663A JP 2010130421 A JP2010130421 A JP 2010130421A JP 2010130421 A JP2010130421 A JP 2010130421A JP 2011258663 A JP2011258663 A JP 2011258663A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- electrode
- copper
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000000034 method Methods 0.000 title claims description 24
- 239000010936 titanium Substances 0.000 claims abstract description 120
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 118
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 115
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 106
- 229910052802 copper Inorganic materials 0.000 claims abstract description 106
- 239000010949 copper Substances 0.000 claims abstract description 106
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 124
- 239000000758 substrate Substances 0.000 description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 36
- 229910052710 silicon Inorganic materials 0.000 description 36
- 239000010703 silicon Substances 0.000 description 36
- 239000011229 interlayer Substances 0.000 description 26
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000007747 plating Methods 0.000 description 10
- 239000004642 Polyimide Substances 0.000 description 8
- 229920001721 polyimide Polymers 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000010931 gold Substances 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 150000003608 titanium Chemical class 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000003801 milling Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- IAZDPXIOMUYVGZ-UHFFFAOYSA-N Dimethylsulphoxide Chemical compound CS(C)=O IAZDPXIOMUYVGZ-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- MKYBYDHXWVHEJW-UHFFFAOYSA-N N-[1-oxo-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propan-2-yl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(C(C)NC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 MKYBYDHXWVHEJW-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- HZAXFHJVJLSVMW-UHFFFAOYSA-N 2-Aminoethan-1-ol Chemical compound NCCO HZAXFHJVJLSVMW-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
- H05K2203/308—Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【解決手段】インターポーザ100において、配線パターン111は銅から形成される。また、貫通電極114も銅から形成される。また、酸化膜115は、貫通電極114に隣接して配置される。そして、酸化膜115と配線パターン111とは、密着層であるチタン膜117を介して積層される。また、貫通電極114と配線パターン111とは、チタン膜117を介することなく積層される。
【選択図】図1
Description
まず、本実施例1に係るインターポーザの構成について説明する。図1は、本実施例1に係るインターポーザ100の構成を示す断面図である。図1に示すように、本実施例1に係るインターポーザ100は、シリコン基板110を基材として形成され、配線パターン111及び配線パターン112を有する。配線パターン111は、シリコン基板110の一方の面に形成される。配線パターン112は、シリコン基板110の他方の面に形成される。また、インターポーザ100は、シリコン基板110を貫通する貫通孔113に形成された貫通電極114を有する。貫通電極114は、配線パターン111と配線パターン112とを電気的に接続する。
次に、本実施例1に係るインターポーザ100の製造方法について説明する。図2は、本実施例1に係るインターポーザ100の製造方法を示す図である。図2の(a)〜(f)は、各工程におけるインターポーザ100の断面を示している。
上述したように、本実施例1に係るインターポーザ100は、銅で形成された配線パターン111を有する。また、インターポーザ100は、銅で形成された貫通電極114を有する。また、インターポーザ100は、貫通電極114に隣接して配置された酸化膜115を有する。また、貫通電極114上及び酸化膜115上に配線パターン111が積層される。そして、酸化膜115と配線パターン111とは、チタン膜117を介して積層される。また、貫通電極114と配線パターン111とは、チタン膜117を介することなく直接積層される。したがって、本実施例1によれば、酸化膜115とチタン膜117との密着性を保ちつつ、貫通電極114と配線パターン111との接続を確保することができる。また、貫通電極114と配線パターン111とがチタン膜117を介さずに積層されるので、貫通電極114とチタン膜117との界面に剥離が生じることもない。
図5は、本実施例2に係るインターポーザ100の製造方法を示す図である。図5の(a)〜(f)は、各工程におけるインターポーザ100の断面を示している。
上述したように、本実施例2に係るインターポーザ100の製造方法では、酸化膜115の表面、及び、酸化膜115に隣接して配置された貫通電極114の表面にチタン膜117が形成される。また、貫通電極114上に開口穴が形成されたレジストパターン121がチタン膜117上に形成される。また、レジストパターン121をレジストマスクとして貫通電極114上のチタン膜117が除去される。そして、チタン膜117を除去したことで露出した貫通電極114の表面に配線パターン111及び112が形成される。すなわち、本実施例2によれば、貫通電極114の表面に電着や無電解めっきによって犠牲層119を形成することができない場合でも、パターニングによって貫通電極114と配線パターン111及び112とを積層させることができる。したがって、本実施例2に係る製造方法によれば、実施例1と同様に、酸化膜115とチタン膜117との密着性を保ちつつ、貫通電極114と配線パターン111との接続を確保することができる。また、貫通電極114と配線パターン111とがチタン膜117を介さずに積層されるので、貫通電極114とチタン膜117との界面に剥離が生じることもない。
111,112 配線パターン
114 貫通電極
115 酸化膜
117 チタン膜
Claims (6)
- 銅で形成された配線層と、
銅で形成された電極層と、
前記電極層に隣接して配置された絶縁層とを有し、
前記電極層上及び前記絶縁層上に前記配線層が積層されており、
前記絶縁層と前記配線層とが密着層を介して積層され、
前記電極層と前記配線層とが前記密着層を介することなく積層されたこと
を特徴とする配線基板。 - 前記絶縁層は、二酸化ケイ素で形成され、
前記密着層は、チタンで形成され、
前記電極層は、前記配線基板を貫通する貫通電極であること
を特徴とする請求項1に記載の配線基板。 - 絶縁層に隣接して配置された銅で形成された電極層の表面に犠牲層を形成する工程と、
前記絶縁層の表面及び前記犠牲層の表面に密着層を形成する工程と、
前記犠牲層及び前記犠牲層上に形成された密着層を除去する工程と、
前記犠牲層を除去したことで露出した前記電極層の表面及び前記密着層上に銅で配線層を形成する工程と
を含んだことを特徴とする配線基板の製造方法。 - 前記犠牲層を形成する工程では、前記犠牲層は前記電極層に接する側の面積が反対側の面積よりも小さくなるように形成され、
前記密着層を形成する工程では、前記密着層は前記犠牲層の厚さよりも薄く形成され、
前記犠牲層及び前記密着層を除去する工程では、前記犠牲層及び前記犠牲層上の密着層はリフトオフによって同時に除去されること
を特徴とする請求項3に記載の配線基板の製造方法。 - 前記犠牲層は、銅に反応しない剥離液で溶解する材料で形成され、
前記犠牲層及び前記密着層を除去する工程では、前記犠牲層は前記剥離液を用いて除去されること
を特徴とする請求項4に記載の配線基板の製造方法。 - 絶縁層の表面及び前記絶縁層に隣接して配置された銅で形成された電極層の表面に密着層を形成する工程と、
前記電極層上に開口穴が形成されたレジストパターンを前記密着層上に形成する工程と、
前記レジストパターンをレジストマスクとして前記電極層上の密着層を除去する工程と、
前記密着層を除去したことで露出した前記電極層の表面及び前記密着層上に銅で配線層を形成する工程と、
を含んだことを特徴とする配線基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010130421A JP5608430B2 (ja) | 2010-06-07 | 2010-06-07 | 配線基板及び配線基板の製造方法 |
US13/153,579 US8895868B2 (en) | 2010-06-07 | 2011-06-06 | Wiring substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010130421A JP5608430B2 (ja) | 2010-06-07 | 2010-06-07 | 配線基板及び配線基板の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011258663A true JP2011258663A (ja) | 2011-12-22 |
JP2011258663A5 JP2011258663A5 (ja) | 2013-05-16 |
JP5608430B2 JP5608430B2 (ja) | 2014-10-15 |
Family
ID=45063594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010130421A Active JP5608430B2 (ja) | 2010-06-07 | 2010-06-07 | 配線基板及び配線基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8895868B2 (ja) |
JP (1) | JP5608430B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9215810B2 (en) | 2012-03-13 | 2015-12-15 | Kabushiki Kaisha Nihon Micronics | Wiring base plate and method for manufacturing the same |
JP2017016993A (ja) * | 2015-06-29 | 2017-01-19 | 株式会社デンソー | 電子装置及びその製造方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6805633B2 (ja) * | 2016-08-24 | 2020-12-23 | 富士通株式会社 | 電子デバイスおよびその製造方法 |
CN113614911A (zh) * | 2019-03-26 | 2021-11-05 | 三菱综合材料株式会社 | 绝缘电路基板 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11220023A (ja) * | 1998-02-02 | 1999-08-10 | Sharp Corp | 半導体装置及びその製造方法 |
JP2004014848A (ja) * | 2002-06-07 | 2004-01-15 | Murata Mfg Co Ltd | 薄膜回路基板及びその製造方法 |
JP2008135482A (ja) * | 2006-11-27 | 2008-06-12 | Matsushita Electric Works Ltd | 貫通孔配線構造およびその形成方法 |
JP2009238957A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Electric Works Co Ltd | 基板へのビアの形成方法 |
JP2009295859A (ja) * | 2008-06-06 | 2009-12-17 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6319825B1 (en) * | 1999-05-12 | 2001-11-20 | Dongbu Electronics Co., Ltd. | Metallization process of semiconductor device |
US6617681B1 (en) * | 1999-06-28 | 2003-09-09 | Intel Corporation | Interposer and method of making same |
JP4533283B2 (ja) * | 2005-08-29 | 2010-09-01 | 新光電気工業株式会社 | 半導体装置の製造方法 |
JP5343245B2 (ja) | 2008-05-15 | 2013-11-13 | 新光電気工業株式会社 | シリコンインターポーザの製造方法 |
JP5498864B2 (ja) * | 2010-06-07 | 2014-05-21 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
-
2010
- 2010-06-07 JP JP2010130421A patent/JP5608430B2/ja active Active
-
2011
- 2011-06-06 US US13/153,579 patent/US8895868B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11220023A (ja) * | 1998-02-02 | 1999-08-10 | Sharp Corp | 半導体装置及びその製造方法 |
JP2004014848A (ja) * | 2002-06-07 | 2004-01-15 | Murata Mfg Co Ltd | 薄膜回路基板及びその製造方法 |
JP2008135482A (ja) * | 2006-11-27 | 2008-06-12 | Matsushita Electric Works Ltd | 貫通孔配線構造およびその形成方法 |
JP2009238957A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Electric Works Co Ltd | 基板へのビアの形成方法 |
JP2009295859A (ja) * | 2008-06-06 | 2009-12-17 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9215810B2 (en) | 2012-03-13 | 2015-12-15 | Kabushiki Kaisha Nihon Micronics | Wiring base plate and method for manufacturing the same |
JP2017016993A (ja) * | 2015-06-29 | 2017-01-19 | 株式会社デンソー | 電子装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5608430B2 (ja) | 2014-10-15 |
US8895868B2 (en) | 2014-11-25 |
US20110297430A1 (en) | 2011-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5544872B2 (ja) | 半導体装置及びその製造方法 | |
JP5395360B2 (ja) | 電子部品内蔵基板の製造方法 | |
JP4361826B2 (ja) | 半導体装置 | |
JP5331958B2 (ja) | 配線基板及び半導体パッケージ | |
JP5363384B2 (ja) | 配線基板及びその製造方法 | |
JP2008300507A (ja) | 配線基板とその製造方法 | |
JP2007311688A (ja) | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 | |
KR20090056824A (ko) | 배선 기판 및 전자 부품 장치 | |
JP5017872B2 (ja) | 半導体装置及びその製造方法 | |
JP4890959B2 (ja) | 配線基板及びその製造方法並びに半導体パッケージ | |
US8349736B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP5608430B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP5498864B2 (ja) | 配線基板及び配線基板の製造方法 | |
JP4061506B2 (ja) | 半導体装置の製造方法 | |
TWI771534B (zh) | 佈線板及其製造方法 | |
JP2008288607A (ja) | 電子部品実装構造の製造方法 | |
JP3874669B2 (ja) | 配線基板の製造方法 | |
JP2010067888A (ja) | 配線基板及びその製造方法 | |
JP5315447B2 (ja) | 配線基板及びその製造方法 | |
JP2011238742A (ja) | 配線基板の製造方法及び配線基板 | |
JP2007324232A (ja) | Bga型多層配線板及びbga型半導体パッケージ | |
JP4580752B2 (ja) | 半導体装置の製造方法 | |
JP2010283189A (ja) | 配線基板及びその製造方法 | |
JP4755454B2 (ja) | プリント基板の製造方法 | |
JP5226111B2 (ja) | Icモジュール及びその製造方法、並びにicモジュールを用いる埋め込み印刷回路基板及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130402 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140624 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140826 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140901 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5608430 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |