JP2011204782A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置 Download PDFInfo
- Publication number
- JP2011204782A JP2011204782A JP2010068547A JP2010068547A JP2011204782A JP 2011204782 A JP2011204782 A JP 2011204782A JP 2010068547 A JP2010068547 A JP 2010068547A JP 2010068547 A JP2010068547 A JP 2010068547A JP 2011204782 A JP2011204782 A JP 2011204782A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode layer
- metal
- metal nitride
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 73
- 239000002184 metal Substances 0.000 claims abstract description 71
- 150000004767 nitrides Chemical class 0.000 claims abstract description 49
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 33
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 17
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 13
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 13
- 239000007769 metal material Substances 0.000 claims abstract description 11
- 238000003860 storage Methods 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000011144 upstream manufacturing Methods 0.000 claims description 4
- 230000008859 change Effects 0.000 abstract description 60
- 239000010410 layer Substances 0.000 description 161
- 238000000034 method Methods 0.000 description 44
- 239000011229 interlayer Substances 0.000 description 22
- 230000008569 process Effects 0.000 description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 13
- 229910052760 oxygen Inorganic materials 0.000 description 13
- 239000001301 oxygen Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000000203 mixture Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010021143 Hypoxia Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- -1 or the like Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】抵抗変化層の高抵抗状態と低抵抗状態との間のスイッチングを従来に比してさらにスムーズに行うことができる不揮発性記憶装置を提供する。
【解決手段】下部電極層ＢＥと、金属酸化膜からなる抵抗変化層ＲＷと、上部電極層ＴＥとが積層された抵抗変化素子ＶＲを有し、上部電極層ＴＥ側から下部電極層ＢＥ側に電流が流れる不揮発性記憶装置において、上部電極層ＴＥは、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、下部電極層ＢＥは、金属材料によって構成される。
【選択図】図２
【解決手段】下部電極層ＢＥと、金属酸化膜からなる抵抗変化層ＲＷと、上部電極層ＴＥとが積層された抵抗変化素子ＶＲを有し、上部電極層ＴＥ側から下部電極層ＢＥ側に電流が流れる不揮発性記憶装置において、上部電極層ＴＥは、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、下部電極層ＢＥは、金属材料によって構成される。
【選択図】図２
Description
本発明は、不揮発性記憶装置に関する。
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive Random Access Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在するワード線との交差部に、アレイ状に配列して構成される（たとえば、特許文献１参照）。ここで、抵抗変化素子は、たとえば電圧の印加によって抵抗値を変化させることができる遷移元素を含む複酸化物からなる抵抗変化層と、抵抗変化層の上下にバリアメタルおよび接着層として機能する上部電極層および下部電極層と、を有する。上部電極層および下部電極層として、一般的にＰｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＴｉＮ，ＴａＮ，Ｒｈ／ＴａＡｌＮなどの材料が用いられる。
これらの上部電極層および下部電極層は、抵抗変化層との組み合わせによって高抵抗状態と低抵抗状態との間のスイッチングが上手く行われないことがあるので、抵抗変化層を構成する材料によって選択される。
本発明は、抵抗変化層の高抵抗状態と低抵抗状態との間のスイッチングを従来に比してさらにスムーズに行うことができる不揮発性記憶装置を提供することを目的とする。
本発明の一態様によれば、第１の電極と、金属酸化膜からなる不揮発性記憶層と、第２の電極とが積層された不揮発性記憶素子を有し、前記第１の電極側から前記第２の電極側に電流が流れる不揮発性記憶装置において、前記第１の電極は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、前記第２の電極は、金属材料によって構成されることを特徴とする不揮発性記憶装置が提供される。
また、本発明の一態様によれば、第１の電極と、金属酸化膜からなる不揮発性記憶層と、第２の電極とが積層された不揮発性記憶素子を有し、前記第１の電極側から前記第２の電極側に電流が流れる不揮発性記憶装置において、前記第１の電極は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、前記第２の電極は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して金属元素が多く含まれることを特徴とする不揮発性記憶装置が提供される。
さらに、本発明の一態様によれば、整流素子と、前記整流素子での電流が流れる方向に対して上流側に、前記整流素子に接して設けられる金属酸化膜からなる不揮発性記憶層と、前記不揮発性記憶層の前記整流素子とは対向する側に設けられる電極層と、を有する不揮発性記憶素子と、を備える不揮発性記憶装置であって、前記電極層は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、前記整流素子は、前記金属酸化膜中の金属元素よりも電気陰性度の大きい元素からなる半導体材料によって構成されることを特徴とする不揮発性記憶装置が提供される。
本発明によれば、抵抗変化層の高抵抗状態と低抵抗状態との間のスイッチングを従来に比してさらにスムーズに行うことができるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
（第１の実施の形態）
図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｘ方向（行方向）に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さにＹ方向（列方向）に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差部に抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。この例では、抵抗変化素子ＶＲは一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続されている。
図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｘ方向（行方向）に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さにＹ方向（列方向）に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差部に抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。この例では、抵抗変化素子ＶＲは一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続されている。
図２は、第１の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。この図は、たとえば図１のＹ方向に沿ったあるビット線ＢＬ上の断面の一部の様子を示している。Ｘ方向に延在するワード線ＷＬ上には、メモリセルＭＣを構成する整流素子Ｄと抵抗変化素子ＶＲが積層され、抵抗変化素子ＶＲ上にＹ方向に延在するビット線ＢＬが形成されている。
整流素子Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなり、ワード線ＷＬ上に形成される。ここでは、整流素子Ｄは、ワード線ＷＬ側から厚さ約２０ｎｍのＰ型ポリシリコン膜ＤＰ、厚さ約１１０ｎｍのＩ型ポリシリコン膜ＤＩ、厚さ約２０ｎｍのＮ型ポリシリコン膜ＤＮを順に積層させたＰＩＮ構造を有するポリシリコン層によって構成される場合を例示している。また、この例では、整流素子Ｄは、ビット線ＢＬからワード線ＷＬに向けて電流を流すように配置されている。
抵抗変化素子ＶＲは、下部電極層ＢＥ、不揮発性記憶層としての抵抗変化層ＲＷおよび上部電極層ＴＥと、を有する。抵抗変化層ＲＷは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化膜によって構成される。金属酸化膜として、たとえばＨｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ａｌ，Ｍｎ，Ｔｉ，Ｔａ，Ｗなどの元素を少なくとも１種以上含む金属酸化膜を例示することができる。不揮発性記憶装置として使用する際には、抵抗変化層ＲＷには、酸素欠損が導入されており、電気的な伝導経路であるフィラメントが局所的に形成されている。
なお、抵抗変化素子ＶＲにおいては、電流の流れる方向を基準にして、上流側の電極を陽極といい、下流側の電極を陰極という。そのため、図２の例では、下部電極層ＢＥは陰極となり、上部電極層ＴＥは陽極となる。
陰極、図２の例では下部電極層ＢＥは、上記抵抗変化層ＲＷと反応して抵抗変化層ＲＷの可変抵抗性を損なわない金属材料または金属窒化物材料からなる。このような下部電極層ＢＥとして、たとえば、Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｉｒ，Ｃｏ，Ａｌ，Ｔｉ，Ｗ，Ｍｏ，Ｔａなどから選択される少なくとも１つの金属材料、またはＴｉ，Ｗ，Ｍｏ，Ｔａなどから選択される少なくとも１つの金属材料の窒化物を用いることができる。下部電極層ＢＥを金属窒化物で構成する場合には、金属窒化物の化学量論比に比して金属元素の割合が多くなるように形成される。化学量論比で表した金属窒化物の組成式をＭaＮb（ただし、Ｍは金属元素を表し、ａ，ｂは正の整数を表す）とし、下部電極層ＢＥで使用される金属窒化物の組成式をＭxＮyとすると、次式（１）を満たすようなｘが選択される。また、以下では、次式（１）を満たすような組成式ＭaＮbを有する金属窒化物を金属リッチな金属窒化物という。
ｘ＞ａｙ／ｂ ・・・（１）
ｘ＞ａｙ／ｂ ・・・（１）
陽極、図２の例では上部電極層ＴＥは、上記抵抗変化層ＲＷと反応して抵抗変化層ＲＷの可変抵抗性を損なわない金属窒化物材料からなる。このような上部電極層ＴＥとして、たとえば、Ｔｉ，Ｗ，Ｍｏ，Ｔａなどから選択される少なくとも１つの金属材料の窒化物を用いることができる。また、上部電極層ＴＥは、金属窒化物の化学量論比に比して窒素元素の割合が多くなるように形成される。化学量論比で表した金属窒化物の組成式をＭaＮbとし、下部電極層ＢＥで使用される金属窒化物の組成式をＭxＮyとすると、次式（２）を満たすようなｙが選択される。また、以下では、次式（２）を満たすような組成式ＭaＮbを有する金属窒化物を窒素リッチな金属窒化物という。
ｙ＞ｂｘ／ａ ・・・（２）
ｙ＞ｂｘ／ａ ・・・（２）
ここで、抵抗変化型メモリにおける高抵抗状態と低抵抗状態との間の遷移について説明する。図３は、抵抗変化素子における高抵抗状態と低抵抗状態との間の遷移状態のモデルを模式的に示す図である。一般的に、抵抗変化型メモリを形成した直後では、抵抗変化層ＲＷは絶縁体の状態にあるので、メモリセルＭＣ（上部電極層ＴＥと下部電極層ＢＥとの間）に高電圧を印加して低抵抗化するフォーミング処理が行われる。図３（ａ）に示されるように、フォーミング処理によって、メモリセルＭＣにはフィラメントＦと呼ばれる電流経路が生じる。このフィラメントＦは、抵抗変化層ＲＷ内での酸素欠損の領域が連なって形成されるものと考えられている。そのために低抵抗となる。このフォーミング処理が施されると、メモリセルＭＣは、不揮発性記憶素子として機能することが可能となる。
フォーミング処理後は低抵抗状態にあるので、抵抗変化層ＲＷを高抵抗化するリセット処理が行われる。リセット処理では、メモリセルＭＣに電圧を印加し、所定の電流量になると、抵抗変化層ＲＷがジュール熱によって高抵抗化する。これは、図３（ｂ）に示されるように、陽極、すなわち上部電極層ＴＥ、からフィラメントＦに酸素が供給されることによるものであると考えられる。ここで、本実施の形態のように下部電極層ＢＥに金属材料または金属リッチな金属窒化物材料を用い、上部電極層ＴＥに窒素リッチな金属窒化物材料を用いた場合にも、同様に上部電極層ＴＥ（陽極）から供給される酸素によってフィラメントＦが酸化され、高抵抗化する。
一方、リセット処理によって高抵抗状態となったメモリセルＭＣに対しては、抵抗変化層ＲＷを低抵抗化するセット処理が行われる。セット処理では、メモリセルＭＣに電圧を印加すると、抵抗変化層ＲＷが低抵抗化する。これは、図３（ｃ）に示されるように、陽極、すなわち上部電極層ＴＥ、近傍のフィラメントＦで酸素欠損が生じることによるものであると考えられる。ここで、本実施の形態のように下部電極層ＢＥに金属材料または金属リッチな金属窒化物材料を用い、上部電極層ＴＥに窒素リッチな金属窒化物材料を用いた場合には、窒素を過剰に含む上部電極層ＴＥ（陽極）が酸素を解放しやすい状態となる一方、金属を過剰に含む下部電極層ＢＥ（陰極）が下部電極層ＢＥ側からの酸素を捕獲し、抵抗変化層ＲＷ内を上部電極層ＴＥ側に酸素が拡散しにくくなり、フィラメントＦが酸化されてしまうことを防ぐ。
このように、下部電極層ＢＥを金属材料または金属元素リッチな金属窒化物材料で構成し、上部電極層ＴＥを窒素リッチな金属窒化物材料で構成することで、リセット処理／セット処理時に抵抗変化層ＲＷ内でフィラメントＦの酸化／還元を生じさせることが可能となる。
つぎに、図２に示される不揮発性記憶装置の製造方法について説明する。図４−１〜図４−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、図１のワード線ＷＬに沿った断面で、複数のメモリセルＭＣが形成される場合を例に挙げて説明する。
まず、図４−１（ａ）に示されるように、まず、図示しないＳｉ基板などの基板上に第１の層間絶縁膜１０を形成し、この第１の層間絶縁膜１０にＸ方向に延在する第１の配線１１（ワード線ＷＬ）を、ダマシン法などの方法によって形成する。なお、この第１の層間絶縁膜１０の下層の基板には、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタなどの素子が形成されている。ついで、第１の配線１１が形成された第１の層間絶縁膜１０上に、ＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって、厚さ約２０ｎｍのＮ型アモルファスシリコン膜２１１Ａ、厚さ約１１０ｎｍのＩ型アモルファスシリコン膜２１２Ａおよび厚さ約２０ｎｍのＰ型アモルファスシリコン膜２１３Ａを順に堆積させて、整流層２１を形成する。Ｎ型アモルファスシリコン膜２１１Ａは、Ｐ（リン）などのＮ型不純物を導入しながらシリコン膜を堆積することによって得られ、Ｉ型アモルファスシリコン膜２１２Ａは、不純物を導入しない環境でシリコン膜を堆積することによって得られ、Ｐ型アモルファスシリコン膜２１３Ａは、Ｂ（ホウ素）などのＰ型不純物を導入しながらシリコン膜を堆積することによって得られる。
その後、図４−１（ｂ）に示されるように、スパッタ法やＣＶＤ法などの方法によって、整流層２１上に５ｎｍ程度の厚さの下部電極層２２を形成する。ここでは、整流層２１は、第１の配線１１側にＮ型アモルファスシリコン膜２１１Ａが形成される構造となっているので、下部電極層２２は、Ｐ型アモルファスシリコン膜２１３Ａ上に形成されることになる。つまり、下部電極層２２は陰極となる。そのため、下部電極層２２として、金属膜または金属リッチな金属窒化物膜を用いることができる。金属リッチな金属窒化物膜を形成する場合には、下部電極層２２中に含まれる金属が化学量論比に比べて多くなるような条件で成膜が行われる。
続けて、図４−１（ｃ）に示されるように、スパッタ法やＣＶＤ法などの方法によって、下部電極層２２上に、１０ｎｍ程度の厚さのたとえばＨｆＯ膜からなる抵抗変化層２３と、５ｎｍ程度の厚さの上部電極層２４を積層して形成する。ここでは、上部電極層２４は陽極となるので、上部電極層２４として、窒素リッチな金属窒化膜が形成される。このとき、上部電極層２４中に含まれる窒素が化学量論比に比べて多くなるような条件で成膜が行われる。
さらに、図４−２（ａ）に示されるように、スパッタ法などの成膜法によって、上部電極層２４上に、キャップ膜２５を形成する。このキャップ膜２５として、たとえばＷ膜を用いることができる。キャップ膜２５は、上部電極層２４と上層の第２の配線３１とを接続するために、プロセス上導入される膜である。
ついで、図４−２（ｂ）に示されるように、キャップ膜２５上に図示しないレジストを塗布し、リソグラフィ技術によって所望のパターンとなるようにパターニングして、マスクを形成する。そして、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによって、キャップ膜２５、上部電極層２４、抵抗変化層２３、下部電極層２２および整流層２１を加工して、柱状のメモリセルパターンが二次元的に配置されたメモリセルアレイパターンを形成する。このとき、柱状の各メモリセルパターンは、第１の配線１１上に整流層２１、下部電極層２２、抵抗変化層２３、上部電極層２４およびキャップ膜２５が順に積層された構造となる。
その後、図４−２（ｃ）に示されるように、柱状に加工されたメモリセルパターン間を埋め、キャップ膜２５の上面よりも高くなるように第２の層間絶縁膜２０を堆積する。ここでは、たとえばプラズマＣＶＤ法によって形成されるＨＤＰ−ＵＳＧ（High density Plasma−Undoped Silicate Glasses）膜を第２の層間絶縁膜２０として堆積する。そして、ＣＭＰ（Chemical Mechanical Polishing）法などの方法によって、キャップ膜２５の上面が露出するまで第２の層間絶縁膜２０の上面を平坦化する。ここで、キャップ膜２５を形成せずに平坦化を行った場合には、第２の層間絶縁膜２０の上面の後退とともに、上部電極層２４や抵抗変化層２３をＣＭＰ処理してしまう可能性がある。上部電極層２４や抵抗変化層２３をＣＭＰ処理してしまうと、特性が変化してしまう可能性があり、好ましくない。そこで、上部電極層２４上にキャップ膜２５を形成することによって、上部電極層２４がＣＭＰ処理されてしまうことを防ぎ、特性の劣化を防止している。
ついで、図４−３に示されるように、キャップ膜２５と第２の層間絶縁膜２０上に、図示しない第３の層間絶縁膜を形成し、上面を平坦化させる。その後、レジスト材料を第３の層間絶縁膜上に塗布し、リソグラフィ技術によって、メモリセルパターンの形成位置上で第２の配線３１（ビット線ＢＬ）と対応した開口形状となるようにマスクを形成する。その後、このマスクを用いてキャップ膜２５が露出するまで第３の層間絶縁膜をＲＩＥ法などでエッチングして、第２の配線形成用の溝を形成し、Ｗなどのメタル材料を埋め込んで、Ｙ方向に延在する第２の配線３１（ビット線ＢＬ）を形成する。以上によって、１層目のメモリ層が形成される。
なお、この後、図４−４に示されるように、上記の工程を必要回数だけ繰り返し行って、互いに直交する上下の配線間にメモリセルが挟持された構造を多層化してもよい。図４−４では、２層形成した場合を示している。２層目のメモリ層は、第２の配線３１（ビット線ＢＬ）上に、整流層４１、下部電極層４２、抵抗変化層４３、上部電極層４４およびキャップ膜４５が、柱状のメモリセルパターンに加工され、各メモリセルパターン間に第４の層間絶縁膜４０が埋め込まれている。また、第４の層間絶縁膜４０上には、第５の層間絶縁膜５０が形成され、第５の層間絶縁膜５０にはダマシン法によって、第３の配線５１（ワード線ＷＬ）がＸ方向に延在するように埋め込まれて形成される。
２層目のメモリ層の場合には、上層が第３の配線５１（ワード線ＷＬ）となるので、ビット線ＢＬからワード線ＷＬ方向に電流が流れるように整流層４１が形成される。すなわち、整流層４１は、第２の配線３１上に、Ｐ型アモルファスシリコン膜４１３Ａ、Ｉ型アモルファスシリコン膜４１２ＡおよびＮ型アモルファスシリコン膜４１１Ａが順に積層された構造を有する。また、整流層４１の電流を流す向きが１層目のメモリ層とは異なるので、２層目の下部電極層４２は陽極となり、窒素リッチな金属窒化膜によって構成され、上部電極層４４は陰極となり、金属膜または金属リッチな金属窒化膜によって構成される。以上によって、２層目のメモリ層が形成される。さらに、多層構造を形成する場合には、上記した手順と同様の手順で、奇数層目のメモリ層は、上記の１層目のメモリ層と同様の構造を有し、偶数層目のメモリ層は、上記の２層目のメモリ層と同様の構造を有するように形成すればよい。このようにして、上下に隣接するメモリ層間で、ビット線またはワード線が共有された構造となる。
そして、熱処理を行い、アモルファスシリコン膜２１１Ａ〜２１３Ａ，４１１Ａ〜４１３Ａで形成された整流層２１を結晶化させるとともに活性化させる。以上によって、不揮発性記憶装置が得られる。
なお、上述した説明では、第１の配線１１上に、整流層２１と抵抗変化層２３がこの順で積層される場合を示したが、第１の配線１１上に抵抗変化層２３と整流層２１の順に積層されるようにしてもよい。さらに、整流層としてＰＩＮ接合構造の半導体層を用いる場合を示したが、ＰＮ接合構造やショットキー接合構造などのダイオードを用いてもよいし、ＭＩＭ（Metal-Insulator-Meta）構造やＳＩＳ（Silicon-Insulator-Silicon）構造などを用いてもよい。
また、不揮発性記憶装置の製造方法は、上記したものに限られるものではない。たとえば、第１の配線層、第１の整流層、第１の下部電極層、第１の抵抗変化層、第１の上部電極層および第１のキャップ膜を形成した後、第１のキャップ膜から第１の配線層までを第１の方向に延在するラインアンドスペースパターン状に加工する。ついで、加工した構造物間に層間絶縁膜を埋め込み、第１のキャップ膜が露出した状態の層間絶縁膜上に第２の配線層、第２の整流層、第２の下部電極層、第２の抵抗変化層、第２の上部電極層および第２のキャップ膜を形成し、第２のキャップ膜から第１の整流層までを、第１の方向に直交する第２の方向に延在するラインアンドスペースパターン状に加工し、加工した構造物間に層間絶縁膜を埋め込む。このような処理を複数回行い、最後は、下層のキャップ膜が露出した層間絶縁膜上に配線層を形成し、下層に形成したラインアンドスペースパターンとは異なる方向のラインアンドスペース状に直下の配線層の上に形成される整流層までを加工し、加工した構造物間に層間絶縁膜を埋め込む。これによって、互いに直交する上下の配線層の交差位置に整流層、下部電極層、抵抗変化層、上部電極層およびキャップ膜が柱状に加工された抵抗変化型メモリセルが挟持された構造の不揮発性記憶装置を得ることができる。
第１の実施の形態では、抵抗変化素子ＶＲの電流の流れる下流側の電極（陰極）に金属膜または金属リッチな金属窒化膜を用い、上流側の電極（陽極）に窒素リッチな金属窒化膜を用いた。これによって、抵抗変化層ＲＷを低抵抗化するセット処理時に、陽極付近では酸素が抜けやすく、陰極では陰極側から供給される酸素が陰極を構成する金属元素によって捕らえられるので、セット処理後に陰極から供給される酸素によって高抵抗化してしまう虞を除去することができる。つまり、各メモリセルＭＣでスイッチング動作が不良となることを防止することができる。その結果、メモリセルアレイ中のすべてのメモリセルＭＣの数に対するスイッチングしないメモリセルＭＣの割合であるスイッチ確率を低下させるとともに、抵抗変化素子ＶＲの耐性を改善することができるという効果を有する。
（第２の実施の形態）
図５は、第２の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。第２の実施の形態では、第１の実施の形態の図２と比較して、抵抗変化素子ＶＲの陰極としての下部電極層ＢＥが省略された構造となっている。また、ここでは、整流素子Ｄは、ポリシリコンによって構成されており、抵抗変化層ＲＷは、Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ａｌ，Ｍｎ，Ｔｉ，ＴａおよびＷの群から選択される少なくとも１つの金属元素を含む酸化膜によって構成されている。なお、第１の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略している。
図５は、第２の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。第２の実施の形態では、第１の実施の形態の図２と比較して、抵抗変化素子ＶＲの陰極としての下部電極層ＢＥが省略された構造となっている。また、ここでは、整流素子Ｄは、ポリシリコンによって構成されており、抵抗変化層ＲＷは、Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ａｌ，Ｍｎ，Ｔｉ，ＴａおよびＷの群から選択される少なくとも１つの金属元素を含む酸化膜によって構成されている。なお、第１の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略している。
整流素子Ｄを構成するＳｉは、抵抗変化層ＲＷを構成する金属元素よりも電気陰性度が大きいので、セット処理時に整流素子Ｄ側から供給される酸素が、整流素子Ｄを構成するＳｉと結びつくようになる。つまり、整流素子Ｄが、第１の実施の形態の陰極（下部電極層ＢＥ）を構成する金属膜または金属リッチな金属窒化膜と同様の働きをするので、このような構造においては、陰極（下部電極層ＢＥ）を省略することができる。
なお、このような不揮発性記憶装置も、第１の実施の形態で説明した製造方法と同様の方法で製造することができる。
第２の実施の形態によれば、抵抗変化層ＲＷを構成する金属元素よりも電気陰性度の大きい元素のＳｉによって整流素子Ｄを構成したので、セット処理時に整流素子Ｄ側から抵抗変化層ＲＷに供給される酸素が整流素子Ｄで捕まえられ、抵抗変化層ＲＷに酸素が供給されてしまい、低抵抗化したフィラメントが再び高抵抗化されることを防ぐことができる。また、整流素子Ｄが抵抗変化素子ＶＲの陰極と同等の働きを有するので、陰極を省略することができ、不揮発性記憶装置の構造が簡略化するという効果も有する。
１０，２０，４０，５０…層間絶縁膜、１１…第１の配線、２１，４１…整流層、２２，４２…下部電極層、２３，４３…抵抗変化層、２４，４４…上部電極層、２５，４５…キャップ膜、３１…第２の配線、５１…第３の配線、２１１Ａ，４１１Ａ…Ｎ型アモルファスシリコン膜、２１２Ａ，４１２Ａ…Ｉ型アモルファスシリコン膜、２１３Ａ，４１３Ａ…Ｐ型アモルファスシリコン膜、ＢＥ…下部電極層、ＢＬ…ビット線、Ｄ…整流素子、ＤＩ…Ｉ型ポリシリコン膜、ＤＮ…Ｎ型ポリシリコン膜、ＤＰ…Ｐ型ポリシリコン膜、Ｆ…フィラメント、ＭＣ…メモリセル、ＲＷ…抵抗変化層、ＴＥ…上部電極層、ＶＲ…抵抗変化素子、ＷＬ…ワード線。
Claims (5)
- 第１の電極と、金属酸化膜からなる不揮発性記憶層と、第２の電極とが積層された不揮発性記憶素子を有し、前記第１の電極側から前記第２の電極側に電流が流れる不揮発性記憶装置において、
前記第１の電極は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、
前記第２の電極は、金属材料によって構成されることを特徴とする不揮発性記憶装置。 - 第１の電極と、金属酸化膜からなる不揮発性記憶層と、第２の電極とが積層された不揮発性記憶素子を有し、前記第１の電極側から前記第２の電極側に電流が流れる不揮発性記憶装置において、
前記第１の電極は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、
前記第２の電極は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して金属元素が多く含まれることを特徴とする不揮発性記憶装置。 - 前記第１の電極側から前記第２の電極側に電流を流す整流素子が、前記不揮発性記憶素子に直列に接続されることを特徴とする請求項１または２に記載の不揮発性記憶装置。
- 整流素子と、
前記整流素子での電流が流れる方向に対して上流側に、前記整流素子に接して設けられる金属酸化膜からなる不揮発性記憶層と、前記不揮発性記憶層の前記整流素子とは対向する側に設けられる電極層と、を有する不揮発性記憶素子と、
を備える不揮発性記憶装置であって、
前記電極層は、金属窒化物材料によって構成されるとともに、該金属窒化物材料の化学量論比に比して窒素が多く含まれ、
前記整流素子は、前記金属酸化膜中の金属元素よりも電気陰性度の大きい元素からなる半導体材料によって構成されることを特徴とする不揮発性記憶装置。 - 前記金属窒化物材料は、Ｔｉ，ＴａおよびＷの群から選択される少なくとも１つの金属の窒化物であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010068547A JP5135373B2 (ja) | 2010-03-24 | 2010-03-24 | 不揮発性記憶装置 |
| US13/051,650 US20110233502A1 (en) | 2010-03-24 | 2011-03-18 | Nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010068547A JP5135373B2 (ja) | 2010-03-24 | 2010-03-24 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011204782A true JP2011204782A (ja) | 2011-10-13 |
| JP5135373B2 JP5135373B2 (ja) | 2013-02-06 |
Family
ID=44655300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010068547A Expired - Fee Related JP5135373B2 (ja) | 2010-03-24 | 2010-03-24 | 不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110233502A1 (ja) |
| JP (1) | JP5135373B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053522A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 記憶装置 |
| JP2017049945A (ja) * | 2015-09-04 | 2017-03-09 | 株式会社東芝 | 信号発生装置および伝送装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278139B2 (en) | 2009-09-25 | 2012-10-02 | Applied Materials, Inc. | Passivating glue layer to improve amorphous carbon to metal adhesion |
| JP2014011391A (ja) * | 2012-07-02 | 2014-01-20 | Toshiba Corp | 半導体記憶装置 |
| JP2014103326A (ja) * | 2012-11-21 | 2014-06-05 | Panasonic Corp | 不揮発性記憶素子およびその製造方法 |
| JP5650855B2 (ja) * | 2013-02-08 | 2015-01-07 | パナソニックＩｐマネジメント株式会社 | 不揮発性記憶素子の製造方法、不揮発性記憶素子及び不揮発性記憶装置 |
| US9768230B2 (en) * | 2013-11-20 | 2017-09-19 | Globalfoundries Singapore Pte. Ltd. | High rectifying ratio diode |
| US9978938B2 (en) * | 2015-11-13 | 2018-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive RAM structure and method of fabrication thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243180A (ja) * | 2006-03-07 | 2007-09-20 | Internatl Business Mach Corp <Ibm> | 相変化メモリ・デバイスのための電極、電極を形成する方法、および相変化メモリ・デバイス |
| WO2009122583A1 (ja) * | 2008-04-03 | 2009-10-08 | 株式会社 東芝 | 不揮発性記憶装置及びその製造方法 |
| WO2009141857A1 (ja) * | 2008-05-22 | 2009-11-26 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置 |
| WO2009158677A2 (en) * | 2008-06-27 | 2009-12-30 | Sandisk 3D Llc | Pulse reset for non-volatile storage |
| WO2011052354A1 (ja) * | 2009-10-27 | 2011-05-05 | キヤノンアネルバ株式会社 | 不揮発性記憶素子およびその製造方法 |
| JP2011523503A (ja) * | 2008-05-01 | 2011-08-11 | オヴォニクス，インコーポレイテッド | 相変化メモリデバイスに電極を形成する気相法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8059447B2 (en) * | 2008-06-27 | 2011-11-15 | Sandisk 3D Llc | Capacitive discharge method for writing to non-volatile memory |
| US8111539B2 (en) * | 2008-06-27 | 2012-02-07 | Sandisk 3D Llc | Smart detection circuit for writing to non-volatile storage |
| US7869258B2 (en) * | 2008-06-27 | 2011-01-11 | Sandisk 3D, Llc | Reverse set with current limit for non-volatile storage |
| US7944728B2 (en) * | 2008-12-19 | 2011-05-17 | Sandisk 3D Llc | Programming a memory cell with a diode in series by applying reverse bias |
| US8547725B2 (en) * | 2008-06-27 | 2013-10-01 | Sandisk 3D Llc | Method of programming a nonvolatile memory cell by reverse biasing a diode steering element to set a storage element |
| JP2010123664A (ja) * | 2008-11-18 | 2010-06-03 | Elpida Memory Inc | 不揮発性メモリ装置 |
-
2010
- 2010-03-24 JP JP2010068547A patent/JP5135373B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-18 US US13/051,650 patent/US20110233502A1/en not_active Abandoned
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243180A (ja) * | 2006-03-07 | 2007-09-20 | Internatl Business Mach Corp <Ibm> | 相変化メモリ・デバイスのための電極、電極を形成する方法、および相変化メモリ・デバイス |
| WO2009122583A1 (ja) * | 2008-04-03 | 2009-10-08 | 株式会社 東芝 | 不揮発性記憶装置及びその製造方法 |
| JP2011523503A (ja) * | 2008-05-01 | 2011-08-11 | オヴォニクス，インコーポレイテッド | 相変化メモリデバイスに電極を形成する気相法 |
| WO2009141857A1 (ja) * | 2008-05-22 | 2009-11-26 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置 |
| WO2009158677A2 (en) * | 2008-06-27 | 2009-12-30 | Sandisk 3D Llc | Pulse reset for non-volatile storage |
| JP2011526403A (ja) * | 2008-06-27 | 2011-10-06 | サンディスク スリーディー，エルエルシー | 不揮発性記憶用の短いリセットパルス |
| WO2011052354A1 (ja) * | 2009-10-27 | 2011-05-05 | キヤノンアネルバ株式会社 | 不揮発性記憶素子およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053522A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 記憶装置 |
| JP2017049945A (ja) * | 2015-09-04 | 2017-03-09 | 株式会社東芝 | 信号発生装置および伝送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5135373B2 (ja) | 2013-02-06 |
| US20110233502A1 (en) | 2011-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5135373B2 (ja) | 不揮発性記憶装置 | |
| US8410467B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| JP5422231B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP5025696B2 (ja) | 抵抗変化メモリ | |
| US8575590B2 (en) | Nonvolatile semiconductor memory device | |
| US9711721B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| US8649217B2 (en) | Non-volatile memory device and manufacturing method of the same | |
| US7799702B1 (en) | Method of manufacturing nonvolatile memory device | |
| US8871561B2 (en) | Variable resistance nonvolatile storage device and method for manufacturing the same | |
| KR101139582B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US20110233509A1 (en) | Nonvolatile memory device | |
| JP2010161307A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20160013654A (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| KR20100053205A (ko) | 비휘발성 메모리 소자 | |
| JP2017055082A (ja) | 不揮発性記憶装置の製造方法 | |
| US8945949B2 (en) | Method for fabricating variable resistance memory device | |
| US20140209849A1 (en) | Non-volatile memory device and method of manufacturing the same | |
| JP2013149921A (ja) | 不揮発性記憶装置およびその製造方法 | |
| US11527576B2 (en) | Nonvolatile semiconductor storage device and manufacturing method thereof | |
| US20150372061A1 (en) | Methods of manufacturing semiconductor devices including a cross point cell atrray | |
| CN110176471B (zh) | 交叉点阵列器件及其制造方法 | |
| CN112703592B (zh) | 非易失性半导体存储装置及其制造方法 | |
| JP2010226027A (ja) | 不揮発性記憶装置及びその製造方法 | |
| US20120241716A1 (en) | Nonvolatile semiconductor memory device | |
| US11651995B2 (en) | Memory devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120924 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121016 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121112 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151116 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |