JP2011193369A - 制御基板、画像読取装置、画像形成装置、撮像装置および制御方法 - Google Patents

Abstract

【課題】 固体撮像装置等の出力信号における過大出力や過小出力、信号暴れに起因して発生し得る不具合を防止することができる制御基板、画像読取装置、画像形成装置、撮像装置および制御方法を提供すること。
【解決手段】 本発明の制御基板１００は、センサ応答を出力する信号出力手段１１０と、入力される信号を処理する信号処理手段１２０とを備え、さらに、信号出力手段１１０からの出力信号が入力され、信号出力手段１１０が異常出力を発生し得る設定期間中、出力信号の後段への伝達を遮断するスイッチ手段１４２を備える過電圧保護手段１４０と、信号出力手段１１０からスイッチ手段１４２を通過して伝達される出力信号を緩衝し、信号処理手段１２０へ出力するバッファ手段１３０とを備える。
【選択図】 図１

Description

本発明は、固体撮像装置等から出力される信号を処理するセンサ制御基板に関し、より詳細には、上記固体撮像装置等の出力信号における過大出力や過小出力、信号暴れに起因して発生し得る不具合を防止することができる制御基板、画像読取装置、画像形成装置、撮像装置および制御方法に関する。

スキャナなどの画像読取装置では、電荷結合素子（Charge Coupled Device：ＣＣＤ）などの固体撮像装置は、図示しないコンタクトガラス上の原稿の画像を読み取り、光学的な分解色（Ｒ，Ｇ，Ｂ）毎に画像信号を出力する。この各分解色毎の画像信号は、それぞれ、エミッタフォロア回路でバッファした上で、交流結合を介してアナログ・フロント・エンド（Analog Front End：ＡＦＥ）に入力される。ＡＦＥは、入力された画像信号をサンプリングし、それをディジタル画像データに変換して出力する。こうして得られたディジタル画像信号は、インタフェースを介して後段の画像処理部に伝送され、各種ディジタル処理が施されることになる。

このような回路構成において、従来より、電源投入、電源切断、クロック投入またはクロック遮断の際の過渡動作時に、ＣＣＤの過大信号出力、過小信号出力または信号暴れが発生してしまい、ＡＦＥに過電圧や過電流がかかってしまうという問題点が指摘されている。以下、図１２〜図１４を参照しながら、ＡＦＥにかかる過電圧および過電流の問題点について、詳細に説明する。

図１２は、従来技術のＣＣＤを備えるセンサ制御基板の概略構成を示す図である。図１２に示すセンサ制御基板１０００は、タイミング発生器（Timing Generator：ＴＧ）１００２と、ＣＣＤドライバ（ＤＲＶ）１００４と、ＣＣＤ１００６と、ＡＦＥ１００８とを含んで構成される。タイミング発生器１００２は、各種クロック信号やゲート信号を発生し、出力する。タイミング発生器１００２が発生する信号のうち、信号（xccd_clk）は、ＣＣＤドライバ１００４を介して、ＣＣＤクロック信号（CCD_CLK）としてＣＣＤ１００６に入力される。ＣＣＤ１００６およびＡＦＥ１００８の間には、エミッタフォロア（Emitter Follower：ＥＦ）回路１０１０および容量素子（コンデンサ）が設けられ、ＣＣＤ１００６から出力されるアナログ画像信号（ccdout）は、エミッタフォロア回路１０１０でバッファされ、交流結合によりＡＦＥ１００８に入力される。

ＡＦＥ１００８では、サンプル・ホールド、クランプ動作、オフセット補正、信号増幅などが行われ、入力されたアナログ画像信号からＡ／Ｄ（Analogue to digital）変換によりディジタル画像データが生成され、出力される。その他、タイミング発生器１００２から出力される信号（xshd）は、ＣＣＤドライバ１００４を介して、サンプル・ホールド信号（SHD）としてＡＦＥ１００８に供給され、タイミング発生器１００２から出力されるマスタークロック信号（MCLK）は、ＡＦＥ１００８へ直接供給される。

図１３は、従来技術のＣＣＤを備えるセンサ制御基板の回路構成を示す図である。ＣＣＤ１００６の出力バッファとしては、エミッタフォロア回路が一般的に用いられるが、エミッタフォロア回路の中でも、ＮＰＮ型トランジスタおよびＰＮＰ型トランジスタを順に接続して構成する２段構成の回路がインピーダンスを低下する目的で好適に用いられる。この２段構成の回路においては、第１段目のエミッタフォロア（以下、第１エミッタフォロアという。）１０１２では、エミッタ抵抗（Ｒｅ１）に起因し、立ち下りスルーレートが制限され、立ち下り応答が遅くなる。第２段目のエミッタフォロア（以下、第２エミッタフォロアという。）１０１４も同様に、立ち上り応答が遅くなるが、ＡＦＥ１００８内部のクランプ回路１０１６が動作する場合には、エミッタ抵抗（Ｒｅ２）および結合容量（Ｃａｃ）の時定数により決定される立ち上り応答程度（〜数ｍｓ）にしかならない。このため、応答速度は、設計時の想定範囲内の画像信号が入力されるような通常動作中では、問題とならない。

しかしながら、電源投入時、電源切断時、クロック投入時、クロック遮断時、または駆動タイミング変更時など、ＣＣＤ１００６の過渡的な駆動状態においては、ＣＣＤ１００６は、過大信号出力、過小信号出力、または信号暴れを発生させることが知られている。このときのＣＣＤ１００６の出力信号は、通常動作時とは大きく様相を異にし、直流成分に着目すると電源電圧（例えば１０Ｖ）から接地電圧（ＧＮＤ）までの間の定常レベルを出力し、交流成分に着目すると、電源電圧（例えば１０Ｖ）から接地電圧（０Ｖ）への通常では考えられない大振幅かつ高速な（画素オーダ）信号変化が発生し得る。

そして、エミッタフォロア回路１０１０を介して接続されるＣＣＤ１００６およびＡＦＥ１００８は、一般に異なる電源電圧を有する（例えば、ＣＣＤの電源電圧が１０Ｖであるのに対し、ＡＦＥの電源電圧が３．３Ｖである。）ため、ＡＦＥ１００８とは無関係に、ＣＣＤ１００６からの出力信号がＡＦＥ１００８に入力されることになる。

すなわち、ＣＣＤ１００６からの過渡的な出力信号によって、ＡＦＥ１００８に過電圧（「イ」，「ロ」）が印加されたり、または過電流（「ハ」，「ニ」）が流れたり、さらにはエミッタフォロア１０１２，１０１４自体に過電圧（ベース−エミッタ間の逆バイアス（「ホ」，「ヘ」））が印加されたりするといった不具合が発生する。

このＡＦＥ１００８への過電圧や過電流は、ＣＣＤ出力信号を交流結合で入力することにより、信号変化分がＡＦＥ１００８側に伝達されることに起因して発生すると考えられる。またエミッタフォロア回路１０１０で発生する過電圧（逆バイアス）は、第１エミッタフォロア１０１２または第２エミッタフォロア１０１４の応答性を超える変化があった場合に、エミッタ電圧（Ｖｅ１またはＶｅ２）がベース電圧（Ｖｂ１またはＶｂ２）に追従できなくなることに起因して、発生すると考えられる。

なお、図１３に示す回路構成では、第１エミッタフォロア１０１２の応答性が一般に立ち上りおよび立ち下りともに充分速いため、第１エミッタフォロア１０１２については過電圧（逆バイアス）は問題とはならない。しかしながら、第２エミッタフォロア１０１４については、電源投入時など、クランプ回路１０１６が常時ＯＮしている場合（一般に、初期設定により常時ＯＮが解除される。）には、交流結合の容量（〜数μＦ）を充電するため、立ち上り応答は遅くなる（例えば数ｍｓ程度）。つまり、第２エミッタフォロア１０１４については、立ち下りの応答性は、トランジスタを介した放電であるため、充分速く、したがって逆バイアスは問題とはならないが、一方、立ち上り時には逆バイアスが問題となり得る。

以下、図１４を参照しながら、ＣＣＤ出力信号の暴れに起因したＡＦＥおよびエミッタフォロアにかかる過電圧について説明する。図１４は、従来技術の画像読取装置におけるセンサ制御基板の動作シーケンスを示す。センサ制御における動作シーケンスでは、まず、ＣＣＤ１００６、ＣＣＤドライバ１００４、タイミング発生器１００２へ電源が投入され、これを検知して（ここでは１０Ｖの電源電圧を検知する。）、ｔＰＯＲ（Power on Reset）後にリセット信号（XRESET）が解除される。ここで、リセット信号（XRESET）は、リセット状態（Low）またはリセット解除状態（High）を示す信号であり、タイミング発生器１００２およびＡＦＥ１００８に入力されている（図示せず）。

リセット信号（XRESET）が解除されると、タイミング発生器１００２およびＡＦＥ１００８が動作を開始し、その後、ＣＰＵからの通信によってソフトリセットが行われる。ソフトリセットが解除されると、タイミング発生器１００２およびＡＦＥ１００８を通常動作に移行するため、レジスタが初期設定される。その後、ＡＦＥ１００８のゲイン調整などの自動調整が行われ、システムが読取待機状態に移行する。電源切断時は、基本的には無制御であり、電源切断を検知する（ここでは１０Ｖの電源電圧の切断を検知する）と、リセット信号（XRESET）がリセット状態（Low）となり、電源が切断される。

一方、リセット期間中は、タイミング発生器１００２は、ＣＣＤ駆動クロック信号を出力しないが、リセット解除後はレジスタのハードウェアデフォルトの値に従いＣＣＤ駆動クロック信号を出力する。タイミング発生器１００２は、ソフトリセット期間中もＣＣＤ駆動クロック信号を出力しないが、その後、初期設定により所定の駆動クロックの位相および幅が設定されると、通常動作におけるＣＣＤ駆動クロック信号（xccd_clk）を出力し、システムが読取待機状態に移行する。電源切断時には、タイミング発生器１００２は、リセット信号（XRESET）がリセット状態（Low）となるまでＣＣＤ駆動クロック信号を出力しつづけ、リセット状態（Low）となるとクロック信号は出力停止となり、電源が切断される。

ＣＣＤ出力信号（ccdout）について見てみると、電源投入後の期間（図１４中の「電源ＯＮ」で示す期間）中は、ＣＣＤ１００６にクロック信号（CCD_CLK）が入力されていないため、ＣＣＤ１００６内部の電荷検出容量がリセット／クランプトランジスタを介して電源側に漏洩することに起因して、ＣＣＤ出力信号（ccdout）が電源電圧（例えば１０Ｖ）付近まで上昇する過大信号出力となる可能性がある。ＣＣＤ１００６の特性によっては、接地側に漏洩することに起因してＣＣＤ出力信号（ccdout）が接地電圧（ＧＮＤ：０Ｖ）付近の過小信号出力となる可能性もある。

図１４に示す過大信号出力は、電源電圧の立ち上り（〜数ｍｓ）に応じて上昇するが、それと同等以上に第２エミッタフォロア１０１４の立ち上り応答が遅いため、第２エミッタフォロア１０１４のエミッタ電圧Ｖｅ２が追従しきれず、第２エミッタフォロア１０１４のベース−エミッタ間に逆バイアスが発生する（図１３中の「ヘ」）。

一方、リセット信号（XRESET）解除後（図１４中の「ＰＯＲ」で示す期間）中は、図１４に示すように、ＣＣＤ出力信号（ccdout）が暴れる可能性がある。これは、ＣＣＤ出力信号（ccdout）が通常のオフセットレベル（ここでは、電源電圧１０Ｖであるため５Ｖ程度）になるとともに、リセット中に蓄積した電荷を信号として吐き出すことに起因する。この変化は、大振幅かつ高速の立ち下り変化となるが、第１エミッタフォロア１０１２の応答が速いため、エミッタ電圧（Ｖｅ１）はベース電圧（Ｖｂ１）に良好に追従し、第１エミッタフォロア１０１２のベース−エミッタ間に逆バイアスはかからない。一方、図１３で示したように、第２エミッタフォロア１０１４については、立ち下り応答が速いためこの信号暴れによる逆バイアスは発生しないが、その後の通常のオフセットレベルへ変化する立ち上り変化において逆バイアスが発生してしまう（図１３中の「ヘ」）。

このＣＣＤ出力信号（ccdout）において発生した信号暴れは、ＡＦＥ１００８にも伝達され、ＡＦＥ１００８の入力に電源電圧（例えば３．３Ｖ）または接地電圧を超える過電圧（図１３の「イ」，「ロ」）が掛かることになり、内部の保護ダイオードがＯＮ状態となれば、過電流（図１３「ハ」，「ニ」）が発生する。

同様に、ソフトリセット期間（図１４中の「ソフトリセット」で示す期間）中については、クロック信号の出力が一旦停止された後、再開されるため、過渡動作が発生する。初期設定期間（図１４中の「初期設定」で示す期間）中は、ＣＣＤ駆動クロック信号の設定が、初期値から通常設定値へ変更する過渡動作が発生する。このため、ソフトリセット期間および初期設定期間の両期間においても、ＣＣＤ出力信号（ccdout）の暴れが発生し得る。この場合も第２エミッタフォロア１０１４およびＡＦＥ１００８に過電圧が発生することになる。

一方、読取待機状態（図１４中の「通常状態（読取待機）」で示す期間）中は、通常過電圧は発生しないが、例えば外部から光が不意に入射した場合などには、想定以上の大振幅かつ高速の立ち下り変化の出力信号が出力され得るため、ＡＦＥ１００８への過電圧が発生する可能性がある。

電源切断時（図１４中の「電源ＯＦＦ」で示す期間）中は、リセット信号（XRESET）がリセット状態（low）に移行する前にＣＣＤ１００６の電源電圧が低下してしまうと、信号暴れが発生する可能性がある。これは、ＣＣＤ１００６の電源側から電荷検出部への電荷注入が起きているためであり、この信号変化も大振幅かつ高速の立ち下り変化であることから、ＡＦＥ１００８への過電圧となり得る。なお、この現象は、ＣＣＤ１００６にクロック信号が入力されている場合に限り出力に現れるため、ＣＣＤ駆動クロック信号が停止するリセット状態では発生しない。ただし、リセット状態であっても、クロック出力を停止する切り替わりの際や、電源切断の変化による出力信号の暴れが発生し得るため、同様にＡＦＥ１００８への過電圧が発生し得る。

以上説明したように、ＣＣＤ出力信号に起因してＡＦＥおよびエミッタフォロアに発生する過電圧や過電流は、電源投入時や電源切断時などＣＣＤが通常状態ではない一連の過渡状態において発生する。また、ＣＣＤが通常状態にあっても、異常光によっても発生する。

上述した過電圧による不具合に対処するため、従来より、ＡＦＥ前段のエミッタフォロアにおいて、信号の遮断または信号の振幅制限を行うことで、ＡＦＥへの過電圧および過電流を防止する技術が知られている。例えば、特開２００７−２１４６８８号公報（特許文献１）は、ＡＦＥへの過電圧を抑制する目的で、エミッタフォロアの電源を遅延させることで、トランジスタを遮断状態とし、ＣＣＤ出力信号をＡＦＥに伝えないことによって、ＡＦＥに過電圧がかかってしまうことを防止する技術を開示する。

図１５は、ＡＦＥにかかる過電圧を防止することを目的とした従来技術を説明する図である。図１５に示す回路構成では、エミッタフォロア回路１１１０は、第１エミッタフォロア１１１２および第２エミッタフォロア１１１４に加え、過電圧保護用の遅延回路１１１６が設けられている。図１５に示す回路構成においては、電源投入時、第２エミッタフォロア１１１４の電源電圧（Ｖｃｃ＿ｅｆ）は、遅延回路１１１６によって緩やかに立ち上がる。このとき、第２エミッタフォロア１１１４の電源電圧（Ｖｃｃ＿ｅｆ）の立ち上り始めは、ＣＣＤ出力信号（ccdout）よりも低いため、第２エミッタフォロア１１１４においてベース電圧がエミッタ電圧より大きい場合（Ｖｂ２＞Ｖｅ２）、第２エミッタフォロア１１１４のＮＰＮトランジスタが遮断状態となり、ＣＣＤ出力信号（ccdout）の暴れを遮断することができる。

また、ベース電圧がエミッタ電圧よりも小さい場合（Ｖｂ２＜Ｖｅ２）でも、その差分の信号変化分しか第２エミッタフォロア１１１４を通らないため、ＡＦＥ１１０８へ伝達される信号変化を低減することができる。このようにしてＡＦＥ１１０８への過電圧を防止することができる。しかしながら、図１５に開示される従来技術は、以下に説明する観点から充分なものではなかった

以下、図１６を参照しながら、図１５に示す従来技術における問題点について説明する。図１６は、図１５に示す従来技術におけるセンサ制御基板の動作シーケンスを示す。図１６に示す動作シーケンスでは、図１６中の「電源ＯＮ」で示す期間から「ＰＯＲ」で示す期間にかけて、第２エミッタフォロア１１１４の電源電圧（Ｖｃｃ＿ｅｆ）を変化させているため、この期間のＡＦＥ過電圧を低減することができるといえる。しかし、この従来技術では、第２エミッタフォロア１１１４を遮断状態とするために、意図的に第２エミッタフォロア１１１４のベース−エミッタ間に逆バイアスをかけているため、この第２エミッタフォロア１１１４による過電圧が発生するという問題がある。

さらに、説明する従来技術では、第２エミッタフォロア１１１４を遮断状態（Ｖｂ２＞Ｖｅ２）とすることによってＡＦＥ１１０８への信号を遮断しているが、非遮断状態（Ｖｂ２＜Ｖｅ２）では、その差分の信号変化が伝達され得る。信号を完全に遮断するためには、第２エミッタフォロア１１１４の電源電圧（Ｖｃｃ＿ｅｆ）にかける遅延時間を充分に長くする必要がある。しかしながら、この場合、遅延時間のバラツキも大きくなるため、本来的には自動調整時にＶｃｃ＿ｅｆが通常の電圧まで立ち上がっている必要があるにもかかわらず、個体によっては立ち上がらないものが発生し、最悪のケースでは、システムダウンしてしまうことになる。

したがって、上記従来技術では、上記遅延時間を充分に長くすることは一般には困難であり、結果として、ソフトリセット期間や初期設定期間など電源投入後の後半に行われる制御において発生する過電圧を抑えることができず、ＡＦＥ過電圧の防止効果が限定的であり、充分なものとはいえなかった。さらに、第２エミッタフォロア１１１４の電源電圧Ｖｃｃ＿ｅｆが立ち上がった以降は、過電圧保護の効果が無いので、通常状態または電源切断時の過電圧については、全く防ぐことができず、充分なものとはいえなかった。

要するに、エミッタフォロアで信号を遮断ないし制限する従来技術は、ＡＦＥにかかる過電圧や過電流を一部回避することができるが、その効果は限定的であり、またエミッタフォロア自身に過電圧が掛かってしまうという問題があり、充分なものではなかった。

本発明は、上記従来技術に鑑みてなされたものであり、本発明は、固体撮像装置など信号出力手段の出力信号における過大出力や過小出力、信号の暴れなど異常出力に起因してＡＦＥおよびエミッタフォロア回路双方において発生し得る過電圧や過電流を好適に防止することが可能な、制御基板、画像読取装置、画像形成装置、撮像装置および制御方法を提供することを目的とする。

本発明では、上記課題を解決するために、固体撮像装置などセンサ応答を出力する信号出力手段と、アナログ・フロント・エンドなど入力信号を処理する信号処理手段とを備え、さらに以下の特徴を備える制御基板を提供する。本発明の制御基板は、上記出力信号が入力され、上記信号出力手段が異常出力を発生し得る設定期間中、上記出力信号の後段への伝達を遮断するスイッチ手段を備える過電圧保護手段と、信号出力手段からスイッチ手段を通過して伝達される出力信号を緩衝し、信号処理手段へ出力するバッファ手段とを備える。

また本発明では、上記スイッチ手段の制御信号を、バッファ手段の応答速度以下の変化速度で切り替えることにより、上記出力信号の導通および遮断を制御することができる。さらに、本発明では、上記信号出力手段が異常出力を発生し得る設定期間は、当該制御基板への電源投入から信号出力手段が通常動作に移行するまでの期間を含むことができる。

また本発明によれば、上記特徴を有する制御基板を備える画像読取装置、上記画像読取装置または上記制御基板を備える画像形成装置を提供することができる。さらに本発明によれば、上記制御基板における信号出力手段として動作し、光電変換によりアナログ画像信号を出力信号として生成する撮像装置を提供することができる。

さらに本発明によれば、上記制御基板が実行する制御方法が提供される。本発明の制御方法では、上記スイッチ手段が、信号出力手段が異常出力を発生し得る設定期間の始期に応答して、出力信号を遮断するステップと、上記スイッチ手段が、上記設定期間の終期に応答して、出力信号を導通するステップとを含む。

上記構成によれば、上記スイッチ手段により、上記信号出力手段が異常出力を発生し得る設定期間中、後段のバッファ手段および信号処理手段への上記出力信号の伝達が遮断されるため、上記異常出力に起因して信号処理手段およびバッファ手段双方において発生し得る過電圧または過電流を好適に防止することが可能となる。

第１の実施形態によるイメージセンサ制御基板の回路構成を示す図。 第１の実施形態によるイメージセンサ制御基板の動作シーケンスを示す図。 第２の実施形態によるのイメージセンサ制御基板の回路構成を示す図。 第２の実施形態のイメージセンサ制御基板の動作シーケンスを示す図。 第３の実施形態によるのイメージセンサ制御基板の回路構成を示す図。 第３の実施形態のイメージセンサ制御基板の動作シーケンスを示す図。 第４の実施形態によるのイメージセンサ制御基板の回路構成を示す図。 第４の実施形態のイメージセンサ制御基板の動作シーケンスを示す図。 第５の実施形態によるイメージセンサ制御基板のＣＣＤおよび過電圧保護に関連する部分の回路構成を示す図。 複写機のハードウェア構成を示す図。 複写機のスキャナユニットの機構構成を示す図。 従来技術のＣＣＤを備えるセンサ制御基板の概略構成を示す図。 従来技術のＣＣＤを備えるセンサ制御基板の回路構成を示す図。 従来技術の画像読取装置におけるセンサ制御基板の動作シーケンスを示す図。 ＡＦＥにかかる過電圧を防止することを目的とした従来技術を説明する図。 従来技術におけるセンサ制御基板の動作シーケンスを示す図。

以下、本発明の実施形態について説明するが、本発明の実施形態は、以下に説明する実施形態に限定されるものではない。図１は、第１の実施形態によるイメージセンサ制御基板の回路構成を示す図である。図１に示すイメージセンサ制御基板１００は、ＣＣＤ１１０とＡＦＥ１２０とを含み、さらに、ＣＣＤ１１０およびＡＦＥ１２０間には、両回路を結合するエミッタフォロア回路１３０と、過電圧保護回路１４０と、容量素子１２８とが設けられている。

ＣＣＤ１１０は、光電変換センサであり、例えば図示しないコンタクトガラス上の原稿画像を読み取り、光電変換により生成したアナログ画像信号（ccdout）を出力する。ＣＣＤ１１０は、本実施形態の信号出力手段および撮像装置を構成する。ＣＣＤ１１０から出力されるアナログ画像信号（ccdout）は、過電圧保護回路１４０を経由し、エミッタフォロア回路１３０にて緩衝され、交流結合によりＡＦＥ１２０に入力される。ＡＦＥ１２０では、サンプル・ホールド、クランプ動作、オフセット補正、信号増幅などが行われ、ＡＦＥ１２０に入力されたアナログ画像信号は、ディジタル画像データにＡ／Ｄ変換され、出力される。ＡＦＥ１２０は、本実施形態の信号処理手段およびアナログ処理回路を構成する。

本実施形態のエミッタフォロア回路１３０は、第１段目のエミッタフォロア（以下、第１エミッタフォロアという。）１３２と、第２段目のエミッタフォロア（以下、第２エミッタフォロアという。）１３４とを含んで構成され、ＮＰＮ型トランジスタおよびＰＮＰ型トランジスタが順に接続された２段構成とされている。この２段構成のエミッタフォロア回路１３０は、インピーダンスを十分に低下する観点から好適に用いることができる。なお、エミッタフォロア回路１３０は、本実施形態のバッファ手段を構成する。

本実施形態の過電圧保護回路１４０は、スイッチ１４２を含み構成され、このスイッチ１４２により、ＣＣＤ出力信号（ccdout）の異常出力が後段のＡＦＥ１２０に伝わらないよう信号を遮断する。過電圧保護回路１４０のスイッチ１４２は、バイポーラトランジスタまたはＭＯＳ（Metal Oxide Semiconductor）トランジスタ（などのスイッチ動作する半導体素子により実現することができる。本実施形態においては、当該スイッチ１４２自体にかかる逆バイアスによる不具合を回避する観点から、ＭＯＳトランジスタ（より具体的にはＮＭＯＳトランジスタ）を好適に採用することができる。

このＭＯＳトランジスタは、構造上、ドレイン−ソース間に寄生ダイオード（ボディダイオード）１４２ａを内蔵することになる。そのため、ＣＣＤ出力信号（ccdout）が出力されている場合、第１エミッタフォロア１３２の入力のベース電圧（Ｖｂ１）が出力信号（ccdout）以下とならないと、制御信号（output_on）によりスイッチ１４２を遮断していても、寄生ダイオード１４２ａを介して出力信号（ccdout）が第１エミッタフォロア１３２のベース（Ｖｂ１）に伝達されてしまう懸念がある。そこで、本実施形態の過電圧保護回路１４０では、スイッチ１４２の後にプルダウンを構成し、スイッチ遮断時の電圧が必ず出力信号（ccdout）以下となるよう接地電圧（GND）に規定する。

またスイッチ１４２を遮断状態（ＯＦＦ）から通電状態（ＯＮ）へ、または通電状態（ＯＮ）から遮断状態（ＯＦＦ）へ切り替える際に、第１エミッタフォロア１３２のベース電圧（Ｖｂ１）が、接地電圧（０Ｖ）からＣＣＤ出力信号レベル（１０Ｖの電源電圧では５Ｖ程度である。）へ、またはその逆の向きへ急激に変化する懸念がある。

そこで、本実施形態では、スイッチ１４２の制御信号（output_on）を緩やかに変化させ、遮断状態（ＯＦＦ）と通電状態（ＯＮ）との相互の切り替えを緩やかに行うことにより、当該切替時の信号変化を低減する。このときの制御信号（output_on）の変化速度（時定数）は、第１エミッタフォロア１３２および第２エミッタフォロア１３４が充分に応答できるように、第１エミッタフォロア１３２または第２エミッタフォロア１３４の応答速度、またはそれ未満の値に設定することが好ましい。

以下、図２を参照しながら、図１に示すイメージセンサ制御基板において、ＣＣＤ出力信号の暴れに起因してＡＦＥおよびエミッタフォロアに発生し得る過電圧を防止する機構について説明する。図２は、第１の実施形態によるイメージセンサ制御基板１００の動作シーケンスを示す図である。本実施形態における動作シーケンスでは、まずＣＣＤ１１０、ＣＣＤドライバ（ＤＲＶ：図示せず）、タイミング発生器（ＴＧ：図示せず）へ電源電圧が投入され、これに応答して、ｔＰＯＲ後にリセット信号（XRESET）が解除される。リセット信号（XRESET）は、リセット状態（Low）またはリセット解除状態（High）を示す信号であり、図示しないタイミング発生器およびＡＦＥ１２０に入力される。

リセット信号（XRESET）が解除されると、タイミング発生器およびＡＦＥ１２０が動作を開始し、その後、ＣＰＵからの通信によって再度リセットがかかる。このリセットは、電源が瞬断された場合にリセットがかからないという事態を回避するために行うソフトウェア制御によるリセット（以下、ソフトリセットという。）である。ソフトリセットが解除されると、タイミング発生器およびＡＦＥ１２０を通常動作に移行するため、レジスタの初期設定が行われる。その後、ＡＦＥ１２０のゲイン調整などの自動調整が行われ、システムが読取待機状態に移行する。電源切断時は、基本的には無制御であり、電源切断を検知すると、リセット信号（XRESET）がリセット状態（Low）となり、電源が切断される。

さらに本実施形態においては、スイッチ１４２の制御信号（output_on）は、初期設定完了まで遮断状態（Low）とされ、初期設定完了後、上記制御信号の変化速度（時定数）に応じたスイッチ切替期間を経て導通状態（High）とされるよう設定されている。この初期設定完了は、ＡＦＥ１２０の自動調整がまだ行われていないが、ＣＣＤ１１０が通常動作へ移行するタイミングに対応する。このように本実施形態では、制御信号（output_on）が遅延され、遮断状態（Low）から導通状態（High）へ緩やかに変化するため、第１エミッタフォロア１３２のベース電圧（Ｖｂ１）における信号変化も緩やかとなる。

また接地電圧（０Ｖ）から出力信号レベルへと変化するため、第２エミッタフォロア１３４における逆バイアスも懸念されるが、図２のＶｂ２／Ｖｅ２の欄に示すように、第２エミッタフォロア１３４が充分に応答できる時定数で制御信号（output_on）を変化させているため、第２エミッタフォロア１３４には逆バイアスがかからない。

一方、ＡＦＥ１２０の入力電圧（afein）も緩やかに変化することになるため、ＡＦＥ１２０のクランプ回路１２２は、容量素子１２８の交流結合容量（Ｃａｃ）を緩やかに充放電してゆく。これに伴い本実施形態では、自動調整を開始するまで充分な待ち時間（ウェイト：ｔｗ）を設け、自動調整が開始されるまでにＡＦＥ１２０への入力電圧が充分に安定化することを保証する。

上述したように、第１の実施形態のイメージセンサ制御基板１００によれば、ＡＦＥ１２０およびエミッタフォロア回路１３０へ入力されるＣＣＤ１１０からの信号暴れを好適に遮断することができる。したがって、ＡＦＥ１２０に発生し得る過電圧や過電流のみならず、エミッタフォロア回路１３０で発生し得るベース−エミッタ間の逆バイアスの発生も好適に防止することができる。

特に、第１の実施形態では、電源投入からＣＣＤ１１０が通常動作へ移行するまでの期間中、スイッチ１４２の制御信号（output_on）が遮断状態（Low）とされているため、この期間中のＣＣＤ出力信号（ccdout）をエミッタフォロア回路１３０入力前に遮断することができ、一連の信号暴れによる過電圧の不具合を好適に回避することができる。電源切断時も同様に、スイッチ１４２の制御信号（output_on）を緩やかに遮断状態（Low）へ変化させることにより、過渡状態におけるＣＣＤ出力信号（ccdout）の暴れの伝達を遮断することができ、電源切断時の信号暴れによる過電圧の不具合も好適に回避することができる。

しかしながら、この場合、電源切断を高精度に検出する必要があるため、コストアップに繋がる可能性がある。また、制御信号（output_on）を遅延させている場合は、電源が切断され、スイッチ１４２が切断状態となるまでに時間がかかるため、遅延時間によってはＣＣＤ出力信号（ccdout）が暴れている期間にスイッチ１４２を遮断しきれず、図１に示すように、過電圧を発生させる可能性もある。

また、スイッチ１４２を遮断状態（ＯＦＦ）としている期間中のエミッタフォロア回路１３０の入力電圧（Ｖｂ１）は、０Ｖであり、本来の出力信号レベルとは大きな差が存在する。このため、スイッチ１４２を導通して、ＣＣＤ出力信号（ccdout）が入力されて本来の信号レベルとなった後、交流結合容量（Ｃａｃ）の充電時間をさらに確保し、ＡＦＥ１２０の入力でのクランプ電位が安定化するのを待つ必要がある。したがって、自動調整の開始前に充分な待ち時間（ｔｗ）を設けなければならず、システムの立ち上げの長期化を招くおそれがある。以下、この立ち上げの長期化を緩和しつつ過電圧を防止する第２の実施形態について説明する。

図３は、第２の実施形態によるのイメージセンサ制御基板の回路構成を示す図である。図３に示すイメージセンサ制御基板２００は、第１の実施形態と若干構成が異なる過電圧保護回路２４０を備える点を除き、第１の実施形態によるイメージセンサ制御基板１００と同様の構成を備える。第２の実施形態の過電圧保護回路２４０では、スイッチ２４２が遮断状態である時の出力信号レベルを、接地レベル（０Ｖ）ではなく、抵抗素子２４４ａ，２４４ｂの分圧比を制御することで、通常のＣＣＤ出力信号のオフセットレベル（Ｖｏｆｓ）程度のバイアス電圧（Ｖｂｉａｓ）に設定し、一方で第１の実施形態で設けていたウェイトを省略ないし短縮する。抵抗素子２４４は、本実施形態のバイアス電圧設定手段を構成する。

一方、バイアス電圧（Ｖｂｉａｓ）を高く設定すると、スイッチ２４２が遮断状態に制御されても、第１エミッタフォロア２３２のベース電圧（Ｖｂ１）未満の信号については、その信号暴れが寄生ダイオード２４２ａを介してエミッタフォロア回路２３０側に伝達され、ＡＦＥ２２０およびエミッタフォロア回路２３０に過電圧を発生させる懸念がある。そこで、第２の実施形態では、過電圧保護回路２４０におけるバイアス電圧（Ｖｂｉａｓ）を下記条件式（１）〜（４）の関係を充足するよう設定する。これにより、バイアス電圧（Ｖｂｉａｓ）をオフセット電圧（Ｖｏｆｓ）程度に設定した場合でも、ＡＦＥ２２０およびエミッタフォロア回路２３０での過電圧の発生を防止することができるようにする。

上記条件式（１）〜（４）中、Ｖｏ＿ｍｉｎは、ＣＣＤ出力信号（ccdout）の最小信号レベルを示し、Ｖｏ＿ｍａｘは、ＣＣＤ出力信号（ccdout）の最大信号レベルを示す。Ｖｅｂｏ１およびＶｅｂｏ２は、それぞれ、第１エミッタフォロア２３２および第２エミッタフォロア２３４のベース−エミッタ間の逆耐圧を示す。ΔＶｅ１は、第１エミッタフォロア２３２がベース電圧に追従できる負側のレベルを示し、ΔＶｅ２は、第２エミッタフォロア２３４がベース電圧に追従できる正側のレベルを示す。ΔＶａｆｅ（＋）およびΔＶａｆｅ（−）は、それぞれ、ＡＦＥ２２０が過電圧や過電流を発生させずに変化することができる正側のレベルおよび負側のレベルを示す。

上記条件式（１）は、スイッチ遮断時に電源が切断（ＯＦＦ）された場合の信号変化によって発生する第１エミッタフォロア２３２のベース−エミッタ間電圧の逆バイアスが逆耐圧値を越えない範囲にバイアス電圧（Ｖｂｉａｓ）を設定すべきことを表し、上記条件式（２）は、スイッチ遮断時に電源が投入（ＯＮ）された場合の信号変化によって発生する第２エミッタフォロア２３４のベース−エミッタ間電圧の逆バイアスが逆耐圧値を越えない範囲にバイアス電圧（Ｖｂｉａｓ）を設定すべきことを表している。

上記条件式（３）は、スイッチ切替（導通／遮断）時の信号変化によって発生する第１および第２エミッタフォロア２３２，２３４のベース−エミッタ間の逆バイアスが逆耐圧値を超えない範囲にバイアス電圧（Ｖｂｉａｓ）を設定すべきことを表し、上記条件式（４）は、スイッチ状態切替（導通／遮断）時の信号変化によるＡＦＥ入力電圧の変化が過電圧および過電流となるレベルを超えない範囲にバイアス電圧（Ｖｂｉａｓ）を設定すべきことを表している。

以下、図４を参照しながら、図３に示すイメージセンサ制御基板２００において、ＣＣＤ出力信号の異常出力に起因してＡＦＥおよびエミッタフォロアに発生し得る過電圧を防止する機構について、説明する。図４は、第２の実施形態のイメージセンサ制御基板２００の動作シーケンスを示す。なお、図４に示すシーケンスにおいては、バイアス電圧（Ｖｂｉａｓ）は、上記式（１）〜（４）を充足し、かつオフセットレベルに一致するように設定されている。

第２の実施形態においては、図４に示すように、制御信号（output_on）が遮断状態（Low）から導通状態（High）へ切り替わる前後において、エミッタフォロア回路２３０の入力における信号オフセットレベルに変化をほとんど生じさせない。このため、スイッチ２４２を導通させても、ＡＦＥ２２０への入力電圧（afein）が安定化するのを待つための時間を最小化することができる。

また、電源投入時に接地電圧（０Ｖ）からバイアス電圧（Ｖｂｉａｓ）まで変化することで、第２エミッタフォロア２３４における逆バイアスが懸念されるが、上述したように、バイアス電圧（Ｖｂｉａｓ）は、第２エミッタフォロア２３４のベース−エミッタ間の逆耐圧値（Ｖｅｂｏ２）を越えないレベルに設定されているため、仮にエミッタ電圧（Ｖｅ２）がベース電圧（Ｖｂ２）に追従しきれない場合でも、過電圧を発生させない。

また、バイアス電圧（Ｖｂｉａｓ）がオフセットレベルに完全に一致しない場合でも、遮断状態（Low）から導通状態（High）へ切り替わる前後のエミッタフォロア回路２３０の入力における信号オフセットレベルの差は、充分に小さくすることができ、ＡＦＥ入力信号（afein）の安定化を待つ時間は、第１の実施形態と比較し大幅に低減できる。このため、待ち時間（ｔｗ）を第１の実施形態の場合よりも遙かに短くすることができる。

上述した第２の実施形態によれば、上記条件式（１）〜（４）の関係を充足し、かつ、ＣＣＤオフセットレベル（Ｖｏｆｓ）程度のバイアス電圧（Ｖｂｉａｓ）を設定することにより、交流結合容量（Ｃａｃ）の充放電に起因するクランプ電位の安定化待ち時間を短縮ないし不要とすることができる。このため、システムの立ち上げ時間の長期化を最小化しながらも、ＡＦＥ２２０およびエミッタフォロアにおいて発生し得る過電圧を回避することができる。

なお、以上までの説明では、汎用的なＭＯＳＦＥＴ（MOS Field Effect Transistor）を用いる場合を例示していたため、寄生ダイオードについて言及した。しかしながら、デバイス構成によっては、寄生ダイオードと逆方向のダイオードを入れてブロックするものや、半導体基板とソースとを接続せずに独立端子としているものもある。これらのデバイス構成では、寄生ダイオードを介してエミッタフォロア回路側へＣＣＤ出力信号の異常出力が伝達されないため、過電圧発生の可能性をより低減することができるが、上記バイアス電圧（Ｖｂｉａｓ）が上記式（１）〜（４）を充足しなければならない点は同様である。

上述した第２の実施形態によれば、システムの立ち上げ時間の遅延を最小化しつつも、電源投入からＣＣＤが通常動作に移行するまでに発生し得る一連の過電圧を好適に回避することができる。しかし、省電力制御等においてスイッチ素子により電源投入および電源切断を切り替える場合など電源電圧の変化が高速になると、それに伴い信号変化が速くなり、電源投入時および電源切断時のＡＦＥ過電圧および過電流を発生させる可能性がある。以下、電源電圧の変化が高速である場合にも対応してＡＦＥ過電圧を防止する第３の実施形態について説明する。

図５は、第３の実施形態によるのイメージセンサ制御基板の回路構成を示す図である。図５に示すイメージセンサ制御基板３００は、過電圧保護回路３４０が第２の実施形態のものと若干構成が異なっている点を除き、第２の実施形態のイメージセンサ制御基板２００と同様の構成を備える。

第３の実施形態の過電圧保護回路３４０では、バイアス電圧（Ｖｂｉａｓ）は、容量素子３４６および抵抗素子３４４ａ，３４４ｂ，３４４ｃからなる分圧回路によって、オフセットレベル（Ｖｏｆｓ）程度に設定される。容量素子３４６および抵抗素子３４４ａ，３４４ｂ，３４４ｃからなる分圧回路は、本実施形態のバイアス電圧設定手段を構成する。

第３の実施形態では、過電圧保護回路３４０のバイアス電圧（Ｖｂｉａｓ）は、容量素子３４６が追加されているため、緩やかに変化し、この生成されたバイアス電圧（Ｖｂｉａｓ）が抵抗素子３４４ｃを介して印加される。なお、第３の実施形態の過電圧保護回路３４０において、第１エミッタフォロア３３２および第２エミッタフォロア３３４の逆バイアスについては、第２の実施形態と同様に、バイアス電圧（Ｖｂｉａｓ）が過電圧にならないレベルに設定されているため、ここでは問題とならない。

以下、図６を参照しながら、図５に示すイメージセンサ制御基板３００において、ＡＦＥおよびエミッタフォロアに発生し得る過電圧を防止する機構について説明する。図６は、第３の実施形態のイメージセンサ制御基板３００の動作シーケンスを示す。

図６に示すように、電源投入時の電源電圧の変化が高速である場合であっても、第３の実施形態では、その変化速度と無関係にバイアス電圧（Ｖｂｉａｓ）が緩やかに変化することになるため、ＡＦＥ３２０への過電圧は発生しない。このように、上記容量素子を使用して、過電圧保護回路３４０のバイアス電圧（Ｖｂｉａｓ）を緩やかに変化させることにより、電源投入時の電源電圧の変化が高速である場合であっても、ＡＦＥへの過電圧を好適に防止することができる。

上述までの実施形態によれば、上記イメージセンサ制御基板において電源投入からＣＣＤが通常動作に移行するまでの期間中に発生し得る一連の過電圧を好適に防止することができる。一方、上述までの実施形態では、通常状態（読取待機状態）における異常光の入射時や電源切断時において、過電圧を発生させる可能性が残されている。また上記第３の実施形態では、電源切断時における電源電圧の変化速度による過電圧の発生は問題にならないが、ＣＣＤ３１０の電荷検出部への電荷注入による過電圧が発生する可能性がまだ残されている。

この過電圧が発生する理由は、通常状態や電源切断時においては、無制御または制御することができず、また電源切断時については、切断を高精度に検出する必要があるためであり、過電圧を抑制することが困難となる。そこで、以下に説明する第４の実施形態では、電源切断時の過電圧に対しては、異常出力を遮断するというアプローチではなく、異常出力が入力されても過電圧および過電流を発生させないようにエミッタフォロア回路を構成する。以下、ＣＣＤの電荷検出部への電荷注入による過電圧の発生含め、ＡＦＥおよびエミッタフォロア回路に発生し得る過電圧を防止する第４の実施形態について説明する。

図７は、第４の実施形態によるのイメージセンサ制御基板の回路構成を示す図である。図７に示すイメージセンサ制御基板４００は、エミッタフォロア回路４３０が第３の実施形態のものと若干構成が異なる点を除き、第３の実施形態のイメージセンサ制御基板３００と同様の構成を備えている。図７に示すように、本実施形態のエミッタフォロア回路４３０では、第２エミッタフォロア４３４のＰＮＰトランジスタのコレクタに、抵抗値Ｒｃ２の抵抗素子４３４ａが付加されている。第４の実施形態では、このような構成とすることによって、ＡＦＥ４２０からの入出力電流を制限するとともに、電圧を制限し、過電圧および過電流の発生を抑制する。

図８は、第４の実施形態のイメージセンサ制御基板４００の動作シーケンスを示す。図８に示すように、通常状態（読取待機状態）において異常光が入射されるても、ＣＣＤ出力信号（ccdout）、第１エミッタフォロア４３２のベース電圧（Ｖｂ１）およびエミッタ電圧Ｖｅ１についてはこれまでと同様である。しかし、ＡＦＥ４２０においては、信号が負側に大きく変化する過大出力が入力されると、図８のＡＦＥ４２０の保護ダイオードが導通状態となり、ＡＦＥ４２０から第２エミッタフォロア４３４へ過電流が流出する。このとき、本実施形態では、ＡＦＥ４２０からの電流の大部分が、電流制限抵抗として機能する抵抗素子４３４ａに流れることになり、第２エミッタフォロア４３４のＰＮＰ型トランジスタが徐々に飽和する。

第２エミッタフォロア４３４のＰＮＰ型トランジスタが完全に飽和状態になると、トランジスタのコレクタには、それ以上の電流は流れず、ベースを介して第１エミッタフォロア４３２のエミッタ抵抗素子（Ｒｅ１）を流れる。エミッタ抵抗素子（Ｒｅ１）の値は、第１エミッタフォロア４３２のＮＰＮ型トランジスタのアイドル電流を規定するために設けられており、一般的には１ｋΩ程度である。したがって、第２エミッタフォロア４３４のベース側にバイパスされた電流は、大きくとも数ｍＡ程度しか流れないため、結果として、ＡＦＥ４２０からの電流は制限されることになる。したがって、ＡＦＥ４２０の入力電圧も制限されることになるので、ＡＦＥ４２０に発生し得る過電圧・過電流を好適に抑制することができる。

なお、抵抗素子４３４ａによる電流制限は、ＡＦＥ４２０の負側の過電圧および過電流に対して有効である。一方、ＡＦＥ４２０の正側の過電流についても、第２エミッタフォロア４３４のエミッタ抵抗素子（Ｒｅ２〜１ｋΩ）によって制限されるため、ＡＦＥ４２０の正側の過電流は構成上問題とはならない。なお、抵抗素子４３４ａは、本実施形態の電流制限手段を構成する。

第４の実施形態によれば、電源投入からＣＣＤの通常動作移行までに発生し得る過電圧および過電流に加えて、通常状態における異常光の入射や電源切断において発生し得る過電圧および過電流を好適に防止することができる。

なお、上記実施形態においては、ＣＣＤと過電圧保護回路とは、別個の回路として構成されているが、他の実施形態では、この構成に限定されるものではない。以下、過電圧保護回路の少なくとも一部をＣＣＤ内部に集積化することにより、省スペースにて過電圧防止を実現する第５の実施形態について説明する。

図９は、第５の実施形態によるイメージセンサ制御基板のＣＣＤおよび過電圧保護に関連する部分の回路構成を示す図である。なお、図９に示すイメージセンサ制御基板５００は、ＣＣＤ５１０に過電圧保護回路５４０の少なくとも一部が集積化されている他の点では、第４の実施形態によるイメージセンサ制御基板４００と同様の構成を備える。

第５の実施形態のイメージセンサ制御基板５００においては、ＣＣＤ５１０に過電圧保護回路５４０の一部が集積され、ＣＣＤ信号出力（ccdout）の前段にスイッチ５４２が内蔵されている。ＣＣＤ５１０は、一般にＮＭＯＳ（Negative channel MOS）プロセスによって製作されるため、ＮＭＯＳトランジスタにてスイッチ５４２を構成すれば、ＣＣＤの設計変更を最小限とすることができる。すなわち、第５の実施形態によれば、開発コストを低減し、かつ、上述した過電圧保護回路を省スペースかつ低コストで実装することができる。

以下、上述までの実施形態によるイメージセンサ制御基板を実装する画像読取装置について、複写機を一例として説明する。図１０は、複写機６００のハードウェア構成を示す図である。図１０に示す複写機６００は、スキャナユニット６１０と、本体ユニット６３０とから構成される。スキャナユニット６１０は、タイミング発生器（ＴＧ）６１２と、ＣＣＤドライバ（ＤＲＶ）６１４と、ＣＣＤ６１６と、ＡＦＥ６２２とを含む。

タイミング発生器６１２は、各種のクロック信号やゲート信号を出力する。タイミング発生器６１２が出力する信号のうち、信号（xccd_clk）は、ＣＣＤドライバ６１４を介して、ＣＣＤクロック信号（CCD_CLK）としてＣＣＤ６１６に入力される。

ＣＣＤ６１６およびＡＦＥ６２２間には、上述した過電圧保護回路（ＯＶＰ）６１８と、エミッタフォロア回路（ＥＦ）６２０と、図示しない容量素子とが設けられ、ＣＣＤ６１６から出力される出力信号（ccdout）は、過電圧保護回路６１８をスイッチ制御された後、エミッタフォロア回路６２０でバッファされ、交流結合にてＡＦＥ６２２に入力さる。タイミング発生器６１２から出力される信号（xshd）は、ＣＣＤドライバ６１４を介して、サンプル・ホールド信号（SHD）としてＡＦＥ６２２に供給される。また、図示しないが、タイミング発生器６１２からマスタークロック信号（MCLK）が、ＡＦＥ６２２へ入力される。

ＣＣＤ６１６は、図示しないコンタクトガラス上の原稿の画像を読み取り、アナログ画像信号を出力する。出力されたアナログ画像信号は、ＡＦＥ６２２でＡ／Ｄ変換され、ＡＦＥ６２２は、ディジタル画像データを出力する。ＡＦＥ６２２が出力するディジタル画像データは、ＬＶＤＳ（Low Voltage Differential Signaling）インタフェース６２４を介して、シリアル差動転送により本体ユニット６３０側へ伝送される。

本体ユニット６３０は、ＣＰＵ６３２と、スキャナユニット６１０上のＬＶＤＳインタフェース６２４と接続するＬＶＤＳインタフェース６３４と、各種画像処理を行う画像処理回路部６３６とを含む。ＬＶＤＳインタフェース６３４を介して本体ユニット６３０側へ伝送されたディジタル画像データは、画像処理回路部６３６に渡され、ライン補間補正、シェーディング補正、ガンマ補正などの各種画像処理が施される。画像処理を経た後、ディジタル画像データは、インタフェース６３８を介してプリンタエンジン６４０へ渡される。プリンタエンジン６４０は、渡されたディジタル画像データに従い、電子写真方式などの作像プロセスにより、転写部材上に画像を形成する。

本複写機６００においては、ＡＦＥ６２２およびエミッタフォロア回路６２０に発生し得る過電圧および過電流は、上述したセンサ制御基板の回路構成により好適に抑制されるため、安定的な動作および高い信頼性を実現することができる。なお、図１０においては、画像読取装置として複写機６００を例示しているが、上述した実施形態による過電圧保護回路を実装することができる装置としては、上記複写機に限定されるものではない。他の実施形態では、上述した実施形態による過電圧保護回路は、スキャナなどの画像読取装置、複合機などの画像形成装置、ファクシミリなどの画像通信装置、ディジタルカメラ、ディジタルビデオカメラなど撮影装置など、ＣＣＤおよびＡＦＥを備える如何なる装置において実装することができる。

図１１は、図１０に示す複写機６００のスキャナユニットの機構構成を示す図である。図１１に示すスキャナユニットの機構構成７００は、原稿が載置されるコンタクトガラス７１２と、光学系等に起因した歪みを補正するための白基準板７１６と、第１キャリッジ７２２と、第２キャリッジ７２８と、レンズユニット７３０とを含む。またスキャナユニット機構構成７００は、さらに、本実施形態のＣＣＤ７３２を備えるイメージセンサ制御基板７３４とを備える。

第１キャリッジ７２２は、原稿露光用キセノンランプ７１８および第１反射ミラー７２０から構成され、第２キャリッジ７２８は、第２反射ミラー７２４および第３反射ミラー７２６から構成される。第１キャリッジ７２２および第２キャリッジ７２８は、走査時に、図示しないステッピングモータの駆動により副走査方向Ａに移動する。

キセノンランプ７１８から照射された光は、コンタクトガラス７１２上の原稿面で反射され、その反射光がミラー７２０，７２４，７２６およびレンズユニット７３０等の光学系を通過してＣＣＤ７３２の受光面上に結像される。ＣＣＤ７３２から出力されるアナログ画像信号は、イメージセンサ制御基板７３４上でディジタル化され、図示しない通信ケーブルを介して本体ユニットに入力され、各種ディジタル画像処理が施される。

以上説明したように、上述した実施形態によれば、ＣＣＤなどの固体撮像装置の出力信号における過大出力や過小出力、信号の暴れなど異常出力に起因してＡＦＥおよびエミッタフォロア回路双方において発生し得る過電圧や過電流を好適に防止することが可能な、制御基板、画像読取装置、画像形成装置、撮像装置および制御方法を提供することができる。

これまで本発明の実施形態について説明してきたが、本発明の実施形態は上述した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。

１００，２００，３００，４００，５００…イメージセンサ制御基板、１１０，２１０，３１０，４１０，５１０…ＣＣＤ、１２０，２２０，３２０，４２０…ＡＦＥ、１２２，２２２，３２２，４２２…クランプ回路、１２８，２２８，３２８，３４６，４２８…容量素子、１３０，２３０，３３０，４３０…エミッタフォロア回路、１３２，２３２，３３２，４３２…第１エミッタフォロア、１３４，２３４，３３４，４３４…第２エミッタフォロア、１４０，２４０，３４０，４４０，５４０…過電圧保護回路、１４２，２４２，３４２，５４２…スイッチ、１４２ａ，２４２ａ…寄生ダイオード、２４４，３４４，４３４ａ…抵抗素子、６００…複写機、６１０…スキャナユニット、６１２…タイミング発生器、６１４…ＣＣＤドライバ、６１６…ＣＣＤ、６１８…過電圧保護回路、６２０…エミッタフォロア回路、６２２…ＡＦＥ、６２４，６３４…ＬＶＤＳインタフェース、６３０…本体ユニット、６３２…ＣＰＵ、６３６…画像処理回路部、６３８…インタフェース、６４０…プリンタエンジン、７００…機構構成、７１２…コンタクトガラス、７１６…白基準板、７１８…キセノンランプ、７２０…第１反射ミラー、７２２…第１キャリッジ、７２４…第２反射ミラー、７２６…第３反射ミラー、７２８…第２キャリッジ、７３０…レンズユニット、７３２…ＣＣＤ、７３４…イメージセンサ制御基板、１０００…センサ制御基板、１００２…タイミング発生器、１００４…ＣＣＤドライバ、１００６…ＣＣＤ、１００８，１１０８…ＡＦＥ、１０１０，１１１０…エミッタフォロア回路、１０１２，１１１２…第１エミッタフォロア、１０１４，１１１４…第２エミッタフォロア、１０１６…クランプ回路、１１１６…遅延回路

特開２００７−２１４６８８号公報

Claims (16)

1. センサ応答を出力する信号出力手段と、入力される信号を処理する信号処理手段とを備える制御基板であって、
   前記信号出力手段からの出力信号が入力され、前記信号出力手段が異常出力を発生し得る設定期間中、前記出力信号の後段への伝達を遮断するスイッチ手段を備える過電圧保護手段と、
   前記信号出力手段から前記スイッチ手段を通過して伝達される前記出力信号を緩衝し、前記信号処理手段へ出力するバッファ手段と
   を備える、制御基板。
2. 前記出力信号の導通および遮断を制御する前記スイッチ手段の制御信号は、前記バッファ手段の応答速度以下の変化速度で切り替えられる、請求項１に記載の制御基板。
3. 前記信号出力手段が異常出力を発生し得る設定期間は、当該制御基板への電源投入から前記信号出力手段が通常動作に移行するまでの期間を含む、請求項１または２に記載の制御基板。
4. 前記信号出力手段は、光電変換により生成したアナログ画像信号を前記出力信号として出力する固体撮像装置であり、前記バッファ手段は、エミッタフォロア回路であり、前記信号処理手段は、入力される信号を信号増幅し、前記アナログ画像信号からディジタル画像データへ変換するアナログ処理回路である、請求項１〜３のいずれか１項に記載の制御基板。
5. 前記過電圧保護手段は、前記信号出力手段の電源電圧を分圧することで、前記スイッチ手段の遮断状態での信号レベルをバイアス電圧に設定する、バイアス電圧設定手段を前記スイッチ手段の後段に備える、請求項１〜４のいずれか１項に記載の制御基板。
6. 前記バイアス電圧設定手段は、前記バイアス電圧の生成を遅延する容量素子を含む、請求項５に記載の制御基板。
7. 前記バッファ手段は、前記信号処理手段の入出力電流を制限する電流制限手段を備える、請求項１〜６のいずれか１項に記載の制御基板。
8. 前記信号出力手段が異常出力を発生し得る設定期間は、当該制御基板への電源切断を検知してから前記信号出力手段が停止するまでの期間を含む、請求項１〜７のいずれか１項に記載の制御基板。
9. 前記バイアス電圧Ｖｂｉａｓは、下記条件式（１）〜（４）
   で定義される関係を満足することを特徴とし、
   上記条件式（１）〜（４）中、Ｖｏ＿ｍｉｎは、前記出力信号の最小信号レベルを示し、Ｖｏ＿ｍａｘは、前記出力信号の最大信号レベルを示し、Ｖｅｂｏ１およびＶｅｂｏ２は、それぞれ、前記バッファ手段の第１のエミッタフォロアおよび第２のエミッタフォロアのベース−エミッタ間の逆耐圧を示し、Ｖｅ１は、前記第１のエミッタフォロアがベース電圧に追従できる負側のレベルを示し、ΔＶｅ２は、前記第２のエミッタフォロアがベース電圧に追従できる正側のレベルを示し、ΔＶａｆｅ（＋）およびΔＶａｆｅ（−）は、それぞれ、前記信号処理手段が過電圧や過電流を発生させずに変化することができる正側のレベルおよび負側のレベルを示す、請求項５または６に記載の制御基板。
10. 前記固体撮像装置は、前記過電圧保護手段の前記スイッチ手段を内蔵することを特徴とする、請求項４に記載の制御基板。
11. 請求項１〜１０のいずれか１項に記載の制御基板を備える画像読取装置。
12. 請求項１１に記載の画像読取装置を備える画像形成装置。
13. 光電変換によりアナログ画像信号を生成する撮像装置であって、前記撮像装置は、
    前記アナログ画像信号が入力され、当該撮像装置が異常出力を発生し得る設定期間中、前記アナログ画像信号の後段への出力を遮断するスイッチ手段を備え、
    前記スイッチ手段を通過して前記撮像装置から出力される出力信号は、バッファ手段により緩衝されて、信号を処理する信号処理手段に入力される、
    撮像装置。
14. センサ応答を出力する信号出力手段と、前記信号出力手段から出力される出力信号を後段へ導通または遮断するスイッチ手段を備える過電圧保護手段と、前記信号出力手段から伝達される前記出力信号を緩衝するバッファ手段と、前記バッファ手段から入力される前記出力信号を処理する信号処理手段とを備える制御基板で実行される方法であって、
    前記スイッチ手段が、前記信号出力手段が異常出力を発生し得る設定期間の始期に応答して、前記出力信号を遮断するステップと、
    前記スイッチ手段が、前記設定期間の終期に応答して、前記出力信号を導通するステップと
    を含む、制御方法。
15. 前記遮断するステップは、前記出力信号の導通および遮断を制御する前記スイッチ手段の制御信号が、前記バッファ手段の応答速度以下の変化速度で、遮断状態から導通状態へ切り替えられるステップを含む、請求項１４に記載の制御方法。
16. 前記設定期間の始期は、当該制御基板への電源投入を検出したタイミングであり、前記設定期間の終期は、前記信号出力手段が通常動作に移行するタイミングである、請求項１４または１５に記載の制御方法。