JP2007151343A - 過電圧保護回路 - Google Patents

Abstract

【課題】信号処理ＩＣの最大定格（ＭＡＸ、ＭＩＮ）を満足させる過電圧保護回路を提供する。
【解決手段】ＣＣＤから入力光量に応じて出力されるアナログ画像信号をデジタルデータに変換し、信号処理を行うＣＣＤアナログ信号処理ＩＣを過電圧から保護する過電圧保護回路であって、ＣＣＤからのアナログ画像信号を交流結合する結合コンデンサＣ１を備え、かつアナログ画像信号を結合コンデンサＣ１の前段で抵抗分圧する。
【選択図】図１

Description

本発明は、ＣＣＤアナログ信号処理ＩＣの過電圧保護回路に関し、特に抵抗分圧による過電圧保護回路に関するものである。

図６は従来例のＣＣＤアナログ信号処理ＩＣの過電圧保護回路の構成図である。ＣＣＤアナログ信号処理ＩＣ（以下、信号処理ＩＣ）の過電圧保護回路としては、交流結合コンデンサＣ１とクランプダイオードＤ１によるものが知られている。
この過電圧保護回路においては、ＣＣＤの出力バッファからの入力信号が交流結合コンデンサＣ１に入り、交流結合コンデンサＣ１を通した後の出力信号が信号処理ＩＣに入力される。そして信号処理ＩＣへの出力ラインに過電圧が入った場合の保護のために、信号ライン（出力ライン）と信号処理ＩＣの電源ＶＣＣとの間に順方向に保護ダイオードＤ１が接続されている。
この従来技術では、ＣＣＤの出力バッファからの入力信号の直流電位が大きく変化した場合、その電圧変化は信号処理ＩＣ側にも伝わり、入力端子電圧はＤ１によりＶＣＣ＋ＶＦ（保護ダイオードＤ１の順方向電圧：０．６〜１．２Ｖ程度、電流により変化する）にクランプされる。

上記した、ＣＣＤの出力バッファからの入力信号の直流電位が大きく変化するような状況は、通常の動作では殆ど発生しないが、電源投入時に発生する可能性がある。原因としては、ＣＣＤの残留電荷や、ＣＣＤ出力のオフセットレベルの変化などがある。通常の機器においては、電源投入は日に数回程度であり問題にならないが、低消費電力モードを備えた機器では、頻繁に電源の投入・遮断が起こる。
この場合、保護ダイオードＤ１によりクランプされる入力端子電圧は、信号処理ＩＣの最大定格以内である必要があるが、問題となる端子の最大定格と推奨動作電圧の差の小さい信号処理ＩＣでは、ＶＦの値により最大定格を満足できない場合（最大定格を超えてしまう場合）が出てきてしまう。また、この最大定格と推奨動作電圧の差が小さい信号処理ＩＣは、一般にＶＣＣが低い信号処理ＩＣに多い。
本発明は、入力電圧を抵抗分割することにより、信号処理ＩＣの最大定格（ＭＡＸ、ＭＩＮ）を超えないようにした過電圧保護回路を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明は、ＣＣＤから入力光量に応じて出力されるアナログ画像信号をデジタルデータに変換し、信号処理を行うＣＣＤアナログ信号処理ＩＣを過電圧から保護する過電圧保護回路であって、前記ＣＣＤからのアナログ画像信号を交流結合する結合コンデンサと、前記アナログ画像信号を前記結合コンデンサの前段で抵抗分圧する分圧回路と、制御回路と、を備えたことを特徴とする。
請求項２記載の発明は、前記制御回路は、電源ＯＮ時において、時間経過により抵抗分圧率を徐々に低くしていくように前記分圧回路を制御することを特徴とする。
請求項３記載の発明は、前記制御回路は、複数の並列抵抗を、時間経過に伴ってスイッチによって順次切り離していくように前記分圧回路を制御することを特徴とする。
請求項４記載の発明は、前記制御回路は、複数の並列抵抗を、時間経過に伴ってスイッチによって順次繋げていくように前記分圧回路を制御することを特徴とする。
請求項５記載の発明は、前記制御回路は、ＦＥＴのＯＮ抵抗により前記抵抗分圧率を制御することを特徴とする。
請求項６記載の発明は、前記ＦＥＴのゲートに時定数が大きくなるように抵抗及び容量素子を接続することを特徴とする。

本発明によれば、ＣＣＤから入力光量に応じて出力されるアナログ画像信号をデジタルデータに変換し、信号処理を行うＣＣＤアナログ信号処理ＩＣを過電圧から保護する過電圧保護回路であって、ＣＣＤからのアナログ画像信号を交流結合する結合コンデンサを備え、かつアナログ画像信号を結合コンデンサの前で抵抗分圧するようにしたので、ＣＣＤアナログ信号処理ＩＣ定格のＭＡＸ、ＭＩＮ側にかかわらず、ＣＣＤアナログ信号処理ＩＣへの過電圧を防止することができる。

以下、本発明の実施形態を図面に従って説明する。
図１は本発明の第１の実施形態に係る過電圧保護回路の構成図である。第１の実施形態の過電圧保護回路は、ＣＣＤ出力を、２つのエミッタフォロア回路（Ｔｒ１、Ｔｒ２）を介した後に、結合コンデンサＣ１で交流結合して信号処理ＩＣに入力し、分圧は１つめのエミッタフォロア回路（Ｔｒ１）の後で行う構成とする。
分圧率を制御するため切り替える抵抗の数は３つ（Ｒ１とＲ２とＲ３・Ｒ４・Ｒ５）とし、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５の関係を、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５として、定常状態では入力信号を１／２にして信号処理ＩＣに入力するものとする（実際の回路では、切換える抵抗の数、抵抗値、定常時の分圧率を、得ようとする効果・性能に合わせて調整する）。また、出力信号が入力される信号処理ＩＣの入力端子は、＋２．５Ｖにクランプされていて、最大定格が−０．３Ｖ〜＋４．０Ｖとする。
まず電源ＯＮ時はＲ３、Ｒ４、Ｒ５が接続された状態である。このとき入力信号は１／５になっている。この時、ＣＣＤの電源が入ると同時に、入力端子のＣＣＤ出力のオフセットレベルが４〜５Ｖ程度に上昇するが、場合によっては電源ＯＮ時にＣＣＤ出力のオフセットレベルが定常レベルより大きい８Ｖ程度になってから本来の４〜５Ｖ程度に安定するＣＣＤもあり、こういったオフセットレベルの変動が信号処理ＩＣの入力端子にも伝わり、入力端子の定格を越える可能性がある。ただし、第１の実施形態に係る過電圧保護回路では、信号レベルが１／５になっているため、前記のようなオフセットレベルの変動の範囲に対しては、信号処理ＩＣの定格上十分余裕がある。
次に、ＣＣＤ出力のオフセットレベルが安定したところで、信号Ｃｓｗ１を使ってＳＷ（スイッチ）１を切り離して、入力信号レベルを１／４にする。ここで定常時の１／２の入力信号レベルにしてしまうと、１／５としていた場合との差分が発生し（ＣＣＤ出力定常時オフセットレベル５Ｖとすると＋１．５Ｖの変動）、信号処理ＩＣの定格に達してしまうので、切り替えた時の電圧変動レベルを考慮して分圧率を制御する。
次に、信号Ｃｓｗ２を使ってＳＷ２を切り離して、入力信号レベルを１／３にし、最後に、信号Ｃｓｗ３を使ってＳＷ３を切り離して、入力信号レベルを定常状態の１／２にする（図５に以上のタイムチャートを示す）。このように、順番に抵抗を切り離して、ＣＣＤ出力レベルを徐々に変化させることで、信号処理ＩＣの端子で大きな電圧変動が起きて、最大定格を越えてしまうのを防止することができる。

図２は本発明の第２の実施形態に係る過電圧保護回路の構成図である。第２の実施形態の過電圧保護回路は、分圧率を制御するため切り替える抵抗の数は３つとし、（Ｒ１）×４＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５として定常状態では入力信号を１／２にして信号処理ＩＣに入力するものとする。また、出力信号が入力される信号処理ＩＣの入力端子は、＋２．５Ｖにクランプされていて、最大定格が−０．３Ｖ〜＋４．０Ｖとする。
まず電源ＯＮ時はＲ３、Ｒ４、Ｒ５が切り離された状態である。このとき入力信号は１／５になっている。次に、ＣＣＤ出力のオフセットレベルが安定したところで、信号Ｃｓｗ１を使ってＳＷ１を繋げて、入力信号レベルを１／３にする。次に、信号Ｃｓｗ２を使ってＳＷ２を繋げて、入力信号レベルを３／７にし、最後に、信号Ｃｓｗ３を使ってＳＷ３を繋げて、入力信号レベルを定常状態の１／２にする。

図３は本発明の第３の実施形態に係る過電圧保護回路の構成図である。第３の実施形態の過電圧保護回路において、第１のエミッタフォロア回路の出力側に設けるＦＥＴ１はＮチャネルとする。ゲートにかける電圧が０だとＯＮ抵抗は非常に大きいので、抵抗値の非常に大きいＲと等価である。信号Ｃｆｅｔ１によってゲート電圧を高くしていくとＯＮ抵抗が小さくなる。
具体的な動作としては、まず電源ＯＮ時は、Ｃｆｅｔ１は０Ｖにしておく。すると、ＣＣＤ出力信号は信号処理ＩＣへほとんど影響を及ぼさない。次に、ＣＣＤ出力のオフセットレベルが安定したところで、信号Ｃｆｅｔ１を徐々に上げていき、分圧率が低下して（出力が大きくなって）本来の狙いの出力レベルに安定する。信号Ｃｆｅｔ１を上昇させるスピードは、信号処理ＩＣ入力端子のクランプレベル保持能力に対して最大定格を越えてしまわないように調整する。

図４は本発明の第４の実施形態に係る過電圧保護回路の構成図である。第４の実施形態の過電圧保護回路は、第３の実施形態の構成において、ＦＥＴ１のゲートにＲ２、Ｒ３、Ｃ２を追加している。Ｃｆｅｔ１は０Ｖか５Ｖかしか選べない通常のデジタル出力端子である。
Ｒ２、Ｒ３、Ｃ２は時定数が非常に大きくなる値のものを使い、Ｒ２、Ｒ３はＣｆｅｔ１の電圧がＨの時に、ＦＥＴ１とＲ１が狙いの分圧率になるようなＦＥＴＯＮ抵抗値となる値を選ぶ。これにより、ＣＦＥＴ１の信号源が電圧調整できないような信号であっても、時定Ｒ２、Ｒ３、Ｃ２の時定数によって徐々に分圧率を小さくしていくことができる。
以上の説明の通り、本発明によれば、過電圧のレベル・発生時間に合わせた過電圧防止効果を発生させることができる。
また、少ない部品数で過電圧を防止することができる。また、ＦＥＴのゲート電圧で分圧率を微調整することができる。
また、ＦＥＴのゲート電圧をＨ、Ｌ出力のデジタル信号で制御してＣＣＤアナログ信号処理ＩＣへの過電圧を防止することができる。

本発明の第１の実施形態に係る過電圧保護回路の構成図である。 本発明の第２の実施形態に係る過電圧保護回路の構成図である。 本発明の第３の実施形態に係る過電圧保護回路の構成図である。 本発明の第４の実施形態に係る過電圧保護回路の構成図である。 本発明の第１の実施形態に係る過電圧保護回路のタイムチャートである。 従来例のＣＣＤアナログ信号処理ＩＣの過電圧保護回路の構成図である。

符号の説明

Ｔｒ１ 第１のエミッタフォロア回路
Ｔｒ２ 第２のエミッタフォロア回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 分圧抵抗
ＳＷ１、ＳＷ２、ＳＷ３ スイッチ

Claims (6)

1. ＣＣＤから入力光量に応じて出力されるアナログ画像信号をデジタルデータに変換し、信号処理を行うＣＣＤアナログ信号処理ＩＣを過電圧から保護する過電圧保護回路であって、前記ＣＣＤからのアナログ画像信号を交流結合する結合コンデンサと、前記アナログ画像信号を前記結合コンデンサの前段で抵抗分圧する分圧回路と、制御回路と、を備えたことを特徴とする過電圧保護回路。
2. 前記制御回路は、電源ＯＮ時において、時間経過により抵抗分圧率を徐々に低くしていくように前記分圧回路を制御することを特徴とする請求項１の過電圧保護回路。
3. 前記制御回路は、複数の並列抵抗を、時間経過に伴ってスイッチによって順次切り離していくように前記分圧回路を制御することを特徴とする請求項２の過電圧保護回路。
4. 前記制御回路は、複数の並列抵抗を、時間経過に伴ってスイッチによって順次繋げていくように前記分圧回路を制御することを特徴とする請求項２の過電圧保護回路。
5. 前記制御回路は、ＦＥＴのＯＮ抵抗により前記抵抗分圧率を制御することを特徴とする請求項２の過電圧保護回路。
6. 前記ＦＥＴのゲートに時定数が大きくなるように抵抗及び容量素子を接続することを特徴とする請求項５の過電圧保護回路。

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