JP2011166179A - 半導体装置 - Google Patents

Abstract

【課題】バーズビーク酸化に関する問題を効果的に解決することが可能な半導体装置を提供する。
【解決手段】半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜上に形成された浮遊ゲート電極３と、浮遊ゲート電極上に形成された電極間絶縁膜６と、電極間絶縁膜上に形成された制御ゲート電極７と、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ浮遊ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の酸化膜４ａと、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ一対の酸化膜の間に形成された窒化膜２ｃとを備え、一対の酸化膜はそれぞれ、チャネル幅方向に平行な断面において上から下に向かってしだいに幅が広くなっている楔状の形状を有している。
【選択図】図４

Description

本発明は、半導体装置に関する。

近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリの開発及び生産が盛んに進められている。不揮発性メモリのメモリセルトランジスタは、半導体基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有している。

トンネル絶縁膜には通常、シリコン酸化膜が用いられるため、製造工程中にトンネル絶縁膜に酸化剤が容易に侵入する。その結果、いわゆるバーズビーク酸化が生じ、メモリセルトランジスタの動作電圧の上昇や信頼性の低下を招く。

トンネル絶縁膜の上面及び下面に窒化膜を設けることで、バーズビーク酸化の進行を抑制することは可能である。例えば、特許文献１には、トンネル絶縁膜の上面及び下面に酸窒化膜を設けた構造が開示されている。しかしながら、窒化膜を設けると、電荷トラップや固定電荷が増大し、トランジスタの特性や信頼性を悪化させる要因となる。

なお、上述したような問題は、メモリセルトランジスタの電極間絶縁膜に関しても同様に生じ得る。さらに、上述したような問題は、周辺回路トランジスタやＮＡＮＤ型フラッシュメモリにおける選択ゲートトランジスタのゲート絶縁膜に関しても同様に生じ得る。

このように、従来は、バーズビーク酸化に関する問題の効果的な解決策が提案されておらず、特性や信頼性に優れた半導体装置を得ることが困難であった。

特開２００２−３５３３４３号公報

本発明は、バーズビーク酸化に関する問題を効果的に解決することが可能な半導体装置を提供することを目的としている。

本発明の第１の視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成され、且つ前記浮遊ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の酸化膜と、前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成され、且つ前記一対の酸化膜の間に形成された窒化膜と、を備える。

本発明の第２の視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成され、且つ前記浮遊ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の酸化膜と、前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成され、且つ前記一対の酸化膜の間に形成された窒化膜と、を備える。

本発明の第３の視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、前記浮遊ゲート電極と前記電極間絶縁膜との間に形成され、且つ前記浮遊ゲート電極のチャネル幅方向に平行な一対の側面の上端近傍に形成された一対の第１の酸化膜と、前記浮遊ゲート電極と前記電極間絶縁膜との間に形成され、且つ前記一対の第１の酸化膜の間に形成された第１の窒化膜と、前記電極間絶縁膜と前記制御ゲート電極との間に形成され、且つ前記制御ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の第２の酸化膜と、前記電極間絶縁膜と前記制御ゲート電極との間に形成され、且つ前記一対の第２の酸化膜の間に形成された第２の窒化膜と、を備える。

本発明の第４の視点に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の酸化膜と、前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記一対の酸化膜の間に形成された窒化膜と、を備える。

本発明の第５の視点に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の酸化膜と、前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記一対の酸化膜の間に形成された窒化膜と、を備える。

本発明の第６の視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成された窒化膜と、を備えたメモリセルトランジスタと、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜と前記ゲート電極との間に形成された窒化膜であって、前記ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の部分を有し、且つ前記一対の部分が互いに離間した窒化膜と、を備えた周辺回路トランジスタと、を備える。

本発明の第７の視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成された窒化膜と、を備えたメモリセルトランジスタと、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜と前記ゲート電極との間に形成された窒化膜であって、前記ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の部分を有し、且つ前記一対の部分が互いに離間した窒化膜と、を備えた周辺回路トランジスタと、を備える。

本発明によれば、バーズビーク酸化に関する問題を効果的に解決することが可能となり、特性及び信頼性に優れた半導体装置を得ることができる。

本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態の他の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第２の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第２の実施形態の他の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第３の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第４の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第５の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第６の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第６の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第６の実施形態の他の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第７の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第７の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第８の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第８の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第８の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第８の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第８の実施形態に係る半導体装置の製造方法に係り、構造の一部を拡大して示した図である。 本発明の第８の実施形態に係る半導体装置の製造方法に係り、構造の一部を拡大して示した図である。 本発明の第８の実施形態に係る半導体装置の製造方法に係り、構造の一部を拡大して示した図である。 本発明の第９の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第９の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第９の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第９の実施形態に係る半導体装置の製造方法に係り、構造の一部を拡大して示した図である。

以下、本発明の実施形態を図面を参照して説明する。なお、以下の実施形態では、半導体装置として、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリを例に説明する。

（実施形態１）
図１は、第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル長方向（ビット線方向）の断面図である。

メモリセルトランジスタは、素子分離絶縁膜（図示せず）で囲まれた素子形成領域に形成されている。具体的には、メモリセルトランジスタは、半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜２ａ上に形成された浮遊ゲート電極３と、浮遊ゲート電極３上に形成された電極間絶縁膜６と、電極間絶縁膜６上に形成された制御ゲート電極７とを備えている。また、半導体基板１の表面領域には、ソース／ドレインとなる一対の不純物拡散層９が形成されており、一対の不純物拡散層９間の領域がチャネル領域となる。浮遊ゲート電極３の側壁及び制御ゲート電極７の側壁には、電極側壁酸化膜８が形成されている。さらに、メモリセルトランジスタは層間絶縁膜１０で覆われている。

電極側壁酸化膜８の内側には、一対の酸化膜８ａが形成されている。この一対の酸化膜８ａは、トンネル絶縁膜２ａと浮遊ゲート電極３との間に形成され、且つ浮遊ゲート電極３の一対の側面（チャネル幅方向に平行な一対の側面）の下端近傍に形成されている。この酸化膜８ａは楔状の形状を有しており、上から下に向かってしだいに幅が広くなっている。

トンネル絶縁膜２ａの上面には、窒化膜２ｃが形成されている。この窒化膜２ｃは、トンネル絶縁膜２ａと浮遊ゲート電極３との間に形成され、且つ一対の酸化膜８ａの間に形成されている。

トンネル絶縁膜２ａの下面には、一対の酸化膜８ｂが形成されている。この酸化膜８ｂの先端は、電極側壁酸化膜８と浮遊ゲート電極３との界面の延長線よりも内側に位置している。また、トンネル絶縁膜２ａの下面には、窒化膜２ｂが形成されている。この窒化膜２ｂは、一対の酸化膜８ｂの間に形成されている。

なお、本明細書では、膜２ａをトンネル絶縁膜と呼んでいるが、実質的には、膜２ａ、２ｂ及び２ｃの積層膜がトンネル絶縁膜として機能する。

半導体基板１にはシリコン基板が用いられ、浮遊ゲート電極３はシリコン膜で形成されている。また、制御ゲート電極７の下層部（電極側壁酸化膜８の内側の部分）はシリコン膜で形成され、制御ゲート電極７の上層部は例えば金属膜で形成されている。

トンネル絶縁膜２ａは、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。窒化膜２ｂ及び窒化膜２ｃは、シリコンと窒素を主成分とするシリコン窒化膜で形成されている。シリコン窒化膜中に酸素が含有されていてもよい。また、酸化膜８ａ、酸化膜８ｂ及び電極側壁酸化膜８は、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。

上述したように、本実施形態では、トンネル絶縁膜２ａの上面に窒化膜２ｃが形成され、トンネル絶縁膜２ａの下面に窒化膜２ｂが形成されている。これらの窒化膜２ｂ及び２ｃにより、製造工程中のバーズビーク酸化の進行を防止することができる。したがって、書き換え動作電圧の上昇を抑制することができ、且つメモリセルトランジスタの信頼性の低下を効果的に抑制することができる。

また、本実施形態では、窒化膜２ｃの両端部に酸化膜８ａが形成されている。すなわち、浮遊ゲート電極３の下端部近傍では、浮遊ゲート電極３とトンネル絶縁膜２ａとの間に酸化膜８ａが介在しており、浮遊ゲート電極３とトンネル絶縁膜２ａとの間には窒化膜２ｃが介在していない。そのため、浮遊ゲート電極３の下端部近傍には、窒化膜２ｃに起因した電荷トラップ準位がない。したがって、トンネル電流やホットキャリアを利用した書き換え動作の際に、浮遊ゲート電極３の下端部近傍での電荷トラップ量を低減することができ、メモリセルトランジスタの信頼性を大幅に向上させることができる。さらに、本実施形態では、窒化膜２ｂの両端部にも酸化膜８ｂが形成されている。これにより、浮遊ゲート電極の下端部近傍の電荷トラップ量をより低減することができ、メモリセルトランジスタの信頼性を大幅に向上させることができる。

したがって、本実施形態によれば、バーズビーク酸化の進行を抑制できるとともに、電荷トラップ量を低減することができ、特性及び信頼性に優れたメモリセルトランジスタを得ることができる。

次に、図１に示した半導体装置の製造工程の概略を説明する。

まず、半導体基板１の表面に窒化膜（シリコン窒化膜）２ｂ、トンネル絶縁膜（シリコン酸化膜）２ａ及び窒化膜（シリコン窒化膜）２ｃを順次形成する。続いて、窒化膜２ｃ上に、浮遊ゲート電極膜としてポリシリコン膜を形成する。続いて、浮遊ゲート電極膜、窒化膜２ｃ、トンネル絶縁膜２ａ、窒化膜２ｂ及び半導体基板１をパターニングして、素子分離溝（図示せず）を形成する。この素子分離溝内に素子分離絶縁膜（図示せず）を形成した後、電極間絶縁膜６を形成する。さらに、電極間絶縁膜６上に制御電極膜を形成する。その後、制御電極膜、電極間絶縁膜６及び浮遊ゲート電極膜をパターニングして、制御電極７及び浮遊ゲート電極３を形成する。

その後、酸素ラジカルを含んだ雰囲気で酸化処理を行う。これにより、電極の側面に電極側壁酸化膜８が形成される。また、この酸化処理により、酸化膜８ａ及び酸化膜８ｂが形成される。すなわち、酸素ラジカルはシリコン窒化膜中には侵入しにくいが、シリコン酸化膜中には侵入できる。このとき、酸素ラジカルとシリコン酸化膜は反応しやすいため、この侵入長は、通常の酸素ガスや水蒸気の場合よりも短く、典型的には１０ｎｍ以下である。そして、酸素ラジカルはシリコン窒化膜表面をシリコン酸化膜に変換することができるので、適切な酸化処理条件を選ぶことで、酸素ラジカル侵入領域の上下に設けられたシリコン窒化膜をシリコン酸化膜に変換することができる。その結果、図１に示すような酸化膜８ａ及び酸化膜８ｂを形成することができる。

図２は、第１の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル長方向（ビット線方向）の断面図である。なお、基本的な構成は、上述した図１の構成と同様である。そのため、図１で説明した事項については、詳細な説明は省略する。

図２に示した変更例では、窒化膜２ｂ及び２ｃは、浮遊ゲート電極３の下端部近傍に形成されており、浮遊ゲート電極３の中央部近傍には形成されていない。すなわち、窒化膜２ｃは、浮遊ゲート電極３の一対の側面（チャネル幅方向に平行な一対の側面）の下端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。窒化膜２ｂも窒化膜２ｃと同様、一対の部分が互いに離間している。

本変更例でも、図１に示したメモリセルトランジスタと同様の効果を得ることが可能である。ただし、本変更例では、図１の構成に比べてバーズビーク酸化の抑制効果が低減するため、酸化工程のプロセス温度を下げるなど、プロセス条件を制限する必要がある。その代わり、チャネル中央領域に窒化膜がないため、窒化膜中に存在する固定電荷に起因すると考えられているキャリアの散乱が起きにくくなる。その結果、キャリア移動度が増大し、オン電流を増加させることができる。また、固定電荷密度が低減するため、トランジスタのしきい値電圧が上昇し、オフ電流を低減することができる。

次に、図２に示した半導体装置の製造工程の概略を説明する。

まず、半導体基板１の表面に、トンネル絶縁膜（シリコン酸化膜）２ａを形成する。続いて、トンネル絶縁膜２ａ上に、浮遊ゲート電極膜としてポリシリコン膜を形成する。続いて、浮遊ゲート電極膜、トンネル絶縁膜２ａ及び半導体基板１をパターニングして、素子分離溝（図示せず）を形成する。この素子分離溝内に素子分離絶縁膜（図示せず）を形成した後、電極間絶縁膜６を形成する。さらに、電極間絶縁膜６上に制御電極膜を形成する。その後、制御電極膜、電極間絶縁膜６及び浮遊ゲート電極膜をパターニングして、制御電極７及び浮遊ゲート電極３を形成する。

その後、一酸化窒素ガス、亜酸化窒素ガス、アンモニアガスなどの窒化性ガスを含んだ雰囲気で熱窒化処理を行う。この熱窒化処理の際に、シリコン酸化膜中の窒化性ガスの拡散長がチャネル長の半分以下となるようにプロセス条件を設定することで、図２に示すようなシリコン窒化膜２ｂ及びシリコン窒化膜２ｃを形成することができる。また、このとき同時に、電極側壁にはシリコン酸窒化膜またはシリコン窒化膜が形成される。次に、酸素ラジカルを含んだ雰囲気で酸化処理を行う。これにより、酸化膜８ａ及び８ｂが形成される。また、電極側壁に形成されたシリコン酸窒化膜またはシリコン窒化膜は、シリコン酸化膜に変換されて、電極側壁酸化膜８が形成される。

図３は、第１の実施形態の他の変更例に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル長方向（ビット線方向）の断面図である。なお、基本的な構成は、上述した図１及び図２の構成と同様である。そのため、図１及び図２で説明した事項については、詳細な説明は省略する。

図２に示した例では、酸化膜８ａは楔状の形状であったが、図３に示した例では、酸化膜８ａは矩形状の形状となっている。

本変更例でも、図１及び図２で述べた効果と同様の効果を得ることが可能である。なお、図１及び図２で示した構造では、浮遊ゲート電極３の下端部のコーナーの角度が大きいため、電界集中を抑制することができる。図３に示した構造では、浮遊ゲート電極３の下端部のコーナーの角度が大きくないため、電界集中によりトンネル電流が集中するおそれがある。しかしながら、電流集中領域には窒化膜がないので、電荷トラップに起因したしきい値電圧の変動は起きにくい。

次に、図３に示した半導体装置の製造工程の概略を説明する。

まず、図１で説明した方法と同様の方法により、制御電極７及び浮遊ゲート電極３を形成する。次に、熱リン酸などの薬液を用い、シリコン窒化膜２ｃを選択的にエッチングする。このとき、エッチング時間を調整することにより、浮遊ゲート電極３の下端部近傍のシリコン窒化膜２ｃを除去することができる。その後、酸素ガス、水蒸気などの酸化性ガスを含んだ雰囲気で熱酸化処理を行う。これにより、浮遊ゲート電極３及び制御電極７の側面に電極側壁酸化膜８が形成される。また、この酸化処理により、浮遊ゲート電極３の下端部近傍に酸化膜８ａが形成される。

（実施形態２）
図４は、第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル幅方向（ワード線方向）の断面図である。なお、基本的な構成は、第１の実施形態の図１の構成と同様である。そのため、図１で説明した事項については、詳細な説明は省略する。

図４に示すように、メモリセルトランジスタは、素子分離絶縁膜５で囲まれた素子形成領域に形成されている。素子分離絶縁膜５は素子分離溝に埋められており、素子分離溝の表面には、素子分離溝側壁絶縁膜４が形成されている。

素子分離溝側壁絶縁膜４の内側には、一対の酸化膜４ａ及び一対の酸化膜４ｂが形成されている。一対の酸化膜４ａは、トンネル絶縁膜２ａと浮遊ゲート電極３との間に形成され、且つ浮遊ゲート電極３の一対の側面（チャネル長方向に平行な一対の側面）の下端近傍に形成されている。この酸化膜４ａは楔状の形状を有しており、上から下に向かってしだいに幅が広くなっている。一対の酸化膜４ｂは、トンネル絶縁膜２ａと半導体基板１の素子形成領域との間に形成され、且つ素子形成領域の一対の側面（チャネル長方向に平行な一対の側面）の上端近傍に形成されている。この酸化膜４ｂは楔状の形状を有しており、下から上に向かってしだいに幅が広くなっている。

トンネル絶縁膜２ａの上面には、窒化膜２ｃが形成されている。この窒化膜２ｃは、トンネル絶縁膜２ａと浮遊ゲート電極３との間に形成され、且つ一対の酸化膜４ａの間に形成されている。トンネル絶縁膜２ａの下面には、窒化膜２ｂが形成されている。この窒化膜２ｂは、トンネル絶縁膜２ａと半導体基板１の素子形成領域との間に形成され、且つ一対の酸化膜４ｂの間に形成されている。

トンネル絶縁膜２ａ、窒化膜２ｂ及び窒化膜２ｃの材料は、第１の実施形態で述べた材料と同様である。また、酸化膜４ａ、酸化膜４ｂ及び素子分離溝側壁絶縁膜４は、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。

上述したように、本実施形態では、トンネル絶縁膜２ａの上面に窒化膜２ｃが形成され、トンネル絶縁膜２ａの下面に窒化膜２ｂが形成されている。これらの窒化膜２ｂ及び２ｃにより、製造工程中のバーズビーク酸化の進行を防止することができる。したがって、書き換え動作電圧の上昇を抑制することができ、且つメモリセルトランジスタの信頼性の低下を効果的に抑制することができる。

また、本実施形態では、窒化膜２ｃの両端部に酸化膜４ａが形成されている。すなわち、浮遊ゲート電極３の下端部近傍では、浮遊ゲート電極３とトンネル絶縁膜２ａとの間に酸化膜４ａが介在しており、浮遊ゲート電極３とトンネル絶縁膜２ａとの間には窒化膜２ｃが介在していない。そのため、浮遊ゲート電極３の下端部近傍には、窒化膜２ｃに起因した固定電荷がない。したがって、メモリセルトランジスタのオフ電流が低減されて誤動作を防止することができ、メモリセルトランジスタの信頼性を大幅に向上させることができる。さらに、本実施形態では、窒化膜２ｂの両端部にも酸化膜４ｂが形成されているため、固定電荷をより低減することができ、メモリセルトランジスタの信頼性を大幅に向上させることができる。

したがって、本実施形態によれば、バーズビーク酸化の進行を抑制できるとともに、固定電荷量を低減することができ、特性及び信頼性に優れたメモリセルトランジスタを得ることができる。

次に、図４に示した半導体装置の製造工程の概略を説明する。

まず、半導体基板１の表面に窒化膜（シリコン窒化膜）２ｂ、トンネル絶縁膜（シリコン酸化膜）２ａ及び窒化膜（シリコン窒化膜）２ｃを順次形成する。続いて、窒化膜２ｃ上に、浮遊ゲート電極膜としてポリシリコン膜を形成する。続いて、浮遊ゲート電極膜、窒化膜２ｃ、トンネル絶縁膜２ａ、窒化膜２ｂ及び半導体基板１をパターニングして、素子分離溝を形成する。

その後、酸素ラジカルを含んだ雰囲気で酸化処理を行う。これにより、素子分離溝の側面に素子分離溝側壁酸化膜４が形成される。また、この酸化処理により、酸化膜４ａ及び酸化膜４ｂが形成される。すなわち、酸素ラジカルはシリコン窒化膜中には侵入しにくいが、シリコン酸化膜中には侵入できる。このとき、酸素ラジカルとシリコン酸化膜は反応しやすいため、この侵入長は、通常の酸素ガスや水蒸気の場合よりも短く、典型的には１０ｎｍ以下である。そして、酸素ラジカルはシリコン窒化膜表面をシリコン酸化膜に変換することができるので、適切な酸化処理条件を選ぶことで、酸素ラジカル侵入領域の上下に設けられたシリコン窒化膜をシリコン酸化膜に変換することができる。その結果、図４に示すような酸化膜４ａ及び酸化膜４ｂを形成することができる。その後、素子分離絶縁膜５を形成し、さらに電極間絶縁膜及び制御電極膜を形成する。さらに、制御電極膜、電極間絶縁膜及び浮遊ゲート電極膜をパターニングして、制御電極７及び浮遊ゲート電極３を形成する。

図５は、第２の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル幅方向（ワード線方向）の断面図である。なお、基本的な構成は、上述した図４の構成と同様である。そのため、図４で説明した事項については、詳細な説明は省略する。

図５に示した変更例では、窒化膜２ｂ及び２ｃは、浮遊ゲート電極３の下端部近傍に形成されており、浮遊ゲート電極３の中央部近傍には形成されていない。すなわち、窒化膜２ｃは、浮遊ゲート電極３の一対の側面（チャネル長方向に平行な一対の側面）の下端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。窒化膜２ｂも窒化膜２ｃと同様、一対の部分が互いに離間している。

本変更例でも、図４に示したメモリセルトランジスタと同様の効果を得ることが可能である。ただし、本変更例では、図４の構成に比べてバーズビーク酸化の抑制効果が低減するため、プロセス条件を制限する必要がある。その代わり、チャネル中央領域に窒化膜がないため、キャリアの散乱が起きにくくなる。その結果、キャリア移動度が増大し、オン電流を増加させることができる。

次に、図５に示した半導体装置の製造工程の概略を説明する。

まず、半導体基板１の表面に、トンネル絶縁膜（シリコン酸化膜）２ａを形成する。続いて、トンネル絶縁膜２ａ上に、浮遊ゲート電極膜としてポリシリコン膜を形成する。続いて、浮遊ゲート電極膜、トンネル絶縁膜２ａ及び半導体基板１をパターニングして、素子分離溝を形成する。

その後、一酸化窒素ガスを含んだ雰囲気で熱窒化処理を行う。この熱窒化処理の際に、シリコン酸化膜中の一酸化窒素ガスの拡散長がチャネル幅の半分以下となるようにプロセス条件を設定することで、図５に示すようなシリコン窒化膜２ｂ及びシリコン窒化膜２ｃを形成することができる。また、このとき同時に、素子分離溝の側面にはシリコン酸窒化膜が形成される。次に、酸素ラジカルを含んだ雰囲気で酸化処理を行う。これにより、酸化膜４ａ及び４ｂが形成される。また、素子分離溝の側面に形成されたシリコン酸窒化膜は、シリコン酸化膜に変換されて、素子分離溝側壁酸化膜４が形成される。

続いて、素子分離溝内に素子分離絶縁膜５を形成した後、電極間絶縁膜６を形成する。さらに、電極間絶縁膜６上に制御電極膜７を形成する。その後、制御電極膜７、電極間絶縁膜６及び浮遊ゲート電極膜３をパターニングして、制御電極７及び浮遊ゲート電極３を形成する。

図６は、第２の実施形態の他の変更例に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル幅方向（ワード線方向）の断面図である。なお、基本的な構成は、上述した図４及び図５の構成と同様である。そのため、図４及び図５で説明した事項については、詳細な説明は省略する。

図５に示した例では、酸化膜４ａ及び４ｂは楔状の形状であったが、図６に示した例では、酸化膜４ａ及び４ｂは矩形状の形状となっている。

本変更例でも、図４及び図５で述べた効果と同様の効果を得ることが可能である。なお、図４及び図５で示した構造では、浮遊ゲート電極３の下端部のコーナーの角度が大きいため、電界集中を抑制することができる。図６に示した構造では、浮遊ゲート電極３の下端部のコーナーの角度が大きくないため、電界集中が増大するおそれがある。しかしながら、電界集中領域には窒化膜がないので、固定電荷に起因したオフ電流の増大は起きにくい。

なお、図６に示した半導体装置は、図３に示した手法と同様の手法を用いることで作製可能である。

（実施形態３）
図７は、第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル長方向（ビット線方向）の断面図である。なお、基本的な構成は、第１の実施形態の図１の構成と同様である。そのため、図１で説明した事項については、詳細な説明は省略する。

図７に示した半導体装置では、電極側壁酸化膜８の内側に、一対の酸化膜８ｃが形成されている。この一対の酸化膜８ｃは、浮遊ゲート電極３と電極間絶縁膜６ａとの間に形成され、且つ浮遊ゲート電極３の一対の側面（チャネル幅方向に平行な一対の側面）の上端近傍に形成されている。この酸化膜８ｃは楔状の形状を有しており、下から上に向かってしだいに幅が広くなっている。また、電極間絶縁膜６ａの下面には、窒化膜６ｂが形成されている。この窒化膜６ｂは、浮遊ゲート電極３と電極間絶縁膜６ａとの間に形成され、且つ一対の酸化膜８ｃの間に形成されている。

また、図７に示した半導体装置では、電極側壁酸化膜８の内側に、一対の酸化膜８ｄが形成されている。この一対の酸化膜８ｄは、電極間絶縁膜６ａと制御ゲート電極７との間に形成され、且つ制御ゲート電極７の一対の側面（チャネル幅方向に平行な一対の側面）の下端近傍に形成されている。この酸化膜８ｄは楔状の形状を有しており、上から下に向かってしだいに幅が広くなっている。また、電極間絶縁膜６ａの上面には、窒化膜６ｃが形成されている。この窒化膜６ｃは、電極間絶縁膜６ａと制御ゲート電極７との間に形成され、且つ一対の酸化膜８ｄの間に形成されている。

なお、本明細書では、膜６ａを電極間絶縁膜と呼んでいるが、実質的には、膜６ａ、６ｂ及び６ｃの積層膜が電極間絶縁膜として機能する。

窒化膜６ｂ及び窒化膜６ｃは、シリコンと窒素を主成分とするシリコン窒化膜で形成されている。シリコン窒化膜中に酸素が含有されていてもよい。酸化膜８ｃ、酸化膜８ｄ及び電極側壁酸化膜８は、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。

電極間絶縁膜６ａは、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。また、電極間絶縁膜６ａは、シリコン窒化膜をシリコン酸化膜で挟んだ積層膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）でもよい。また、アルミニウム酸化物膜（アルミナ）或いはハフニウム酸化物膜（ハフニア）のような高誘電体酸化物膜でもよい。すなわち、電極間絶縁膜６ａは酸化物膜、あるいは酸化物膜を含む積層膜ならばよい。

上述したように、本実施形態では、電極間絶縁膜６ａの上面に窒化膜６ｃが形成され、電極間絶縁膜６ａの下面に窒化膜６ｂが形成されている。これらの窒化膜６ｂ及び６ｃにより、製造工程中のバーズビーク酸化の進行を防止することができる。したがって、メモリセルの書き換え特性のばらつきを抑制することができ、メモリセルトランジスタの信頼性の低下を効果的に抑制することができる。

また、本実施形態では、窒化膜６ｂの両端部に酸化膜８ｃが形成され、窒化膜６ｃの両端部に酸化膜８ｄが形成されている。すなわち、浮遊ゲート電極３の上端部近傍では、浮遊ゲート電極３と電極間絶縁膜６ａとの間に酸化膜８ｃが介在しており、浮遊ゲート電極３と電極間絶縁膜６ａとの間には窒化膜６ｂが介在していない。同様に、制御ゲート電極７の下端部近傍では、制御ゲート電極７と電極間絶縁膜６ａとの間に酸化膜８ｄが介在しており、制御ゲート電極７と電極間絶縁膜６ａとの間には窒化膜６ｃが介在していない。そのため、浮遊ゲート電極３及び制御ゲート電極７の端部近傍には、窒化膜６ｂ及び６ｃに起因した電荷トラップ準位がない。したがって、メモリセルの書き換え動作時に電極端部を流れるリーク電流による電荷トラップ量を低減することができ、メモリセルトランジスタの信頼性を大幅に向上させることができる。

したがって、本実施形態によれば、バーズビーク酸化の進行を抑制できるとともに、電荷トラップ量を低減することができ、特性及び信頼性に優れたメモリセルトランジスタを得ることができる。

次に、図７に示した半導体装置の製造工程の概略を説明する。

まず、半導体基板１の表面に窒化膜（シリコン窒化膜）２ｂ、トンネル絶縁膜（シリコン酸化膜）２ａ及び窒化膜（シリコン窒化膜）２ｃを順次形成する。続いて、窒化膜２ｃ上に、浮遊ゲート電極膜としてポリシリコン膜を形成する。続いて、浮遊ゲート電極膜、窒化膜２ｃ、トンネル絶縁膜２ａ、窒化膜２ｂ及び半導体基板１をパターニングして、素子分離溝（図示せず）を形成する。この素子分離溝内に素子分離絶縁膜（図示せず）を形成した後、窒化膜（シリコン窒化膜）６ｂ、電極間絶縁膜（シリコン酸化膜或いはアルミナ膜等）６ａ及び窒化膜（シリコン窒化膜）６ｃを順次形成する。さらに、窒化膜６ｃ上に制御電極膜７を形成する。その後、制御電極膜７、窒化膜６ｃ、電極間絶縁膜６ａ、窒化膜６ｂ及び浮遊ゲート電極膜３をパターニングして、制御電極７及び浮遊ゲート電極３を形成する。

その後、酸素ラジカルを含んだ雰囲気で酸化処理を行う。これにより、電極の側面に電極側壁酸化膜８が形成される。また、この酸化処理により、酸化膜８ａ、酸化膜８ｂ、８ｃ及び８ｄが形成される。すなわち、酸素ラジカルはシリコン窒化膜中には侵入しにくいが、シリコン酸化膜やアルミナ膜などの酸化物膜中には侵入できる。このとき、酸素ラジカルと酸化物膜は反応しやすいため、この侵入長は、通常の酸素ガスや水蒸気の場合よりも短く、典型的には１０ｎｍ以下である。そして、酸素ラジカルはシリコン窒化膜表面をシリコン酸化膜に変換することができるので、適切な酸化処理条件を選ぶことで、酸素ラジカル侵入領域の上下に設けられたシリコン窒化膜をシリコン酸化膜に変換することができる。その結果、図７に示すような酸化膜８ｃ及び酸化膜８ｄを形成することができる。

図８は、第３の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリのメモリセルトランジスタのチャネル長方向（ビット線方向）の断面図である。なお、基本的な構成は、上述した図７の構成と同様である。そのため、図７で説明した事項については、詳細な説明は省略する。

図８に示した変更例では、窒化膜６ｂは、浮遊ゲート電極３の上端部近傍に形成されており、浮遊ゲート電極３の中央部近傍には形成されていない。すなわち、窒化膜６ｂは、浮遊ゲート電極３の一対の側面（チャネル幅方向に平行な一対の側面）の上端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。また、窒化膜６ｃは、制御ゲート電極７の下端部近傍に形成されており、制御ゲート電極７の中央部近傍には形成されていない。すなわち、窒化膜６ｃは、制御ゲート電極７の一対の側面（チャネル幅方向に平行な一対の側面）の下端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。

本変更例でも、図７に示したメモリセルトランジスタと同様の効果を得ることが可能である。ただし、本変更例では、図７の構成に比べてバーズビーク酸化の抑制効果が低減するため、プロセス条件を制限する必要がある。その代わり、電極間絶縁膜６ａの中央領域近傍に窒化膜がないため、膜６ａ、６ｂ及び６ｃの積層膜からなる実質的な電極間絶縁膜の電気容量を増大させることができる。したがって、メモリセルの書き換え動作電圧を大幅に低減させることができる。

なお、図８に示した半導体装置は、図２の製造手法と図７の製造手法を組み合わせることで作製可能である。

また、図８に示した例では、酸化膜８ｃ及び８ｄは楔状の形状であったが、図３に示した例と同様に、酸化膜８ｃ及び８ｄは矩形状の形状としてもよい。

（実施形態４）
図９は、第４の実施形態に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリの周辺回路トランジスタのチャネル長方向の断面図である。

周辺回路トランジスタは、素子分離絶縁膜（図示せず）で囲まれた素子形成領域に形成されている。具体的には、周辺回路トランジスタは、半導体基板１上に形成されたゲート絶縁膜２０ａと、ゲート絶縁膜２０ａ上に形成されたゲート電極７０とを備えている。また、半導体基板１の表面領域には、ソース／ドレインとなる一対の不純物拡散層９が形成されており、一対の不純物拡散層９間の領域がチャネル領域となる。ゲート電極７０の側壁には、電極側壁酸化膜８が形成されている。さらに、周辺回路トランジスタは層間絶縁膜１０で覆われている。

電極側壁酸化膜８の内側には、一対の酸化膜８ａが形成されている。この一対の酸化膜８ａは、ゲート絶縁膜２０ａとゲート電極７０との間に形成され、且つゲート電極７０の一対の側面（チャネル幅方向に平行な一対の側面）の下端近傍に形成されている。この酸化膜８ａは楔状の形状を有しており、上から下に向かってしだいに幅が広くなっている。

ゲート絶縁膜２０ａの上面には、窒化膜２０ｃが形成されている。この窒化膜２０ｃは、ゲート絶縁膜２０ａとゲート電極７０との間に形成され、且つ一対の酸化膜８ａの間に形成されている。

ゲート絶縁膜２ａの下面には、一対の酸化膜８ｂが形成されている。この酸化膜８ｂの先端は、電極側壁酸化膜８とゲート電極７０の下層導電部３０との界面の延長線よりも内側に位置している。また、ゲート絶縁膜２０ａの下面には、窒化膜２０ｂが形成されている。この窒化膜２０ｂは、一対の酸化膜８ｂの間に形成されている。

なお、本明細書では、膜２０ａをゲート絶縁膜と呼んでいるが、実質的には、膜２０ａ、２０ｂ及び２０ｃの積層膜がゲート絶縁膜として機能する。

図９に示した構成は、周辺回路トランジスタをメモリセルトランジスタ（例えば、図１に示したメモリセルトランジスタ）と同時に形成した場合の例である。すなわち、ゲート電極７０の下層導電部３０は、浮遊ゲート電極と同一工程で形成される。絶縁体部６０は、電極間絶縁膜と同一工程で形成される。ゲート電極７０の上層導電部３１は、制御ゲート電極と同一工程で形成される。

ゲート絶縁膜２０ａは、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。窒化膜２０ｂ及び窒化膜２０ｃは、シリコンと窒素を主成分とするシリコン窒化膜で形成されている。シリコン窒化膜中に酸素が含有されていてもよい。また、酸化膜８ａ、酸化膜８ｂ及び電極側壁酸化膜８は、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。

上述したように、本実施形態では、ゲート絶縁膜２０ａの上面に窒化膜２０ｃが形成され、ゲート絶縁膜２０ａの下面に窒化膜２０ｂが形成されている。これらの窒化膜２０ｂ及び２０ｃにより、製造工程中のバーズビーク酸化の進行を防止することができる。したがって、周辺回路トランジスタの閾値電圧の上昇及び駆動力の低下を抑制することができ、周辺回路トランジスタの特性の低下を効果的に抑制することができる。

また、本実施形態では、窒化膜２０ｃの両端部に酸化膜８ａが形成されている。すなわち、ゲート電極７０の下端部近傍では、ゲート電極７０とゲート絶縁膜２０ａとの間に酸化膜８ａが介在しており、ゲート電極７０とゲート絶縁膜２０ａとの間には窒化膜２０ｃが介在していない。そのため、ゲート電極７０の下端部近傍には、窒化膜２０ｃに起因した電荷トラップ準位がない。したがって、トランジスタ動作時のホットキャリアによるゲート電極７０の下端部近傍での電荷トラップ量を低減することができ、周辺回路トランジスタの信頼性を大幅に向上させることができる。さらに、本実施形態では、窒化膜２０ｂの両端部にも酸化膜８ｂが形成されている。これにより、ゲート電極の下端部近傍の電荷トラップ量をより低減することができ、周辺回路トランジスタの信頼性を大幅に向上させることができる。

したがって、本実施形態によれば、バーズビーク酸化の進行を抑制できるとともに、電荷トラップ量を低減することができ、特性及び信頼性に優れた周辺回路トランジスタを得ることができる。

次に、図９に示した半導体装置の製造工程の概略を説明する。

まず、半導体基板１の表面に窒化膜（シリコン窒化膜）２０ｂ、ゲート絶縁膜（シリコン酸化膜）２０ａ及び窒化膜（シリコン窒化膜）２０ｃを順次形成する。続いて、ポリシリコン膜等で形成されたゲート電極膜を形成し、さらにゲート電極膜をパターニングしてゲート電極７０を形成する。

その後、酸素ラジカルを含んだ雰囲気で酸化処理を行う。これにより、ゲート電極７０の側面に電極側壁酸化膜８が形成される。また、この酸化処理により、酸化膜８ａ及び酸化膜８ｂが形成される。すなわち、酸素ラジカルはシリコン窒化膜中には侵入しにくいが、シリコン酸化膜中には侵入できる。このとき、酸素ラジカルとシリコン酸化膜は反応しやすいため、この侵入長は、通常の酸素ガスや水蒸気の場合よりも短く、典型的には１０ｎｍ以下である。そして、酸素ラジカルはシリコン窒化膜表面をシリコン酸化膜に変換することができるので、適切な酸化処理条件を選ぶことで、酸素ラジカル侵入領域の上下に設けられたシリコン窒化膜をシリコン酸化膜に変換することができる。その結果、図９に示すような酸化膜８ａ及び酸化膜８ｂを形成することができる。

図１０は、第４の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリの周辺回路トランジスタのチャネル長方向の断面図である。なお、基本的な構成は、上述した図９の構成と同様である。そのため、図９で説明した事項については、詳細な説明は省略する。

図１０に示した変更例では、窒化膜２０ｂ及び２０ｃは、ゲート電極７０の下端部近傍に形成されており、ゲート電極７０の中央部近傍には形成されていない。すなわち、窒化膜２０ｃは、ゲート電極７０の一対の側面（チャネル幅方向に平行な一対の側面）の下端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。窒化膜２０ｂも窒化膜２０ｃと同様、一対の部分が互いに離間している。

本変更例でも、図９に示した周辺回路トランジスタと同様の効果を得ることが可能である。ただし、本変更例では、図９の構成に比べてバーズビーク酸化の抑制効果が低減するため、プロセス条件を制限する必要がある。その代わり、チャネル中央領域に窒化膜がないため、キャリアの散乱が起きにくくなる。その結果、キャリア移動度が増大し、オン電流を増加させることができる。また、固定電荷密度が低減するため、トランジスタのしきい値電圧が上昇し、オフ電流を低減することができる。

なお、図１０に示した半導体装置は、図２の製造手法と図９の製造手法を組み合わせることで作製可能である。

また、図１０に示した例では、酸化膜８ａ及び８ｂは楔状の形状であったが、図３に示した例と同様に、酸化膜８ａ及び８ｂは矩形状の形状としてもよい。

（実施形態５） 図１１は、第５の実施形態に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリの周辺回路トランジスタのチャネル幅方向の断面図である。なお、基本的な構成は、第４の実施形態の図９の構成と同様である。そのため、図９で説明した事項については、詳細な説明は省略する。

図１１に示すように、周辺回路トランジスタは、素子分離絶縁膜５で囲まれた素子形成領域に形成されている。素子分離絶縁膜５は素子分離溝に埋められており、素子分離溝の表面には、素子分離溝側壁絶縁膜４が形成されている。

素子分離溝側壁絶縁膜４の内側には、一対の酸化膜４ａ及び一対の酸化膜４ｂが形成されている。一対の酸化膜４ａは、ゲート絶縁膜２０ａとゲート電極７０との間に形成され、且つゲート電極７０の一対の側面（チャネル長方向に平行な一対の側面）の下端近傍に形成されている。この酸化膜４ａは楔状の形状を有しており、上から下に向かってしだいに幅が広くなっている。一対の酸化膜４ｂは、ゲート絶縁膜２０ａと半導体基板１の素子形成領域との間に形成され、且つ素子形成領域の一対の側面（チャネル長方向に平行な一対の側面）の上端近傍に形成されている。この酸化膜４ｂは楔状の形状を有しており、下から上に向かってしだいに幅が広くなっている。

ゲート絶縁膜２０ａの上面には、窒化膜２０ｃが形成されている。この窒化膜２０ｃは、ゲート絶縁膜２０ａとゲート電極７０との間に形成され、且つ一対の酸化膜４ａの間に形成されている。ゲート絶縁膜２０ａの下面には、窒化膜２０ｂが形成されている。この窒化膜２０ｂは、ゲート絶縁膜２０ａと半導体基板１の素子形成領域との間に形成され、且つ一対の酸化膜４ｂの間に形成されている。

図１１に示した構成は、周辺回路トランジスタをメモリセルトランジスタ（例えば、図４に示したメモリセルトランジスタ）と同時に形成した場合の例である。すなわち、ゲート電極７０の下層導電部３０は、浮遊ゲート電極と同一工程で形成される。絶縁体部６０は、電極間絶縁膜と同一工程で形成される。ゲート電極７０の上層導電部３１は、制御ゲート電極と同一工程で形成される。

トンネル絶縁膜２０ａ、窒化膜２０ｂ及び窒化膜２０ｃの材料は、第４の実施形態で述べた通りである。また、酸化膜４ａ、酸化膜４ｂ及び素子分離溝側壁絶縁膜４は、シリコンと酸素を主成分とするシリコン酸化膜で形成されている。シリコン酸化膜中に窒素が含有されていてもよい。

上述したように、本実施形態では、ゲート絶縁膜２０ａの上面に窒化膜２０ｃが形成され、ゲート絶縁膜２０ａの下面に窒化膜２０ｂが形成されている。これらの窒化膜２０ｂ及び２０ｃにより、製造工程中のバーズビーク酸化の進行を防止することができる。したがって、周辺回路トランジスタの閾値電圧の上昇及び駆動力の低下を抑制することができ、周辺回路トランジスタの特性の低下を効果的に抑制することができる。

また、本実施形態では、窒化膜２０ｃの両端部に酸化膜４ａが形成されている。すなわち、ゲート電極７０の下端部近傍では、ゲート電極７０とゲート絶縁膜２０ａとの間に酸化膜４ａが介在しており、ゲート電極７０とゲート絶縁膜２０ａとの間には窒化膜２０ｃが介在していない。そのため、ゲート電極７０の下端部近傍には、窒化膜２０ｃに起因した固定電荷がない。したがって、周辺回路トランジスタのオフ電流が低減されて誤動作を防止することができ、周辺回路トランジスタの信頼性を大幅に向上させることができる。さらに、本実施形態では、窒化膜２０ｂの両端部にも酸化膜４ｂが形成されているため、固定電荷をより低減することができ、周辺回路トランジスタの信頼性を大幅に向上させることができる。

したがって、本実施形態によれば、バーズビーク酸化の進行を抑制できるとともに、固定電荷量を低減することができ、特性及び信頼性に優れた周辺回路トランジスタを得ることができる。

なお、図１１に示した半導体装置は、図４の製造方法と同様の製造方法を用いることで作製可能である。

図１２は、第５の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。具体的には、不揮発性メモリの周辺回路トランジスタのチャネル幅方向の断面図である。なお、基本的な構成は、上述した図１１の構成と同様である。そのため、図１１で説明した事項については、詳細な説明は省略する。

図１２に示した変更例では、窒化膜２０ｂ及び２０ｃは、ゲート電極７０の下端部近傍に形成されており、ゲート電極７０の中央部近傍には形成されていない。すなわち、窒化膜２０ｃは、ゲート電極７０の一対の側面（チャネル長方向に平行な一対の側面）の下端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。窒化膜２０ｂも窒化膜２０ｃと同様、一対の部分が互いに離間している。

本変更例でも、図１１に示した周辺回路トランジスタと同様の効果を得ることが可能である。ただし、本変更例では、図１１の構成に比べてバーズビーク酸化の抑制効果が低減するため、プロセス条件を制限する必要がある。その代わり、チャネル中央領域に窒化膜がないため、キャリアの散乱が起きにくくなる。その結果、キャリア移動度が増大し、オン電流を増加させることができる。

なお、図１２に示した半導体装置は、図５の製造方法と同様の製造方法を用いることで作製可能である。

また、図１２に示した例では、酸化膜４ａ及び４ｂは楔状の形状であったが、図６に示した例と同様に、酸化膜４ａ及び４ｂは矩形状の形状としてもよい。

（実施形態６）
図１３（ａ）及び図１３（ｂ）は、第６の実施形態に係る半導体装置の構成を模式的に示した断面図である。図１３（ａ）は、不揮発性メモリのメモリセルトランジスタのチャネル長方向の断面図であり、図１３（ｂ）は、不揮発性メモリの周辺回路トランジスタのチャネル長方向の断面図である。図１３（ａ）に示したメモリセルトランジスタ及び図１３（ｂ）に示した周辺回路トランジスタは、同一基板上に形成されており、同一の不揮発性メモリを構成している。なお、各実施形態ですでに説明した事項については、詳細な説明は省略する。

図１３（ａ）に示したメモリセルトランジスタの基本的な構成は、図１に示したメモリセルトランジスタの構成と類似している。ただし、本実施形態のメモリセルトランジスタには、図１に示した酸化膜８ａ及び８ｂが形成されていない。

図１３（ｂ）に示した周辺回路トランジスタの基本的な構成は、図１０に示した周辺回路トランジスタの構成と類似している。ただし、本実施形態の周辺回路トランジスタには、図１０に示した酸化膜８ａ及び８ｂが形成されていない。

図１３（ａ）に示したメモリセルトランジスタ及び図１３（ｂ）に示した周辺回路トランジスタは、共通の工程を用いて同時に形成される。すなわち、周辺回路トランジスタのゲート電極７０の下層導電部３０は、メモリセルトランジスタの浮遊ゲート電極３と同一の工程で形成される。周辺回路トランジスタの絶縁体部６０は、メモリセルトランジスタの電極間絶縁膜６と同一の工程で形成される。また、周辺回路トランジスタのゲート電極７０の上層導電部３１は、メモリセルトランジスタの制御ゲート電極７と同一工程で形成される。

図１３（ａ）に示すように、メモリセルトランジスタでは、窒化膜２ｃが浮遊ゲート電極３の下面全体に形成され、窒化膜２ｂがトンネル絶縁膜２ａの下面全体に形成されている。これに対して、図１３（ｂ）に示すように、周辺回路トランジスタでは、窒化膜２０ｃは、ゲート電極７０の下端部近傍に形成されており、ゲート電極７０の中央部近傍には形成されていない。すなわち、窒化膜２０ｃは、ゲート電極７０の一対の側面（チャネル幅方向に平行な一対の側面）の下端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。窒化膜２０ｂも窒化膜２０ｃと同様、一対の部分が互いに離間している。

本実施形態においても、窒化膜によってバーズビーク酸化の進行を抑制することができるため、バーズビーク酸化の進行に起因した問題を防止することができる。すなわち、メモリセルトランジスタでは、書き換え動作電圧の上昇を抑制することができ、且つメモリセルトランジスタの信頼性の低下を効果的に抑制することができる。また、周辺回路トランジスタでは、閾値電圧の上昇及び駆動力の低下を抑制することができる。

また、周辺回路トランジスタでは、チャネル中央領域に窒化膜が形成されていないため、キャリアの散乱が起きにくくなる。その結果、キャリア移動度が増大し、オン電流を増加させることができる。また、固定電荷密度が低減するため、トランジスタのしきい値電圧が上昇し、オフ電流を低減することができる。

したがって、本実施形態では、バーズビーク酸化の進行に起因した問題を防止することができるとともに、周辺回路トランジスタにおけるオン電流の増加及びオフ電流の低減をはかることができる。

図１４（ａ）及び図１４（ｂ）は、第６の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。図１４（ａ）は、不揮発性メモリのメモリセルトランジスタのチャネル長方向の断面図であり、図１４（ｂ）は、不揮発性メモリの周辺回路トランジスタのチャネル長方向の断面図である。基本的な構成は、上述した図１３（ａ）及び図１３（ｂ）の構成と同様である。なお、すでに説明した事項については、詳細な説明は省略する。

図１４（ａ）に示すように、メモリセルトランジスタは、図１に示したメモリセルトランジスタと同様の構成を有している。したがって、図１に示したメモリセルトランジスタと同様の効果を得ることができる。図１４（ｂ）に示すように、周辺回路トランジスタは、図１０に示した周辺回路トランジスタと同様の構成を有している。したがって、図１０に示した周辺回路トランジスタと同様の効果を得ることができる。また、基本的な構成は、上述した図１３（ａ）及び図１３（ｂ）の構成と同様であるため、図１３（ａ）及び図１３（ｂ）で述べた効果と同様の効果を得ることができる。

図１５（ａ）及び図１５（ｂ）は、第６の実施形態の他の変更例に係る半導体装置の構成を模式的に示した断面図である。図１５（ａ）は、不揮発性メモリのメモリセルトランジスタのチャネル長方向の断面図であり、図１５（ｂ）は、不揮発性メモリの周辺回路トランジスタのチャネル長方向の断面図である。基本的な構成は、上述した図１３（ａ）及び図１３（ｂ）の構成と同様である。なお、すでに説明した事項については、詳細な説明は省略する。

図１５（ａ）に示すように、メモリセルトランジスタは、図７に示したメモリセルトランジスタと同様の構成を有している。したがって、図７に示したメモリセルトランジスタと同様の効果を得ることができる。図１５（ｂ）に示すように、周辺回路トランジスタは、図１０に示した周辺回路トランジスタの構成と類似している。したがって、図１０に示した周辺回路トランジスタと同様の効果を得ることができる。また、基本的な構成は、上述した図１３（ａ）及び図１３（ｂ）の構成と同様であるため、図１３（ａ）及び図１３（ｂ）で述べた効果と同様の効果を得ることができる。

（実施形態７）
図１６（ａ）及び図１６（ｂ）は、第７の実施形態に係る半導体装置の構成を模式的に示した断面図である。図１６（ａ）は、不揮発性メモリのメモリセルトランジスタのチャネル幅方向の断面図であり、図１６（ｂ）は、不揮発性メモリの周辺回路トランジスタのチャネル幅方向の断面図である。図１６（ａ）に示したメモリセルトランジスタ及び図１６（ｂ）に示した周辺回路トランジスタは、同一基板上に形成されており、同一の不揮発性メモリを構成している。なお、各実施形態ですでに説明した事項については、詳細な説明は省略する。

図１６（ａ）に示したメモリセルトランジスタの基本的な構成は、図４に示したメモリセルトランジスタの構成と類似している。ただし、本実施形態のメモリセルトランジスタには、図４に示した酸化膜４ａ及び４ｂが形成されていない。

図１６（ｂ）に示した周辺回路トランジスタの基本的な構成は、図１２に示した周辺回路トランジスタの構成と類似している。ただし、本実施形態の周辺回路トランジスタには、図１２に示した酸化膜４ａ及び４ｂが形成されていない。

図１６（ａ）に示したメモリセルトランジスタ及び図１６（ｂ）に示した周辺回路トランジスタは、共通の工程を用いて同時に形成される。すなわち、周辺回路トランジスタのゲート電極７０の下層導電部３０は、メモリセルトランジスタの浮遊ゲート電極３と同一の工程で形成される。周辺回路トランジスタの絶縁体部６０は、メモリセルトランジスタの電極間絶縁膜６と同一の工程で形成される。また、周辺回路トランジスタのゲート電極７０の上層導電部３１は、メモリセルトランジスタの制御ゲート電極７と同一工程で形成される。

図１６（ａ）に示すように、メモリセルトランジスタでは、窒化膜２ｃが浮遊ゲート電極３の下面全体に形成され、窒化膜２ｂがトンネル絶縁膜２ａの下面全体に形成されている。これに対して、図１６（ｂ）に示すように、周辺回路トランジスタでは、窒化膜２０ｃは、ゲート電極７０の下端部近傍に形成されており、ゲート電極７０の中央部近傍には形成されていない。すなわち、窒化膜２０ｃは、ゲート電極７０の一対の側面（チャネル長方向に平行な一対の側面）の下端近傍に形成された一対の部分を有し、且つ一対の部分が互いに離間している。窒化膜２０ｂも窒化膜２０ｃと同様、一対の部分が互いに離間している。

本実施形態においても、窒化膜によってバーズビーク酸化の進行を抑制することができるため、バーズビーク酸化の進行に起因した問題を防止することができる。すなわち、メモリセルトランジスタでは、書き換え動作電圧の上昇を抑制することができ、且つメモリセルトランジスタの信頼性の低下を効果的に抑制することができる。また、周辺回路トランジスタでは、閾値電圧の上昇及び駆動力の低下を抑制することができる。

また、周辺回路トランジスタでは、チャネル中央領域に窒化膜が形成されていないため、キャリアの散乱が起きにくくなる。その結果、キャリア移動度が増大し、オン電流を増加させることができる。また、固定電荷密度が低減するため、トランジスタのしきい値電圧が上昇し、オフ電流を低減することができる。

したがって、本実施形態では、バーズビーク酸化の進行に起因した問題を防止することができるとともに、周辺回路トランジスタにおけるオン電流の増加及びオフ電流の低減をはかることができる。

図１７（ａ）及び図１７（ｂ）は、第７の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。図１７（ａ）は、不揮発性メモリのメモリセルトランジスタのチャネル幅方向の断面図であり、図１７（ｂ）は、不揮発性メモリの周辺回路トランジスタのチャネル幅方向の断面図である。基本的な構成は、上述した図１６（ａ）及び図１６（ｂ）の構成と同様である。なお、すでに説明した事項については、詳細な説明は省略する。

図１７（ａ）に示すように、メモリセルトランジスタは、図４に示したメモリセルトランジスタと同様の構成を有している。したがって、図４に示したメモリセルトランジスタと同様の効果を得ることができる。図１７（ｂ）に示すように、周辺回路トランジスタは、図１２に示した周辺回路トランジスタと同様の構成を有している。したがって、図１２に示した周辺回路トランジスタと同様の効果を得ることができる。また、基本的な構成は、上述した図１６（ａ）及び図１６（ｂ）の構成と同様であるため、図１６（ａ）及び図１６（ｂ）で述べた効果と同様の効果を得ることができる。

（実施形態８）
図１８〜図２１は、第８の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。図１８（ａ）〜図２１（ａ）は、不揮発性メモリのメモリセルトランジスタのチャネル長方向の断面図であり、図１８（ｂ）〜図２１（ｂ）は、不揮発性メモリの周辺回路トランジスタのチャネル長方向の断面図である。図１８（ａ）〜図２１（ａ）に示したメモリセルトランジスタ及び図１８（ｂ）〜図２１（ｂ）に示した周辺回路トランジスタは、同一基板上に形成され、同一の不揮発性メモリを構成する。なお、各実施形態ですでに説明した事項については、詳細な説明は省略する。

まず、図１８（ａ）及び図１８（ｂ）に示すように、シリコン基板（半導体基板）１０１の表面上に、トンネル絶縁膜となるシリコン酸化膜１０２ａと、ゲート絶縁膜となるシリコン酸化膜１２０ａを、熱酸化法などで形成する。ここで、シリコン酸化膜１０２ａと１２０ａは、同時に形成して膜種と膜厚を同じにしても良いし、別々に形成して膜種や膜厚を変えても良い。次に、浮遊ゲート電極となるシリコン膜１０３と、ゲート電極の下層導電部となるシリコン膜１３０を、ＣＶＤ（chemical vapor deposition）法などで形成する。ここで、シリコン膜１０３と１３０は、同時に形成して膜厚を同じにしても良いし、別々に形成して膜厚を変えても良い。さらに、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層絶縁膜１０６ａをＣＶＤ法などで形成する。さらに、フォトレジスト（図示せず）などをマスクとして用いて、積層絶縁膜１０６ａの一部をエッチング除去して、開口部１７０ａを形成する。

次に、図１９（ａ）及び図１９（ｂ）に示すように、シリコン膜１０７をＣＶＤ法などで形成する。次に、フォトレジスト（図示せず）などをマスクとして用いて、シリコン膜１０７、積層絶縁膜１０６ａ、シリコン膜１０３及び１３０をエッチング除去する。これにより、メモリセルトランジスタの浮遊ゲート電極１０３及び制御ゲート電極１０７と、周辺回路トランジスタのゲート電極１７０が形成される。ここで、メモリセルトランジスタのゲート長Ｌ１は、典型的には５０ｎｍ程度以下に設定する。一方、周辺回路トランジスタのゲート長Ｌ２は、Ｌ１よりも長く設定する。Ｌ２は、典型的にはＬ１の１．２倍以上に設定し、望ましくはＬ１の２倍以上に設定する。

次に、図２０（ａ）及び図２０（ｂ）に示すように、７００℃から１０００℃程度の高温で、窒化剤として一酸化窒素ガスを含む雰囲気で、熱窒化処理を行う。この熱窒化処理の温度と時間は、一酸化窒素ガスのシリコン酸化膜中での拡散長がＬ１の半分より長く、Ｌ２の半分よりも短くなるように設定する。これにより、シリコン膜１０３、１３０及び１０７の露出面に、シリコン窒化膜１０８ｆが形成される。また、シリコン酸化膜１０２ａの上面及び下面に、シリコン窒化膜１０２ｃ及び１０２ｂが形成される。また、積層絶縁膜１０６ａの上面及び下面に、シリコン窒化膜１０６ｃ及び１０６ｂが形成される。さらに、シリコン酸化膜１２０ａの上面及び下面に、シリコン窒化膜１２０ｃ及び１２０ｂが形成される。ただし、シリコン窒化膜１２０ｃ及び１２０ｂは、チャネル領域の端部近傍に形成され、チャネル領域の中央部には形成されない。

次に、図２１（ａ）及び図２１（ｂ）に示すように、酸化剤として酸素ラジカルを含む雰囲気で、ラジカル酸化処理を行う。これにより、シリコン膜１０３、１３０及び１０７の露出表面に形成されていたシリコン窒化膜１０８ｆは、シリコン酸化膜１０８に変換される。

図２２は、ラジカル酸化処理後の、メモリセルトランジスタのトンネル絶縁膜１０２ａ近傍或いは周辺回路トランジスタのゲート絶縁膜１２０ａ近傍の拡大図である。

ラジカル酸化処理時に、酸素ラジカルは、シリコン酸化膜１０２ａ、１２０ａ及び１０８中を拡散する。そのため、浮遊ゲート電極１０３の下端部及びゲート電極１３０の下端部は酸化され、バーズビーク状にシリコン酸化膜１０８ａが形成される。また、シリコン窒化膜１０２ｂ及び１２０ｂの表面も酸化され、シリコン酸化膜１０８ｂが形成される。

なお、図２３に示すように、酸素ラジカルの拡散長を調整することにより、シリコン窒化膜１０２ｂ及び１２０ｂの厚さ方向全体を、シリコン酸化膜１０８ｂに変換することもできる。

図２４は、ラジカル酸化処理後の、メモリセルトランジスタの電極間絶縁膜１０６ａ近傍の拡大図である。ラジカル酸化処理時に、酸素ラジカルはシリコン酸化膜１０６ａ及び１０８中を拡散する．そのため、浮遊ゲート電極１０３の上端部及び制御ゲート電極１０７の下端部は酸化されて、バーズビーク状にシリコン酸化膜１０８ｃ及び１０８ｄが形成される。

以後の工程は特に図示しないが、イオン注入法などで不純物拡散層（図示せず）を形成する。その後、ＣＶＤ法などで層間絶縁膜（図示せず）を形成し、さらに周知の方法で配線などを形成する。

本実施形態の製造方法では、ゲート長がＬ１のメモリセルトランジスタ構造と、ゲート長がＬ１よりも長いＬ２の周辺回路トランジスタ構造を形成する。そして、トンネル絶縁膜中及びゲート絶縁膜中の窒化剤の拡散長がＬ１の半分よりも長く、且つＬ２の半分よりも短くなるような熱窒化条件で、窒化膜１０２ｂ、１０２ｃ、１０６ｂ、１０６ｃ、１２０ｂ及び１２０ｃを同時に形成している。これにより、第６の実施形態で示したような不揮発性メモリを、少ない工程数で簡便に製造することができる。

また、本実施形態のように熱窒化処理を用いて窒化膜を形成すると、浮遊ゲート電極１０３、制御ゲート電極１０７及びゲート電極１７０の側壁領域に窒化膜が形成される。この側壁領域の窒化膜は、電極端部の電荷トラップ量や固定電荷量を増加させるため、信頼性低下や誤動作の原因となる。また、窒化膜は酸化膜に比べて誘電率が高い。そのため、ゲート電極及び不純物拡散層間の寄生容量や、隣接するトランジスタ間の寄生容量を増加させ、動作速度の低下や誤動作の原因となる。本実施形態では、窒化膜１０２ｂ、１０２ｃ、１０６ｂ、１０６ｃ、１２０ｂ及び１２０ｃを形成した後に、酸素ラジカル酸化を行うことで、浮遊ゲート電極１０３、制御ゲート電極１０７及びゲート電極１７０の側壁に形成された窒化膜１０８ｆを酸化膜１０８に変換している。これにより、上述した信頼性低下やトランジスタ誤動作などの問題を回避することができる。

なお、トンネル絶縁膜１０２ａ、ゲート絶縁膜１２０ａ及び電極間絶縁膜１０６ａは、シリコン酸化膜に限定されない。窒化剤が拡散しやすい絶縁材料であればよい。例えば、窒素が含有されたシリコン酸化膜でもよい。また、アルミナ膜やハフニア膜のような高誘電体酸化膜でも良い。また、窒化剤は一酸化窒素ガスに限定されない。絶縁材料中を拡散して基板表面や電極表面に窒化膜を形成するものであればよい。例えば、亜酸化窒素ガス、アンモニアガス、窒素ラジカルなどでも良い。また、窒化膜の形成方法は熱窒化に限定されない。

また、ゲート電極側壁に形成された窒化膜を酸化膜に変換するための酸化種は、酸素ラジカルに限定されない。絶縁材料中の侵入長が短い酸化種であれば良い。例えば、励起状態又は基底状態の酸素原子、励起状態又は基底状態のヒドロキシル（ＯＨ）、励起状態の酸素分子、励起状態の水分子、オゾン分子などでも良い。また、電気的に中性のものも帯電しているものも含まれる。

また、酸素ラジカルの生成方法としては、酸素とアルゴンの混合ガスをマイクロ波放電させて、励起状態の酸素分子や酸素原子等のラジカル酸化種を生成してもよいし、他の酸素含有ガスと希ガスの組み合わせでも良い。また、水素ガス等の水素含有ガスを混合させてヒドロキシル等を生成しても良い。さらに、高周波（ＲＦ）放電等の別のプラズマ化手法でラジカル酸化種を生成しても良い。また、酸素ガスと水素ガスを反応炉内に導入して加熱反応させることで、ヒドロキシル等のラジカル酸化種を生成しても良い。さらに、リモートプラズマ法やオゾン酸化法のように、ラジカル酸化種を生成する場所とシリコン基板をラジカル酸化処理する場所が異なっていても良い。

（実施形態９）
図２５〜図２７は、第９の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。図２５（ａ）〜図２７（ａ）は、不揮発性メモリのメモリセルトランジスタのチャネル幅方向の断面図であり、図２５（ｂ）〜図２７（ｂ）は、不揮発性メモリの周辺回路トランジスタのチャネル幅方向の断面図である。図２５（ａ）〜図２７（ａ）に示したメモリセルトランジスタ及び図２５（ｂ）〜図２７（ｂ）に示した周辺回路トランジスタは、同一基板上に形成され、同一の不揮発性メモリを構成する。なお、各実施形態ですでに説明した事項については、詳細な説明は省略する。

まず、図２５（ａ）及び図２５（ｂ）に示すように、シリコン基板１０１の表面上に、トンネル絶縁膜となるシリコン酸化膜１０２ａと、ゲート絶縁膜となるシリコン酸化膜１２０ａを、熱酸化法などで形成する。ここで、シリコン酸化膜１０２ａと１２０ａは、同時に形成して膜種と膜厚を同じにしても良いし、別々に形成して膜種や膜厚を変えても良い。次に、電極間絶縁膜となるシリコン膜１０３と、ゲート電極の下層導電部となるシリコン膜１３０を、ＣＶＤ法などで形成する。ここで、シリコン膜１０３と１３０は、同時に形成して膜厚を同じにしても良いし、別々に形成して膜厚を変えても良い。

次に、エッチングマスク２０１となるシリコン窒化膜をＣＶＤ法などで形成する。その後、フォトレジスト（図示せず）などをマスクとして用いて、シリコン窒化膜２０１、シリコン膜１０３及び１３０、シリコン酸化膜１０２ａ及び１２０ａをエッチング除去する。さらに、シリコン基板１０１の露出部をエッチング除去して、素子分離溝２０２を形成する。ここで、メモリセルトランジスタのゲート幅Ｗ１は、典型的には５０ｎｍ程度以下に設定する。一方、周辺回路トランジスタのゲート幅Ｗ２は、Ｗ１よりも広く設定する。Ｗ２は、典型的にはＷ１の１．２倍以上に設定し、望ましくはＷ１の２倍以上に設定する。

次に、図２６（ａ）及び図２６（ｂ）に示すように、７００℃から１０００℃程度の高温で、窒化剤として一酸化窒素ガスを含む雰囲気で、熱窒化処理を行う。この熱窒化処理の温度と時間は、一酸化窒素ガスのシリコン酸化膜中の拡散長がＷ１の半分より長く、Ｗ２の半分よりも短くなるように設定する。これにより、シリコン膜１０３及び１３０の露出面とシリコン基板１０１の露出表面に、シリコン窒化膜１０４ｆが形成される。また、シリコン酸化膜１０２ａの上面及び下面に、シリコン窒化膜１０２ｃ及び１０２ｂが形成される。また、シリコン酸化膜１２０ａの上面及び下面に、シリコン窒化膜１２０ｃ及び１２０ｂが形成される。ただし、シリコン窒化膜１２０ｃ及び１２０ｂは、チャネル領域の端部近傍に形成され、チャネル領域の中央部には形成されない。

次に、図２７（ａ）及び図２７（ｂ）に示すように、酸化剤として酸素ラジカルを含む雰囲気で、ラジカル酸化処理を行う。これにより、シリコン膜１０３及び１３０の露出表面とシリコン基板１０１の露出表面に形成されていたシリコン窒化膜１０４ｆは、シリコン酸化膜１０４に変換される。

図２８は、ラジカル酸化処理後の、メモリセルトランジスタのトンネル絶縁膜１０２ａ近傍或いは周辺回路トランジスタのゲート絶縁膜１２０ａ近傍の拡大図である。

ラジカル酸化処理時に、酸素ラジカルはシリコン酸化膜１０２ａ、１２０ａ及び１０４中を拡散する。そのため、浮遊ゲート電極１０３の下端部、ゲート電極１３０の下端部及びシリコン基板１０１の上端部は酸化され、バーズビーク状にシリコン酸化膜１０４ａ及び１０４ｂが形成される。

以後の工程は特に図示しないが、塗布法などにより素子分離溝２０２を素子分離絶縁膜（図示せず）で埋める。さらに、ＣＭＰ（Chemical Mechanical Polish）法などで表面を平坦化して、シリコン膜１０３及び１３０の上面を露出させる。その後は、第８の実施形態で示した方法等を行うことで、メモリセルトランジスタと周辺回路トランジスタを完成させる。

本実施形態の製造方法では、ゲート幅がＷ１のメモリセルトランジスタ構造と、ゲート幅がＷ１よりも長いＷ２の周辺回路トランジスタ構造を形成する。そして、トンネル絶縁膜中及びゲート絶縁膜中の窒化剤の拡散長がＷ１の半分よりも長く、且つＷ２の半分よりも短くなるような熱窒化条件で、窒化膜１０２ｂ、１０２ｃ、１２０ｂ及び１２０ｃを同時に形成している。これにより、第７の実施形態で示したような不揮発性メモリを、少ない工程数で簡便に製造することができる。

また、本実施形態のように熱窒化処理を用いて窒化膜を形成すると、浮遊ゲート電極１０３及びゲート電極の下層導電部１３０の側壁領域と、シリコン基板１０１の側面及び底面に窒化膜１０４ｆが形成される。側壁領域の窒化膜は、固定電荷量を増加させるため、トランジスタの誤動作の原因となる。また、窒化膜は酸化膜に比べて誘電率が高い。そのため、隣接するトランジスタ間の寄生容量を増加させ、動作速度の低下や誤動作の原因となる。本実施形態では、窒化膜１０２ｂ、１０２ｃ、１２０ｂ及び１２０ｃを形成した後に、酸素ラジカル酸化を行うことで、窒化膜１０４ｆを酸化膜１０４に変換している。これにより、上述したトランジスタ誤動作などの問題を回避することができる。

なお、トンネル絶縁膜１０２ａ及びゲート絶縁膜１２０ａは、シリコン酸化膜に限定されない。窒化剤が拡散しやすい絶縁材料であればよい。例えば、窒素が含有されたシリコン酸化膜でもよい。また、アルミナ膜やハフニア膜のような高誘電体酸化膜でも良い。また、窒化剤は一酸化窒素ガスに限定されない。絶縁材料中を拡散して基板表面や電極表面に窒化膜を形成するものであればよい。例えば、亜酸化窒素ガス、アンモニアガス、窒素ラジカルなどでも良い。また、窒化膜の形成方法は熱窒化に限定されない。

また、窒化膜を酸化膜に変換するためのラジカル酸化処理に関しては、第８の実施形態に記載した方法を用いることが可能である。

なお、以上説明した第１〜第９の実施形態では、半導体基板及び電極（浮遊ゲート電極、制御ゲート電極、ゲート電極）の材料としてシリコン（Ｓｉ）を用いたが、シリコンゲルマニウム（ＳｉＧｅ）等を用いることも可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

１…半導体基板 ２ａ…トンネル絶縁膜 ２ｂ、２ｃ…窒化膜
３…浮遊ゲート電極 ４…素子分離溝側壁絶縁膜
４ａ、４ｂ…酸化膜 ５…素子分離絶縁膜
６、６ａ…電極間絶縁膜 ６ｂ、６ｃ…窒化膜
７…制御ゲート電極 ８…電極側壁酸化膜
８ａ、８ｂ、８ｃ、８ｄ…酸化膜
９…不純物拡散層 １０…層間絶縁膜
２０ａ…ゲート絶縁膜 ２０ｂ。２０ｃ…窒化膜
３０…下層導電部 ３１…上層導電部
６０…絶縁体部 ７０…ゲート電極
１０１…半導体基板 １０２ａ…トンネル絶縁膜
１０２ｂ、１０２ｃ…窒化膜 １０３…シリコン膜
１０４、１０４ａ、１０４ｂ…酸化膜 １０４ｆ…窒化膜
１０６ａ…積層絶縁膜 １０６ｂ、１０６ｃ…窒化膜
１０７…シリコン膜
１０８、１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ…酸化膜
１０８ｆ…窒化膜
１２０ａ…ゲート絶縁膜 １２０ｂ、１２０ｃ…窒化膜
１３０…シリコン膜 １７０…ゲート電極 １７０ａ…開口部
２０１…エッチングマスク ２０２…素子分離溝

Claims (8)

1. 半導体基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
   前記浮遊ゲート電極上に形成された電極間絶縁膜と、
   前記電極間絶縁膜上に形成された制御ゲート電極と、
   前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成され、且つ前記浮遊ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の酸化膜と、
   前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成され、且つ前記一対の酸化膜の間に形成された窒化膜と、
   を備え、
   前記一対の酸化膜はそれぞれ、チャネル幅方向に平行な断面において上から下に向かってしだいに幅が広くなっている楔状の形状を有している
   ことを特徴とする半導体装置。
2. 前記窒化膜は、前記浮遊ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成され、互いに離間した一対の部分からなる
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記トンネル絶縁膜と前記半導体基板の素子形成領域との間に形成された一対の他の酸化膜と、
   前記トンネル絶縁膜と前記半導体基板の素子形成領域との間に形成され、前記一対の他の酸化膜の間に形成された他の窒化膜と、
   をさらに備えたことを特徴とする請求項１に記載の半導体装置。
4. 半導体基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
   前記浮遊ゲート電極上に形成された電極間絶縁膜と、
   前記電極間絶縁膜上に形成された制御ゲート電極と、
   前記浮遊ゲート電極と前記電極間絶縁膜との間に形成され、且つ前記浮遊ゲート電極のチャネル幅方向に平行な一対の側面の上端近傍に形成された一対の第１の酸化膜と、
   前記浮遊ゲート電極と前記電極間絶縁膜との間に形成され、且つ前記一対の第１の酸化膜の間に形成された第１の窒化膜と、
   前記電極間絶縁膜と前記制御ゲート電極との間に形成され、且つ前記制御ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の第２の酸化膜と、
   前記電極間絶縁膜と前記制御ゲート電極との間に形成され、且つ前記一対の第２の酸化膜の間に形成された第２の窒化膜と、
   を備え、
   前記一対の第１の酸化膜はそれぞれ、チャネル長方向に平行な断面において下から上に向かってしだいに幅が広くなっている楔状の形状を有しており、
   前記一対の第２の酸化膜はそれぞれ、チャネル長方向に平行な断面において上から下に向かってしだいに幅が広くなっている楔状の形状を有している
   ことを特徴とする半導体装置。
5. 半導体基板上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の酸化膜と、
   前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記一対の酸化膜の間に形成された窒化膜と、
   を備え、
   前記一対の酸化膜はそれぞれ、チャネル長方向に平行な断面において上から下に向かってしだいに幅が広くなっている楔状の形状を有している
   ことを特徴とする半導体装置。
6. 半導体基板上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の酸化膜と、
   前記ゲート絶縁膜と前記ゲート電極との間に形成され、且つ前記一対の酸化膜の間に形成された窒化膜と、
   を備え、
   前記一対の酸化膜はそれぞれ、チャネル幅方向に平行な断面において上から下に向かってしだいに幅が広くなっている楔状の形状を有している
   ことを特徴とする半導体装置。
7. 半導体基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
   前記浮遊ゲート電極上に形成された電極間絶縁膜と、
   前記電極間絶縁膜上に形成された制御ゲート電極と、
   前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成された窒化膜と、
   を備えたメモリセルトランジスタと、
   前記半導体基板上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート絶縁膜と前記ゲート電極との間に形成された窒化膜であって、前記ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の部分を有し、且つ前記一対の部分が互いに離間した窒化膜と、
   を備えた周辺回路トランジスタと、
   を備えたことを特徴とする半導体装置。
8. 半導体基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
   前記浮遊ゲート電極上に形成された電極間絶縁膜と、
   前記電極間絶縁膜上に形成された制御ゲート電極と、
   前記トンネル絶縁膜と前記浮遊ゲート電極との間に形成された窒化膜と、
   を備えたメモリセルトランジスタと、
   前記半導体基板上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート絶縁膜と前記ゲート電極との間に形成された窒化膜であって、前記ゲート電極のチャネル長方向に平行な一対の側面の下端近傍に形成された一対の部分を有し、且つ前記一対の部分が互いに離間した窒化膜と、
   を備えた周辺回路トランジスタと、
   を備えたことを特徴とする半導体装置。

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