JP2011151392A

JP2011151392A - 半導体基板、半導体基板の製造方法及び光電変換装置の製造方法

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Publication number: JP2011151392A
Application number: JP2010287404A
Authority: JP
Inventors: Masahiko Hata; 雅彦秦; Hisashi Yamada; 永山田; Tomoyuki Takada; 朋幸高田
Original assignee: Sumitomo Chemical Co Ltd
Current assignee: Sumitomo Chemical Co Ltd
Priority date: 2009-12-25
Filing date: 2010-12-24
Publication date: 2011-08-04
Also published as: TW201137944A; KR20120104228A; US20120273839A1; WO2011077735A1; CN102668110A

Abstract

【課題】多接合型太陽電池の変換効率を高める。
【解決手段】ベース基板と、ベース基板と格子整合又は擬格子整合しているバッファ層と、バッファ層上に形成されたＳｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）のエピタキシャル結晶からなる第１結晶層と、第１結晶層上に形成された、第１結晶層１０４よりも禁制帯幅が大きい３−５族化合物半導体のエピタキシャル結晶からなる第２結晶層１０６とを備える半導体基板を提供する。ベース基板は、例えば単結晶ＧａＡｓからなる。バッファ層は、例えばＩｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜１、０＜ｎ≦１、０＜ｎ＋ｍ≦１）のエピタキシャル結晶からなる。
【選択図】図１

Description

本発明は、半導体基板、半導体基板の製造方法及び光電変換装置の製造方法に関する。

非特許文献１には、化合物半導体太陽電池が記載されている。当該文献には、３接合構造でバンドギャップの組み合わせが最適と考えられるものとして、ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＡｓ（１ｅＶ）構造セルが開示されている。
非特許文献１平成１８年度〜平成１９年度成果報告書、新エネルギー技術開発太陽光発電システム未来技術研究開発超高効率多接合型太陽電池の研究開発、独立行政法人新エネルギー・産業技術総合開発機構、平成２０年３月

多接合型太陽電池においては、多接合型太陽電池の各層を構成する材料のバンドギャップの相違を最適化して、光−電気変換効率の向上を目指している。しかし、より高い変換効率を達成するには、長波長側での光吸収係数に優れた材料を用いる必要があり、かつ、当該材料の製造が容易であることが好ましい。さらに、多接合型太陽電池の各層は良質な結晶であることが好ましい。

上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板と格子整合又は擬格子整合している犠牲層と、犠牲層上に形成されたＳｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）のエピタキシャル結晶からなる第１結晶層と、第１結晶層上に形成された、第１結晶層よりも禁制帯幅が大きい３−５族化合物半導体のエピタキシャル結晶からなる第２結晶層とを備える半導体基板を提供する。ベース基板は、例えば単結晶ＧａＡｓからなる。

犠牲層は、例えばＩｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）のエピタキシャル結晶またはＩｎ_０．５Ａｌ_０．５Ｐからなる。犠牲層は、Ａｌ_ｎＧａ_１−ｎＡｓ（０．８≦ｎ≦１）またはＩｎ_０．４８Ａｌ_０．５２Ｐからなることが好ましい。

半導体基板は、第１結晶層と第２結晶層との間に形成された３−５族化合物半導体のエピタキシャル結晶からなる中間結晶層をさらに備えてもよい。中間結晶層は、例えば、第１結晶層より禁制帯幅が大きく、第２結晶層より禁制帯幅が小さい。中間結晶層は、例えばＩｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）であり、第２結晶層は、例えばＡｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）である。

当該半導体基板は、犠牲層上に、第１のバックサーフェイスフィールド層、第１結晶層、第１のウィンドウ層、第１のトンネル接合層、第２バックサーフェイスフィールド層、中間結晶層、第２のウィンドウ層、第２のトンネル接合層、第３のバックサーフェイスフィールド層、第２結晶層、及び第３のウィンドウ層をこの順に備え、第１のバックサーフェイスフィールド層、第２のバックサーフェイスフィールド層、第３のバックサーフェイスフィールド層、第１のウィンドウ層、第２のウィンドウ層、及び、第３のウィンドウ層が、第１結晶層、中間結晶層及び第２結晶層のいずれの層よりも禁制帯幅が大きくてもよい。

本発明の第２の態様においては、ベース基板上に、ベース基板と格子整合又は擬格子整合する犠牲層を形成する工程と、当該犠牲層上に、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）からなる第１結晶層をエピタキシャル成長させる工程と、当該第１結晶層上に、３−５族化合物半導体からなる中間結晶層をエピタキシャル成長させる工程と、当該中間結晶層上に、第１結晶層より禁制帯幅が大きい３−５族化合物半導体からなる第２結晶層をエピタキシャル成長させる工程とを備える半導体基板の製造方法を提供する。

ベース基板は、例えば単結晶ＧａＡｓからなる。犠牲層をエピタキシャル成長させる工程においては、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）からなるエピタキシャル結晶層をエピタキシャル成長させる。

中間結晶層は、第１結晶層より禁制帯幅が大きく、第２結晶層より禁制帯幅が小さい。第１結晶層と中間結晶層との間、及び、中間結晶層と第２結晶層との間の各々にトンネル接合層をさらに形成することが好ましい。中間結晶層は、例えばＩｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）であり、第２結晶層は、例えばＡｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）である。

当該半導体基板の製造方法は、犠牲層上に第１のバックサーフェイスフィールド層を形成する工程と、当該第１のバックサーフェイスフィールド層上に第１結晶層を形成する工程と、当該第１結晶層上に第１のウィンドウ層を形成する工程と、当該第１のウィンドウ層上に第１のトンネル接合層を形成する工程と、当該第１のトンネル接合層上に第２バックサーフェイスフィールド層を形成する工程と、第２バックサーフェイスフィールド層上に中間結晶層を形成する工程と、当該中間結晶層上に第２のウィンドウ層を形成する工程と、当該第２のウィンドウ層上に第２のトンネル接合層を形成する工程と、当該第２のトンネル接合層上に第３のバックサーフェイスフィールド層を形成する工程と、当該第３のバックサーフェイスフィールド層上に前記第２結晶層を形成する工程と、当該第２結晶層上に第３のウィンドウ層を形成する工程とを備え、第１のバックサーフェイスフィールド層、第２のバックサーフェイスフィールド層、第３のバックサーフェイスフィールド層、第１のウィンドウ層、第２のウィンドウ層、及び、第３のウィンドウ層が、第１結晶層、中間結晶層及び第２結晶層のいずれの層よりも禁制帯幅が大きくてもよい。

当該半導体基板の製造方法においては、犠牲層をエピタキシャル成長させる工程と第１結晶層をエピタキシャル成長させる工程とを、それぞれ異なる雰囲気内で実施し、かつ、第１結晶層をエピタキシャル成長させる工程と中間結晶層をエピタキシャル成長させる工程とを、それぞれ異なる雰囲気内で実施してもよい。例えば、当該半導体基板の製造方法は、犠牲層をエピタキシャル成長させる工程と第１結晶層をエピタキシャル成長させる工程との間、及び、第１結晶層をエピタキシャル成長させる工程と中間結晶層をエピタキシャル成長させる工程との間において、それぞれの工程を実施する反応炉内を、水素、窒素及びアルゴンから選択された１以上のガスで置換する工程、又は、反応炉内を減圧する工程をさらに備える。

当該半導体基板の製造方法においては、第１結晶層をエピタキシャル成長させる工程と、中間結晶層をエピタキシャル成長させる工程及び第２結晶層をエピタキシャル成長させる工程とを、それぞれ異なる反応炉で実施してもよい。

本発明の第３の態様においては、ベース基板上に、ベース基板と格子整合又は擬格子整合する犠牲層を形成する工程と、犠牲層上に、当該犠牲層より禁制帯幅が大きい３−５族化合物半導体からなる第２結晶層をエピタキシャル成長させる工程と、当該第２結晶層上に、３−５族化合物半導体からなる中間結晶層をエピタキシャル成長させる工程と、当該中間結晶層上に、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）からなる第１結晶層をエピタキシャル成長させる工程とを備える半導体基板の製造方法を提供する。

本発明の第４の態様においては、第１の態様に係る半導体基板を準備する工程と、第２結晶層に第１の支持体を取り付ける工程と、犠牲層を除去して、第１結晶層をベース基板から分離する工程とを備える光電変換装置の製造方法を提供する。当該製造方法は、ベース基板から分離した第１結晶層の分離面に、金属、プラスチック及びセラミックのいずれかの材料からなる第２の支持体を接着させる工程と、第１の支持体を取り外す工程と、をさらに備えてもよい。第１の支持体が透明であり、当該製造方法は、ベース基板から分離した第１結晶層の分離面に、金属、プラスチック及びセラミックのいずれかの材料からなる第２の支持体を接着させる工程をさらに備えてもよい。分離されたベース基板は、第１の態様に係る半導体基板の製造に再利用してよい。

本発明の第５の態様においては、請求項１に記載の半導体基板を準備し、ベース基板及び第２結晶層に電気的に結合される複数の電極を形成する工程を有し、ベース基板が、ｐ型又はｎ型の伝導型を有する半導体である光電変換装置の製造方法を提供する。

光電変換装置１００の断面を示す。光電変換装置２００の断面を示す。光電変換装置３００の断面を示す。光電変換装置４００の断面を示す。半導体基板５００の断面を示す。半導体基板５００の断面を示す。光電変換装置２００の製造工程途中の断面を示す。光電変換装置２００の製造工程途中の断面を示す。半導体基板６００の断面を示す。光電変換装置２００の製造工程途中の断面を示す。

以下、発明の実施の形態を通じて本発明を説明する。図１は、光電変換装置１００の断面を示す。光電変換装置１００は、支持体１０２、第１結晶層１０４及び第２結晶層１０６を有する。第２結晶層１０６及び第１結晶層１０４は、光の入射方向に沿ってこの順に配置されている。第１結晶層１０４は、光が入射する側から最も離れた領域に形成されたボトム層である。第２結晶層１０６は、光が最初に届くトップ層である。光電変換装置１００は、第２結晶層１０６と第１結晶層１０４との間に他の層を備えてもよい。

第１結晶層１０４は、光を吸収して起電力を発生する。第１結晶層１０４は、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）のエピタキシャル結晶層であり、好ましくはＳｉ_ｘＧｅ_１−ｘ（０＜ｘ＜０．２）のエピタキシャル結晶層である。第１結晶層１０４は、単結晶ガリウム砒素（ＧａＡｓ）に格子整合または擬格子整合することが好ましい。第１結晶層１０４は、ｐ型Ｓｉ_ｘＧｅ_１−ｘのエピタキシャル結晶層とｎ型Ｓｉ_ｘＧｅ_１−ｘのエピタキシャル結晶層との積層を含むことが好ましい。なお、第２結晶層１０６、及び、本明細書における他のエピタキシャル結晶層も単結晶ガリウム砒素に格子整合または擬格子整合することが好ましい。

第２結晶層１０６は、光を吸収して起電力を発生する。第２結晶層１０６は、第１結晶層１０４より禁制帯幅が大きい３−５族化合物半導体からなるエピタキシャル結晶層である。第２結晶層１０６として、Ａｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）が挙げられる。第２結晶層１０６として、Ｉｎ_０．５Ｇａ_０．５Ｐが好ましく、Ｉｎ_０．４８Ｇａ_０．５２Ｐがさらに好ましい。第２結晶層１０６は、ｐ型Ａｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'のエピタキシャル結晶層とｎ型Ａｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ' のエピタキシャル結晶層との積層を含むことが好ましい。

光電変換装置１００においては、ボトム層の第１結晶層１０４が、トップ層の第２結晶層１０６よりも禁制帯幅が小さいＳｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）のエピタキシャル結晶層なので、第２結晶層１０６で吸収できなかった長波長域の光を吸収して、光電変換装置１００の変換効率を向上できる。また、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）は３−５族化合物半導体と格子整合あるいは擬格子整合できるので、３−５族化合物半導体からなる第２結晶層１０６の結晶性が向上するので、光電変換装置１００の変換効率が向上する。

なお、第１結晶層１０４及び第２結晶層１０６は、支持体１０２に支持される。支持体１０２として、金属、プラスチック及びセラミックからなる群から選択された１以上の材料が挙げられる。金属として、アルミニウム、銅、ステンレス鋼が挙げられる。プラスチックとしては、ポリイミド、液晶ポリマー、シクロオレフィンポリマー、ポリカーボネート、アクリル樹脂、ポリオレフィン類が挙げられる。セラミックとして、多結晶アルミナ焼結体、多結晶窒化アルミニウム焼結体、多結晶炭化シリコン焼結体、多結晶シリカ等が挙げられる。セラミックは、結晶体ではなくガラス（非晶質体）を用いてもよい。

図２は、光電変換装置２００の断面を示す。光電変換装置２００は、光電変換装置１００の構成に中間結晶層１０８を付加したものである。中間結晶層１０８は、第１結晶層１０４と第２結晶層１０６との間に形成されている。中間結晶層１０８は、光を吸収して起電力を発生する。中間結晶層１０８は、３−５族化合物半導体からなるエピタキシャル結晶層である。中間結晶層１０８は、第１結晶層１０４より禁制帯幅が大きく、第２結晶層１０６より禁制帯幅が小さい。中間結晶層１０８は、例えばＩｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）である。中間結晶層１０８は好ましくはＩｎ_ｙＧａ_１−ｙＡｓ（０≦ｙ＜０．１）であり、より好ましくはＧａＡｓを用いることができる。中間結晶層１０８は、ｐ型Ｉｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚのエピタキシャル結晶層とｎ型Ｉｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚのエピタキシャル結晶層との積層を含むことが好ましい。

光電変換装置２００が中間結晶層１０８を有することにより、第２結晶層１０６で吸収されない光が中間結晶層１０８で吸収され、また中間結晶層１０８で吸収されない光は第１結晶層１０４で吸収されるので、光電変換装置２００の変換効率は、光電変換装置１００の変換効率よりも向上する。

図３は、光電変換装置３００の断面を示す。光電変換装置３００は、光電変換装置２００の構成にトンネル接合層１１０を付加したものである。トンネル接合層１１０は、第１結晶層１０４と中間結晶層１０８との間及び中間結晶層１０８と第２結晶層１０６との間の各々に配置される。トンネル接合層１１０により、第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６のそれぞれの間の接合界面での接続が良好になる。

トンネル接合層１１０として、ドナー不純物を高濃度にドープしたＮ層と、アクセプター不純物を高濃度にドープしたＰ層とを組み合わせたＰＮ接合層が挙げられる。Ｎ層として、ドナー不純物の濃度が５×１０^１８／ｃｍ^３以上のＩｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）層またはＡｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）層が挙げられる。Ｐ層として、アクセプター不純物の濃度が５×１０^１８／ｃｍ^３以上のＩｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）層またはＡｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）層が挙げられる。

ドナー不純物は、例えばＳｉ、Ｓ、Ｓｅ、Ｔｅである。アクセプター不純物は、例えばＣ、Ｂｅ、Ｍｇ，Ｚｎである。Ｎ層及びＰ層の厚さは、いずれも好ましくは５０ｎｍ以下、より好ましくは３０ｎｍ以下である。Ｎ層及びＰ層は、いずれも第１結晶層１０４、中間結晶層１０８または第２結晶層１０６と格子整合または擬格子整合していることが好ましい。

第１結晶層１０４に接するトンネル接合層１１０は、上記のＰＮ接合層の他、ドナー不純物を高濃度（５×１０^１８／ｃｍ^３以上）にドープしたＮ型Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）層と、アクセプター不純物を高濃度（５×１０^１８／ｃｍ^３以上）にドープしたＰ型Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）層とを組み合わせたＰＮ接合層であってもよい。この場合、ドナー不純物は、Ｐ、ＡｓまたはＳｂであってよい。アクセプター不純物は、Ｂ、ＡｌまたはＧａであってよい。

Ｎ型Ｓｉ_ｘＧｅ_１−ｘ層及びＰ型Ｓｉ_ｘＧｅ_１−ｘ層の厚さは、いずれも好ましくは５０ｎｍ以下、より好ましくは３０ｎｍ以下である。Ｎ型Ｓｉ_ｘＧｅ_１−ｘ層及びＰ型Ｓｉ_ｘＧｅ_１−ｘ層は、いずれも第１結晶層１０４または中間結晶層１０８と格子整合または擬格子整合していることが好ましい。

図４は、光電変換装置４００の断面を示す。光電変換装置４００は、複数のウィンドウ層１１２及び複数のバックサーフェイスフィールド層１１４が付加されている点で光電変換装置３００と異なる。具体的には、光電変換装置４００は、支持体１０２上に、バックサーフェイスフィールド層１１４−１、第１結晶層１０４、ウィンドウ層１１２−１、トンネル接合層１１０−１、バックサーフェイスフィールド層１１４−２、中間結晶層１０８、ウィンドウ層１１２−２、トンネル接合層１１０−２、バックサーフェイスフィールド層１１４−３、第２結晶層１０６、及びウィンドウ層１１２−３をこの順に備える。

複数のウィンドウ層１１２及び複数のバックサーフェイスフィールド層１１４の各々は、第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６の何れの層よりも禁制帯幅が大きい。したがって、第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６で生成された光キャリアが、第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６の外に放出されることが抑制されるので、ウィンドウ層１１２及びバックサーフェイスフィールド層１１４により、光キャリアを効果的に取り出すことができる。

ウィンドウ層１１２として、Ｉｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）層、またはＡｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）層が挙げられる。第１結晶層１０４に接するウィンドウ層１１２として、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）層を用いることもできる。

バックサーフェイスフィールド層１１４として、Ｉｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）層、またはＡｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）層が挙げられる。第１結晶層１０４に接するバックサーフェイスフィールド層１１４として、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）層を用いることもできる。

ウィンドウ層１１２及びバックサーフェイスフィールド層１１４の厚さは、いずれも好ましくは５０ｎｍ以下、より好ましくは３０ｎｍ以下である。ウィンドウ層１１２及びバックサーフェイスフィールド層１１４は、各々が接する第１結晶層１０４、中間結晶層１０８または第２結晶層１０６と同一導電型にドープされており、その濃度はＰ型、Ｎ型いずれの場合も好ましくは１×１０^１８／ｃｍ^３以上であり、より好ましくは３×１０^１８／ｃｍ^３以上である。

図５Ａは、半導体基板５００の断面を示す。半導体基板５００は、図１から図４における支持体１０２に代えて、ベース基板１２０上に、第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６が、ベース基板１２０に近い側からこの順で積層されている。第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６は、光電変換装置２００、光電変換装置３００、光電変換装置４００に含まれる第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６に対応する。

ベース基板１２０は、単結晶ガリウム砒素からなる。また、半導体基板５００は、第１結晶層１０４とベース基板１２０との間に犠牲層１２２を有する。犠牲層１２２とベース基板１２０とは、格子整合または擬格子整合している。犠牲層１２２は、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜１、０＜ｎ≦１、０＜ｎ＋ｍ≦１）のエピタキシャル結晶からなる。犠牲層１２２は、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）であってもよい。一例として、犠牲層１２２の格子定数は、ベース基板１２０の格子定数と第１結晶層１０４の格子定数の間の大きさである。

半導体基板５００は、光電変換装置２００の製造に適している。光電変換装置２００を製造する場合には、半導体基板５００から犠牲層１２２を除去することにより、光電変換装置２００は、ベース基板１２０及び犠牲層１２２を有しない。

図５Ｂは、半導体基板５００の他の実施形態を示す。半導体基板５００は、犠牲層１２２上に形成された、第１のバックサーフェイスフィールド層１１４−１、第１結晶層１０４、第１のウィンドウ層１１２−１、トンネル接合層１１０−１、第２バックサーフェイスフィールド層１１４−２、中間結晶層１０８、第２のウィンドウ層１１２−２、トンネル接合層１１０−２、第３のバックサーフェイスフィールド層１１４−３、第２結晶層１０６及び第３のウィンドウ層１１２−３をこの順に備えてもよい。第１のバックサーフェイスフィールド層１１４−１、第２のバックサーフェイスフィールド層１１４−２、第３のバックサーフェイスフィールド層１１４−３、第１のウィンドウ層１１２−１、第２のウィンドウ層１１２−２、及び、第３のウィンドウ層１１２−３は、例えば、第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６のいずれの層よりも禁制帯幅が大きい。

図６及び図７は、半導体基板５００の製造工程途中の断面を示す。まず、図６に示すように、単結晶ガリウム砒素からなるベース基板１２０上に、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）である犠牲層１２２をエピタキシャル成長させる。次に、犠牲層１２２上に、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）である第１結晶層１０４をエピタキシャル成長させる。続いて、第１結晶層１０４上に、第１結晶層１０４よりも禁制帯幅が大きい３−５族化合物半導体からなる中間結晶層１０８をエピタキシャル成長させる。さらに、中間結晶層１０８上に、中間結晶層１０８よりも禁制帯幅が大きい３−５族化合物半導体からなる第２結晶層１０６をエピタキシャル成長させる。

犠牲層１２２をエピタキシャル成長させる工程と第１結晶層１０４をエピタキシャル成長させる工程とを、それぞれ異なる雰囲気内で実施することが好ましい。また、第１結晶層１０４をエピタキシャル成長させる工程と中間結晶層１０８をエピタキシャル成長させる工程及び第２結晶層１０６をエピタキシャル成長させる工程とを、それぞれ異なる雰囲気内で実施することが好ましい。

例えば、犠牲層１２２をエピタキシャル成長させる工程の後であって、第１結晶層１０４をエピタキシャル成長させる工程の前、及び、第１結晶層１０４をエピタキシャル成長させる工程の後であって、犠牲層１２２をエピタキシャル成長させる工程の前において、それぞれの層をエピタキシャル成長させる反応炉内を、水素、窒素及びアルゴンから選択された１以上のガスで置換する。反応炉内の圧力を低減させてもよい。

第１結晶層１０４をエピタキシャル成長させる工程と、中間結晶層１０８をエピタキシャル成長させる工程及び第２結晶層１０６をエピタキシャル成長させる工程とを異なる反応炉で実施してもよい。以上のように、反応炉内のガス置換または減圧を行ったり、それぞれの工程で異なる反応炉を用いたりすることにより、ＳｉＧｅ系のエピタキシャル成長とＧａＡｓ系のエピタキシャル成長との成膜プロセスを明確に区切って、不純物等の混入を抑制することができるので、結晶性の良い結晶膜を形成することができる。

以上の工程を経て半導体基板５００を形成することができる。なお、犠牲層１２２をエピタキシャル成長させる工程、第１結晶層１０４をエピタキシャル成長させる工程及び第２結晶層１０６をエピタキシャル成長させる工程のそれぞれの間において、トンネル接合層１１０、ウィンドウ層１１２及びバックサーフェイスフィールド層１１４を形成することが好ましい。

続いて、半導体基板５００の第２結晶層１０６に仮支持体１３０を取り付ける。そして図７に示すように、犠牲層１２２を除去して、第１結晶層１０４、第２結晶層１０６及び中間結晶層１０８とベース基板１２０とを分離する。ベース基板１２０から分離した第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６における第１結晶層１０４の分離面に、支持体１０２を接着する。その後に仮支持体１３０を取り外すことにより、光電変換装置２００を製造することができる。なお、仮支持体１３０を透明支持体にすれば、透明支持体を通して光が入射される光電変換装置を構成することができる。取り外したベース基板は、別の半導体基板の製造に再利用できる。

図８は、半導体基板６００の断面を示す。半導体基板６００は、ベース基板１２０上に、犠牲層１２２、第２結晶層１０６、中間結晶層１０８及び第１結晶層１０４がベース基板１２０に近い側からこの順で積層されている。半導体基板６００は、図５Ａに示した半導体基板５００に対して、第１結晶層１０４及び第２結晶層１０６の位置が逆になっている。第１結晶層１０４、中間結晶層１０８及び第２結晶層１０６は、光電変換装置２００、光電変換装置３００、光電変換装置４００に含まれる半導体層に対応するエピタキシャル結晶層である。

ベース基板１２０は、例えば単結晶ガリウム砒素からなる。半導体基板６００は、第２結晶層１０６とベース基板１２０との間に犠牲層１２２を有する。犠牲層１２２とベース基板１２０とは、格子整合または擬格子整合している。犠牲層１２２は、例えばＩｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜１、０＜ｎ≦１、０＜ｎ＋ｍ≦１）のエピタキシャル結晶である。犠牲層１２２は、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）のエピタキシャル結晶であってもよい。半導体基板６００は、光電変換装置２００の製造に適している。

図９は、半導体基板６００の製造工程途中の断面を示す。まず、単結晶ガリウム砒素からなるベース基板１２０上に、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）からなる犠牲層１２２をエピタキシャル成長させる。次に、犠牲層１２２上に、３−５族化合物半導体からなる第２結晶層１０６をエピタキシャル成長させる。続いて、第２結晶層１０６上に、第２結晶層１０６よりも禁制帯幅が小さい３−５族化合物半導体からなる中間結晶層１０８をエピタキシャル成長させる。さらに、中間結晶層１０８上に、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）からなり、中間結晶層１０８よりも禁制帯幅が小さい第１結晶層１０４をエピタキシャル成長させる。

ここで犠牲層１２２をエピタキシャル成長させる工程、第２結晶層１０６をエピタキシャル成長させる工程及び中間結晶層１０８をエピタキシャル成長させる工程と、第１結晶層１０４をエピタキシャル成長させる工程とを、それぞれ異なる雰囲気内で実施することが好ましい。

例えば、中間結晶層１０８をエピタキシャル成長させる工程の後であって、第１結晶層１０４をエピタキシャル成長させる工程の前において、それぞれの層をエピタキシャル成長させる反応炉内を、水素、窒素及びアルゴンから選択された１以上のガスで置換する。反応炉内の圧力を低減させてもよい。

犠牲層１２２をエピタキシャル成長させる工程と、第１結晶層１０４をエピタキシャル成長させる工程とを異なる反応炉で実施してもよい。以上のように、ガス置換または減圧を行ったり、それぞれの工程で異なる反応炉を用いたりすることにより、ＳｉＧｅ系のエピタキシャル成長とＧａＡｓ系のエピタキシャル成長との成膜プロセスを明確に区切って、不純物等の混入を抑制することができるので、結晶性の良い結晶膜を形成することができる。

なお、トンネル接合層１１０、ウィンドウ層１１２及びバックサーフェイスフィールド層１１４を形成することが好ましい。このような異なる反応炉でのエピタキシャルの実施により、ＳｉＧｅ系のエピタキシャル成長とＧａＡｓ系のエピタキシャル成長との成膜プロセスを明確に区切って、不純物等の混入を抑制し、結晶性の良い結晶膜が形成できる。

さらに、半導体基板６００の第１結晶層１０４、第２結晶層１０６及び中間結晶層１０８を含む複数のエピタキシャル結晶層に、金属、プラスチック及びセラミックからなる群から選択された１以上の材料からなる支持体１０２を接着させ、犠牲層１２２を除去して、複数のエピタキシャル結晶層とベース基板１２０とを分離すれば、光電変換装置２００が製造できる。当該セラミックはガラスであってもよい。また、犠牲層１２２を除去して、複数のエピタキシャル結晶層とベース基板１２０とを分離したあとで、第２結晶層１０６に透明の別の支持体を接着することにより、光電変換装置を構成することもできる。

なお、ベース基板１２０を半導体基板から取り外さずに、ベース基板１２０及びエピタキシャル結晶層に電気的に結合される複数の電極を形成することができる。ここで、ベース基板１２０を、ベース基板１２０が接するエピタキシャル結晶層と同一伝導型を有するｐ型またはｎ型の伝導型を有する半導体とすれば、ベース基板１２０を共通電極に用いて、光電変換装置の面積効率を高めることができる。この半導体は、低抵抗半導体であることが好ましく、具体的には抵抗率が１０^−１Ωｃｍ以下あることが好ましい。

当該エピタキシャル結晶層またはベース基板１２０に、金属、プラスチック及びセラミックからなる群から選択された１以上の材料からなる支持体１０２を接着させるに際しては、当該エピタキシャル結晶層の接着面に予め、当該エピタキシャル結晶層またはベース基板１２０に電気的に結合される電極を予め形成しておいてもよい。支持体１０２が絶縁性材料である場合には、その接着面に予め、当該エピタキシャル結晶層またはベース基板１２０に電気的に結合される電極と電気的に結合可能な配線を形成しておいてもよい。

特許請求の範囲、明細書、及び図面中において示した装置及び方法における動作、手順、及び工程等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００光電変換装置、１０２支持体、１０４第１結晶層、１０６第２結晶層、１０８中間結晶層、１１０トンネル接合層、１１２ウィンドウ層、１１４バックサーフェイスフィールド層、１２０ベース基板、１２２犠牲層、１３０仮支持体、２００光電変換装置、３００光電変換装置、４００光電変換装置、５００半導体基板、６００半導体基板

Claims

ベース基板と、
前記ベース基板と格子整合又は擬格子整合している犠牲層と、
前記犠牲層上に形成されたＳｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）のエピタキシャル結晶からなる第１結晶層と、
前記第１結晶層上に形成され、前記第１結晶層よりも禁制帯幅が大きい３−５族化合物半導体のエピタキシャル結晶からなる第２結晶層と
を備える半導体基板。
前記ベース基板が単結晶ＧａＡｓからなる請求項１に記載の半導体基板。
前記犠牲層が、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）のエピタキシャル結晶からなる
請求項２に記載の半導体基板。
前記第１結晶層と前記第２結晶層との間に形成され、３−５族化合物半導体のエピタキシャル結晶からなる中間結晶層をさらに備える請求項１から３のいずれか一項に記載の半導体基板。
前記中間結晶層が、前記第１結晶層より禁制帯幅が大きく、前記第２結晶層より禁制帯幅が小さい
請求項４に記載の半導体基板。
前記第１結晶層と前記中間結晶層との間、及び、前記中間結晶層と前記第２結晶層との間の各々に形成されたトンネル接合層をさらに有する
請求項４または５に記載の半導体基板。
前記中間結晶層が、Ｉｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）であり、
前記第２結晶層が、Ａｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）である
請求項４から６のいずれか一項に記載の半導体基板。
前記中間結晶層が、ＧａＡｓであり、
前記第２結晶層が、Ｉｎ_０．５Ｇａ_０．５Ｐである
請求項４から７のいずれか一項に記載の半導体基板。
前記犠牲層上に、第１のバックサーフェイスフィールド層、前記第１結晶層、第１のウィンドウ層、第１のトンネル接合層、第２のバックサーフェイスフィールド層、前記中間結晶層、第２のウィンドウ層、第２のトンネル接合層、第３のバックサーフェイスフィールド層、前記第２結晶層、及び第３のウィンドウ層をこの順に備え、
前記第１のバックサーフェイスフィールド層、前記第２のバックサーフェイスフィールド層、前記第３のバックサーフェイスフィールド層、前記第１のウィンドウ層、前記第２のウィンドウ層、及び、前記第３のウィンドウ層が、前記第１結晶層、前記中間結晶層及び前記第２結晶層のいずれの層よりも禁制帯幅が大きい請求項４から８のいずれか一項に記載の半導体基板。
ベース基板上に、前記ベース基板と格子整合又は擬格子整合する犠牲層を形成する工程と、
前記犠牲層上に、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）からなる第１結晶層をエピタキシャル成長させる工程と、
前記第１結晶層上に、３−５族化合物半導体からなる中間結晶層をエピタキシャル成長させる工程と、
前記中間結晶層上に、前記第１結晶層より禁制帯幅が大きい３−５族化合物半導体からなる第２結晶層をエピタキシャル成長させる工程と
を備える半導体基板の製造方法。
ベース基板上に、前記ベース基板と格子整合又は擬格子整合する犠牲層を形成する工程と、
前記犠牲層上に、前記犠牲層より禁制帯幅が大きい３−５族化合物半導体からなる第２結晶層をエピタキシャル成長させる工程と、
前記第２結晶層上に、３−５族化合物半導体からなる中間結晶層をエピタキシャル成長させる工程と、
前記中間結晶層上に、Ｓｉ_ｘＧｅ_１−ｘ（０≦ｘ＜１）からなる第１結晶層をエピタキシャル成長させる工程と
を備える半導体基板の製造方法。
前記ベース基板が単結晶ＧａＡｓからなる請求項１０または１１に記載の半導体基板の製造方法。
前記犠牲層をエピタキシャル成長させる工程において、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜１、０＜ｎ≦１、０＜ｎ＋ｍ≦１）からなるエピタキシャル結晶層をエピタキシャル成長させる
請求項１０から１２のいずれか一項に記載の半導体基板の製造方法。
前記犠牲層をエピタキシャル成長させる工程において、Ｉｎ_ｍＡｌ_ｎＧａ_{１−ｍ−ｎ}Ａｓ（０≦ｍ＜０．２、０．８≦ｎ≦１、０．８＜ｎ＋ｍ≦１）からなるエピタキシャル結晶層をエピタキシャル成長させる
請求項１３に記載の半導体基板の製造方法。
前記中間結晶層が、前記第１結晶層より禁制帯幅が大きく、前記第２結晶層より禁制帯幅が小さい
請求項１０から１４のいずれか一項に記載の半導体基板の製造方法。
前記第１結晶層と前記中間結晶層との間、及び、前記中間結晶層と前記第２結晶層との間の各々にトンネル接合層をさらに形成する
請求項１５に記載の半導体基板の製造方法。
前記中間結晶層が、Ｉｎ_ｙＧａ_１−ｙＡｓ_ｚＰ_１−ｚ（０≦ｙ＜１、０＜ｚ≦１）であり、
前記第２結晶層が、Ａｌ_ｗＩｎ_ｔＧａ_{１−ｗ−ｔ}Ａｓ_ｚ'Ｐ_１−ｚ'（０≦ｗ≦１、０≦ｔ≦１、０≦ｗ＋ｔ≦１、０≦ｚ'≦１）である
請求項１５または１６に記載の半導体基板の製造方法。
前記犠牲層上に第１のバックサーフェイスフィールド層を形成する工程と、
前記第１のバックサーフェイスフィールド層上に前記第１結晶層を形成する工程と、
前記第１結晶層上に第１のウィンドウ層を形成する工程と、
前記第１のウィンドウ層上に第１のトンネル接合層を形成する工程と、
前記第１のトンネル接合層上に第２のバックサーフェイスフィールド層を形成する工程と、
前記第２のバックサーフェイスフィールド層上に前記中間結晶層を形成する工程と、
前記中間結晶層上に第２のウィンドウ層を形成する工程と、
前記第２のウィンドウ層上に第２のトンネル接合層を形成する工程と、
前記第２のトンネル接合層上に第３のバックサーフェイスフィールド層を形成する工程と、
前記第３のバックサーフェイスフィールド層上に前記第２結晶層を形成する工程と、
前記第２結晶層上に第３のウィンドウ層を形成する工程と
を備え、
前記第１のバックサーフェイスフィールド層、前記第２のバックサーフェイスフィールド層、前記第３のバックサーフェイスフィールド層、前記第１のウィンドウ層、前記第２のウィンドウ層、及び、前記第３のウィンドウ層が、前記第１結晶層、前記中間結晶層及び前記第２結晶層のいずれの層よりも禁制帯幅が大きい請求項１５から１７のいずれか一項に記載の半導体基板の製造方法。
前記犠牲層をエピタキシャル成長させる工程と前記第１結晶層をエピタキシャル成長させる工程とを、それぞれ異なる雰囲気内で実施し、かつ、
前記第１結晶層をエピタキシャル成長させる工程と前記中間結晶層をエピタキシャル成長させる工程とを、それぞれ異なる雰囲気内で実施する
請求項１０から１８のいずれか一項に記載の半導体基板の製造方法。
前記犠牲層をエピタキシャル成長させる工程と前記第１結晶層をエピタキシャル成長させる工程との間、及び、前記第１結晶層をエピタキシャル成長させる工程と前記中間結晶層をエピタキシャル成長させる工程との間において、それぞれの工程を実施する反応炉内を、水素、窒素及びアルゴンから選択された１以上のガスで置換する工程、又は、反応炉内を減圧する工程をさらに備える
請求項１９に記載の半導体基板の製造方法。
前記第１結晶層をエピタキシャル成長させる工程と、前記中間結晶層をエピタキシャル成長させる工程及び前記第２結晶層をエピタキシャル成長させる工程とを、それぞれ異なる反応炉で実施する
請求項１９または２０に記載の半導体基板の製造方法。
請求項１に記載の半導体基板を準備する工程と、
前記第２結晶層に第１の支持体を取り付ける工程と、
前記犠牲層を除去して、前記第１結晶層を前記ベース基板から分離する工程と
を備える光電変換装置の製造方法。
前記ベース基板から分離した前記第１結晶層の分離面に、金属、プラスチック及びセラミックのいずれかの材料からなる第２の支持体を接着させる工程と、
前記第１の支持体を取り外す工程と、
をさらに備える請求項２２に記載の光電変換装置の製造方法。
前記第１の支持体が透明であり、
前記ベース基板から分離した前記第１結晶層の分離面に、金属、プラスチック及びセラミックのいずれかの材料からなる第２の支持体を接着させる工程をさらに備える請求項２２に記載の光電変換装置の製造方法。
請求項１から９のいずれか一項に記載の半導体基板を準備し、前記ベース基板及び前記第２結晶層に電気的に結合される複数の電極を形成する工程を有し、
前記ベース基板が、ｐ型又はｎ型の伝導型を有する半導体である
光電変換装置の製造方法。