JP2011133797A - 半導体装置の製造方法及び半導体装置の製造システム - Google Patents
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
Abstract
【解決手段】検査用ウェハのモニターパターンの目標スペース比率を1:1と異なる比率に決定する(S1)。ライブラリのスペース比率の範囲を、目標スペース比率を含み1:1を含まない範囲に決定する(S2)。検査用ウェハに所定の処理を行い、被処理膜にモニターパターンを形成する(S3〜S8)。モニターパターンの寸法を測定する(S9)。モニターパターンの寸法を1:1のスペース比率の被処理膜のパターンの寸法に変換し(S10)、変換された被処理膜のパターンの寸法に基づいて所定の処理の処理条件を補正する(S11)。その後、補正された条件でウェハに所定の処理を行い、被処理膜に1:1のスペース比率のパターンを形成する(S12〜S17)。
【選択図】図13
Description
11 第1の処理部
12 第2の処理部
20 塗布現像装置
21 露光装置
81〜84 PAB装置
85〜89 POST装置
94〜99 PEB装置
202 トリミング装置
203 成膜装置
204 エッチング装置
205 アッシング装置
206 エッチング装置
207 パターン寸法測定装置
300 制御装置
401 被処理膜
402 反射防止膜
403 レジストパターン
404 犠牲膜
405 犠牲膜のパターン(モニターパターン)
406a、406b ライン部
407a、407b スペース部
408 被処理膜のパターン(モニターパターン)
409a、409b ライン部
410a、410b スペース部
501 被処理膜
502 反射防止膜
503 レジストパターン
504 犠牲膜
505 犠牲膜のパターン
506a、506b ライン部
507a、507b スペース部
508 被処理膜のパターン
509a、509b ライン部
510a、510b スペース部
L ライブラリ
T 検査用ウェハ
W ウェハ
Claims (17)
- 基板に所定の処理を行い、ライン部とスペース部で形成されたパターンであって、かつ第1のスペース部の幅と当該第1のスペース部と隣り合う第2のスペース部の幅とのスペース比率が1:1となるようにパターンを基板上の被処理膜に形成して、半導体装置を製造する方法であって、
前記所定の処理は、
基板にフォトリソグラフィー処理を行い、当該基板の被処理膜上に複数のライン状のレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをトリミングするトリミング工程と、
前記レジストパターン上に被処理膜をエッチングする際のマスクとなる犠牲膜を成膜する成膜工程と、
前記犠牲膜が前記レジストパターンのライン部の側壁部にのみ残るように当該犠牲膜をエッチングした後、前記レジストパターンを除去し、基板の被処理膜上に複数のライン状の前記犠牲膜のパターンを形成する犠牲膜パターン形成工程と、
前記犠牲膜のパターンをマスクに被処理膜をエッチングし、当該被処理膜に複数のライン状のパターンを形成する被処理膜パターン形成工程と、を備え、
検査用基板に前記所定の処理を行い、前記犠牲膜パターン形成工程において検査用基板の犠牲膜に形成される第1のモニターパターンと、前記被処理膜パターン形成工程において検査用基板の被処理膜に形成される第2のモニターパターンの目標スペース比率が1:1と異なる比率になるように、当該第1のモニターパターンと第2のモニターパターンを形成するモニターパターン形成工程と、
前記目標スペース比率を含みかつ1:1のスペース比率を含まない範囲の犠牲膜のパターン又は被処理膜のパターンのライブラリを用いて、スキャトロメトリ法により、前記モニターパターン形成工程で形成された前記第1のモニターパターン又は前記第2のモニターパターンの寸法を測定する寸法測定工程と、
前記目標スペース比率の第1のモニターパターン又は第2のモニターパターンの寸法を、1:1のスペース比率の犠牲膜のパターン又は被処理膜のパターンにそれぞれ変換する回帰式を用いて、前記寸法測定工程で測定された前記第1のモニターパターン又は前記第2のモニターパターンの寸法を、1:1のスペース比率を目標とする犠牲膜のパターン又は被処理膜のパターンの寸法に変換する比率変換工程と、
前記比率変換工程で変換された犠牲膜のパターン又は被処理膜のパターンの寸法に基づいて、前記所定の処理における処理条件を補正する処理条件補正工程と、
前記補正された条件で基板に前記所定の処理を行い、当該基板上の被処理膜に1:1のスペース比率となるようにパターンを形成する基板処理工程と、を有することを特徴とする、半導体装置の製造方法。 - 前記第1のモニターパターン又は前記第2のモニターパターンの前記目標スペース比率は、当該第1のモニターパターン又は第2のモニターパターンにおいて、一のライン部の中心と当該一のライン部と隣り合う他のライン部の中心との距離の再現性と、ライン部の寸法の再現性とに基づいて決定されることを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記第1のモニターパターン又は前記第2のモニターパターンの前記目標スペース比率は、前記距離の再現性が1.0nm以下であって、かつ前記寸法の再現性が0.2nm以下となるように決定されることを特徴とする、請求項2に記載の半導体装置の製造方法。
- 前記トリミング工程では、前記レジストパターンをトリミングすると共に、当該レジストパターンをマスクとして、基板の被処理膜とレジストパターンとの間に形成された反射防止膜をエッチングすることを特徴とする、請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記処理条件補正工程では、前記比率変換工程で変換された犠牲膜のパターン又は被処理膜のパターンにおける第1のスペース部の幅と第2のスペース部の幅の差に基づいて、前記所定の処理の前記トリミング工程の処理条件を補正することを特徴とする、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記処理条件補正工程では、前記比率変換工程で変換された犠牲膜のパターン又は被処理膜のパターンにおける第1のスペース部の幅と第2のスペース部の幅の差に基づいて、前記所定の処理の前記レジストパターン形成工程の処理条件を補正することを特徴とする、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記レジストパターン形成工程で補正される処理条件は、フォトリソグラフィー処理における露光処理の処理条件であることを特徴とする、請求項6に記載の半導体装置の製造方法。
- 前記レジストパターン形成工程で補正される処理条件は、フォトリソグラフィー処理における熱処理の処理条件であることを特徴とする、請求項6に記載の半導体装置の製造方法。
- 前記熱処理は、露光処理後であって現像処理前に行われる加熱処理であることを特徴とする、請求項8に記載の半導体装置の製造方法。
- 前記処理条件補正工程では、前記比率変換工程で変換された犠牲膜のパターン又は被処理膜のパターンにおけるライン部の線幅に基づいて、前記所定の処理の前記成膜工程の処理条件を補正することを特徴とする、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記処理条件補正工程では、前記比率変換工程で変換された被処理膜のパターンにおけるライン部の線幅に基づいて、前記所定の処理の前記被処理膜パターン形成工程の処理条件を補正することを特徴とする、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記処理条件補正工程では、前記比率変換工程で変換された犠牲膜のパターンにおける第1のスペース部の幅と第2のスペース部の幅の差に基づいて、前記所定の処理の前記被処理膜パターン形成工程の処理条件を補正することを特徴とする、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 基板に所定の処理を行い、ライン部とスペース部で形成されたパターンであって、かつ第1のスペース部の幅と当該第1のスペース部と隣り合う第2のスペース部の幅とのスペース比率が1:1となるようにパターンを基板上の被処理膜に形成して、半導体装置を製造する方法であって、
検査用基板に前記所定の処理を行い、モニターパターンの目標スペース比率が1:1と異なる比率になるように、当該モニターパターンを形成するモニターパターン形成工程と、
前記目標スペース比率を含みかつ1:1のスペース比率を含まない範囲のパターンのライブラリを用いて、スキャトロメトリ法により、前記モニターパターン形成工程で形成された前記モニターパターンの寸法を測定する寸法測定工程と、
前記目標スペース比率のモニターパターンの寸法を、1:1のスペース比率のパターンに変換する回帰式を用いて、前記寸法測定工程で測定された前記モニターパターンの寸法を、1:1のスペース比率を目標とするパターンの寸法に変換する比率変換工程と、
前記比率変換工程で変換されたパターンの寸法に基づいて、前記所定の処理における処理条件を補正する処理条件補正工程と、
前記補正された条件で基板に前記所定の処理を行い、当該基板上の被処理膜に1:1のスペース比率となるようにパターンを形成する基板処理工程と、を有することを特徴とする、半導体装置の製造方法。 - 前記モニターパターンの前記目標スペース比率は、当該モニターパターンにおいて、一のライン部の中心と当該一のライン部と隣り合う他のライン部の中心との距離の再現性と、ライン部の寸法の再現性とに基づいて決定されることを特徴とする、請求項13に記載の半導体装置の製造方法。
- 前記モニターパターンの前記目標スペース比率は、前記距離の再現性が1.0nm以下であって、かつ前記寸法の再現性が0.2nm以下となるように決定されることを特徴とする、請求項14に記載の半導体装置の製造方法。
- 基板に所定の処理を行い、ライン部とスペース部で形成されたパターンであって、かつ第1のスペース部の幅と当該第1のスペース部と隣り合う第2のスペース部の幅とのスペース比率が1:1となるようにパターンを基板上の被処理膜に形成して、半導体装置を製造する製造システムであって、
基板にフォトリソグラフィー処理を行い、当該基板の被処理膜上に複数のライン状のレジストパターンを形成する塗布現像装置及び露光装置と、前記レジストパターンをトリミングするトリミング装置と、前記レジストパターン上に被処理膜をエッチングする際のマスクとなる犠牲膜を成膜する成膜装置と、前記犠牲膜が前記レジストパターンのライン部の側壁部にのみ残るように当該犠牲膜をエッチングした後、前記レジストパターンを除去し、基板の被処理膜上に複数のライン状の前記犠牲膜のパターンを形成するアッシング装置と、前記犠牲膜のパターンをマスクに被処理膜をエッチングし、当該被処理膜に複数のライン状のパターンを形成するエッチング装置とを備え、基板に前記所定の処理を行う処理部と、
前記犠牲膜のパターン又は前記被処理膜のパターンの寸法を測定するパターン寸法測定装置と、
前記犠牲膜のパターン又は前記被処理膜のパターンの寸法の測定結果に基づいて、前記処理部における処理条件を補正する制御装置と、を有し、
前記制御装置は、
検査用基板に前記所定の処理を行い、前記成膜装置において検査用基板の犠牲膜に形成される第1のモニターパターンと、前記エッチング装置において検査用基板の被処理膜に形成される第2のモニターパターンの目標スペース比率が1:1と異なる比率にして、当該第1のモニターパターンと第2のモニターパターンを形成するように、前記処理部を制御し、
前記目標スペース比率を含みかつ1:1のスペース比率を含まない範囲の犠牲膜のパターン又は被処理膜のパターンのライブラリを用いて、スキャトロメトリ法により、前記処理部で形成された前記第1のモニターパターン又は前記第2のモニターパターンの寸法を測定するように、前記パターン寸法測定装置を制御し、
前記目標スペース比率の第1のモニターパターン又は第2のモニターパターンの寸法を、1:1のスペース比率の犠牲膜のパターン又は被処理膜のパターンにそれぞれ変換する回帰式を用いて、前記パターン寸法測定装置で測定された前記第1のモニターパターン又は前記第2のモニターパターンの寸法を、1:1のスペース比率を目標とする犠牲膜のパターン又は被処理膜のパターンの寸法に変換し、
前記変換された犠牲膜のパターン又は被処理膜のパターンの寸法に基づいて、前記処理部における処理条件を補正することを特徴とする、半導体装置の製造システム。 - 基板に所定の処理を行い、ライン部とスペース部で形成されたパターンであって、かつ第1のスペース部の幅と当該第1のスペース部と隣り合う第2のスペース部の幅とのスペース比率が1:1となるようにパターンを基板上の被処理膜に形成して、半導体装置を製造する製造システムであって、
基板に前記所定の処理を行いパターンを形成する処理部と、
前記処理部にて形成された前記パターンの寸法を測定するパターン寸法測定装置と、
前記パターンの寸法の測定結果に基づいて、前記処理部における処理条件を補正する制御装置と、を有し、
前記制御装置は、
検査用基板に前記所定の処理を行い、モニターパターンの目標スペース比率が1:1と異なる比率にして、当該モニターパターンを形成するように、前記処理部を制御し、
前記目標スペース比率を含みかつ1:1のスペース比率を含まない範囲のパターンのライブラリを用いて、スキャトロメトリ法により、前記処理部で形成された前記モニターパターンの寸法を測定するように、前記パターン寸法測定装置を制御し、
前記目標スペース比率のモニターパターンの寸法を、1:1のスペース比率のパターンに変換する回帰式を用いて、前記パターン寸法測定装置で測定された前記モニターパターンの寸法を、1:1のスペース比率を目標とするパターンの寸法に変換し、
前記変換されたパターンの寸法に基づいて、前記処理部における処理条件を補正することを特徴とする、半導体装置の製造システム。
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