TW202334732A - 製造半導體裝置的方法 - Google Patents

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Abstract

本發明提供一種製造半導體裝置的方法，方法可使用半導體層的顯影後檢查（ADI）判定光阻圖案的重工。重工可包含疊對函數的單至雙轉化（SDC）。

Description

製造半導體裝置的方法
本發明概念是關於製造半導體裝置的方法，且更特定言之，是關於製造具有增強可靠性及良率的半導體裝置的方法。 相關申請的交叉參考
本申請案主張2022年2月25日在韓國智慧財產局申請的韓國專利申請案第10-2022-0025512號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
根據針對資訊及通信裝置的較高整合程度而減小記憶胞的大小的近期趨勢，包含於記憶體裝置中用於半導體裝置的操作及電連接的操作電路及/或佈線結構已變得複雜。因此，不斷地應用極紫外線（extreme ultraviolet；EUV）微影製程以製造半導體裝置。EUV微影製程為使用具有波長在約4奈米至約124奈米範圍內的光（例如，13.5奈米波長）且便於小於或等於20奈米（sub-20奈米）的超微觀尺度尺寸的處理的微影技術，所述處理難以經由使用現有ArF準分子雷射光束的微影技術實現。
經由高度可靠的及精確的疊對量測及分析的回饋製程為用以確保EUV微影製程的可靠性的關鍵組件中的一者。因此，已進行各種研究以增強疊對量測的準確度及可靠性。
本發明概念的一些實例實施例提供一種製造具有增強可靠性及良率的半導體裝置的方法。
根據本發明概念的態樣，一種製造半導體裝置的方法包含：經由單次發射曝光在晶圓上形成第一層，第一層的單次發射包含第一疊對標記；在第一層上形成第二層及第一光阻膜；以及基於第一層的單次發射的第一疊對函數而執行上部發射曝光及下部發射曝光至第一光阻膜上，所述第一層是基於第一疊對標記的絕對量測而產生，其中由上部發射曝光傳送的上部發射與由下部發射曝光傳送的下部發射彼此等同，且上部發射及下部發射中的各者的面積小於第一層的單次發射的面積。
根據本發明概念的另一態樣，一種製造半導體裝置的方法包含：經由掃描使第一批次的晶圓中的各者的第一光阻膜曝光於上部發射及下部發射，上部發射與下部發射彼此等同，上部發射及下部發射中的各者在第一方向上的長度大於上部發射及下部發射中的各者在第二方向上長度，第二方向為掃描方向，第一方向與第二方向彼此垂直；量測第一批次的晶圓中的各者的上部發射及下部發射的疊對值，且經由經量測疊對值的回歸分析；產生表示上部發射及下部發射的疊對的疊對函數；以及基於疊對函數經由掃描使第二批次的晶圓中的各者的第二光阻膜曝光於上部發射及下部發射。
根據本發明概念的再一態樣，一種製造半導體裝置的方法包含：在晶圓上形成第一層，第一層包含第一疊對標記；在第一層上形成第二層及第一光阻膜；使第一光阻膜曝光於上部發射及下部發射，上部發射與下部發射彼此等同；藉由顯影第一光阻膜形成第一光阻圖案；藉由量測第一光阻圖案與第一疊對標記之間的疊對計算疊對函數，所述疊對函數表示上部發射及下部發射的疊對；回應於疊對函數超出範圍而移除第一光阻圖案；在第二層上形成第二光阻膜；以及基於疊對函數而使第二光阻膜曝光於上部發射及下部發射，其中藉由變形減小投影曝光第一光阻膜及第二光阻膜。
下文中，將參考隨附圖式詳細描述本發明概念的一些實例實施例。在圖式中，相同參考編號表示相同組件，且將省略關於其的任何冗餘描述。
雖然在實例實施例的描述中使用術語「相同」、「相等」或「等同」，但應理解，可能存在一些不精確。因此，當一個元件稱作與另一元件相同時，應理解，元件或值與所要製造或操作容限範圍內（例如，±10%）的另一元件相同。
當術語「約」或「實質上」在本說明書中結合數值使用時，相關聯數值意欲包含所陳述數值周圍的製造或操作容限（例如，±10%）。此外，當字組「約」及「實質上」與幾何形狀結合使用時，意欲不要求幾何形狀的精確度，但形狀的寬容度在本揭露內容的範疇內。此外，無論數值或形狀是否修飾為「約」或「實質上」，應理解，此等值及形狀應解釋為包含關於所陳述數值或形狀的製造或操作容限（例如，±10%）。
如本文中所用，術語「及/或」包含相關聯的所列項目中的一或多個的任何及所有組合。在元件清單之前的諸如「中的至少一者」及「中的任一者」的表述修飾元件的整個清單，而並不修飾清單的個別元件。因此，例如，「A、B以及C中的至少一者」，及「A、B及/或C」兩者意指A、B、C或其任何組合。
圖1為解釋根據實例實施例的製造半導體裝置的方法的流程圖。
圖2A至圖6B為用於解釋根據實例實施例的製造半導體裝置的方法的圖。
更特定而言，圖2A為示出形成於晶圓W上的第一層L1的平面圖，且圖2B為沿著圖2A的線2B-2B'截取的橫截面圖。圖3示出對應於圖2B的部分。圖4A為示出形成於晶圓W上的光阻圖案PP的平面圖，且圖4B為沿著圖4A的線4B-4B'截取的橫截面圖。圖5為示意性地示出絕對疊對量測的態樣的圖。圖6A為示出第二層L2的平面圖，在第二層L2上第二疊對標記OVM2形成於晶圓W上，且圖6B為沿著圖6A的線6B-6B'截取的橫截面圖。
參考圖1至圖2B，在操作P10中，第一層L1可形成於晶圓W上。
第一層L1的形成可包含設置光阻；對光阻執行包含曝光製程及顯影製程的微影製程；藉由使用光阻圖案圖案化第一層L1；以及形成第一疊對標記OVM1及電路圖案。
設置光阻可包含對晶圓執行黏著促進製程及旋塗製程。黏著促進製程指將光阻附著至晶圓W或絕緣層及形成於晶圓W上的電路圖案的製程。光阻材料相對於矽表面或包含矽的材料可具有低黏著強度。因此，在將光阻材料設置於晶圓W上之前，可對晶圓W的表面（或形成於晶圓W上的材料層的表面）執行黏著促進製程。舉例而言，用六甲基二矽氮烷（hexamethyldisilazane；HMDS）處理晶圓W的表面為實例黏著促進製程中的一者。由於HMDS可使晶圓W的表面為疏水性的，因此光阻材料與晶圓W之間的黏著強度可改良。
旋塗製程指在晶圓W上設置光阻的製程。光阻可包含有機聚合物。為用光阻塗佈晶圓W，其上設置呈溶液狀態的光阻的晶圓W可為高速自轉的。歸因於晶圓W的自轉，可形成具有均一厚度的光阻膜。
在旋塗製程之後，可選擇性地執行軟烘烤製程。在一些情況下，塗佈於晶圓W上的光阻材料層的密度可能不夠高以繼續進行後續製程。經由軟烘烤製程，可緻密光阻劑材料層，且可移除光阻劑材料層上的剩餘溶劑。軟烘烤製程可由曝光裝置的烘烤板執行。可將對其執行軟烘烤製程的晶圓W選擇性地配置於冷卻板上且冷卻。
隨後，可執行用以將在微影遮罩處預先形成的電路圖案、第一疊對標記OVM1以及第一對準標記AGNM1轉印至晶圓W的曝光製程。曝光製程可使用深紫外線（deep ultraviolet；DUV）輻射光束及/或低數值孔徑極紫外線（EUV）輻射光束中的一者。當藉由使用低數值孔徑EUV輻射光束來執行曝光製程時，不同於在待描述的操作P30的曝光製程中，曝光製程在X方向上的縮小比及曝光製程在Y方向上的縮小比可各自為1/4。此處，低數值孔徑可指小於約0.35的數值孔徑的值，且高數值孔徑可指等於或大於約0.35的數值孔徑的值。
在曝光製程之後，可在顯影製程之前選擇性地執行曝光後烘烤製程。曝光後烘烤製程可由烘烤板執行。曝光後烘烤製程可指用於經由光阻膜中的特定組分的化學反應或擴散來誘使光阻膜的均一性的改良的可選製程。
隨後，可執行用以移除光阻的曝光部分或未曝光部分的顯影製程。光阻圖案可由顯影製程形成。
藉由使用光阻圖案，可圖案化第一層L1，且電路圖案（圖中未繪示）、第一疊對標記OVM1以及第一對準標記AGNM1可形成於經圖案化的第一層L1上。第一層L1可藉由乾式蝕刻或濕式蝕刻圖案化。當第一層L1的厚度（例如，在Z方向上的長度）厚於某值時，用於蝕刻第一層L1的硬遮罩層可進一步設置於光阻與第一層L1之間。
圖2A為對應於單次全部發射的第一層L1的平面圖。全部發射可指晶圓W上的部分，形成於圖案化裝置上的整個圖案（諸如微影遮罩）轉印至所述部分。多個晶片區域CHP可界定於一次全部發射中。多個晶片區域CHP各自可為藉由交疊用於形成半導體裝置的多個電路佈局而形成半導體晶片的區域。根據一些實例實施例，全部發射可具有沿著x軸約26毫米的大小及沿著y軸約33毫米的大小。然而，本發明概念不限於此。根據待形成的裝置的類型及規格，可在一次全部發射中包含晶片區域CHP的各種數目及大小。舉例而言，全部發射可包含僅一個區域。
根據一些實例實施例，記憶體裝置可形成於晶片區域CHP中。根據一些實例實施例，非揮發性記憶體裝置可形成於晶片區域CHP中。根據一些實例實施例,非揮發性記憶體裝置可為非揮發性NAND型快閃記憶體。根據一些實例實施例，非揮發性記憶體裝置可為相變隨機存取記憶體（phase-change random access memory；PRAM）、磁性隨機存取記憶體（magnetic random access memory；MRAM）、電阻性隨機存取記憶體（resistive random access memory；ReRAM）、鐵電隨機存取記憶體（ferroelectric random access memory；FRAM）或NOR快閃記憶體中的一者。此外，在斷電時丟失資料的揮發性記憶體裝置（諸如動態隨機存取記憶體（dynamic random access memory；DRAM）或靜態隨機存取記憶體（static random access memory；SRAM））可形成於晶片區域CHP中。
根據一些實例實施例，邏輯晶片、量測裝置、通信裝置、數位信號處理器（digital signal processor；DSP）以及晶載系統（system-on-chip；SoC）中的一者可形成於晶片區域CHP中。
儘管晶片區域CHP描述為具有正方形或實質上正方形輪廓，但本發明概念不限於此。舉例而言，晶片可為驅動積體電路（integrated circuit；IC)晶片，且在此情況下，IC晶片的一對邊緣可比另一對邊緣長。
切割道可在晶片區域CHP之間延伸且（例如，在X方向及Y方向中的任一者上）將晶片區域CHP彼此水平地分開。切割道可為在單體化製程中將形成於晶片區域CHP上的半導體晶片分離成個別裝置的區域。
第一對準標記AGNM1及第一疊對標記OVM1可配置於切割道上。儘管圖2A示出第一對準標記AGNM1及第一疊對標記OVM1僅形成於切割道上，但本發明概念不限於此。舉例而言，第一對準標記AGNM1及第一疊對標記OVM1中的一些可形成於晶片區域CHP中。
根據一些實例實施例，第一對準標記AGNM1可為用以準確地設定待在曝光製程期間曝光的晶圓W的部分的圖案。根據一些實例實施例，第一疊對標記OVM1可為用於疊對的量測的圖案。根據一些實例實施例，第一疊對標記OVM1可經配置成具有高於第一對準標記AGNM1的密度的密度。
具有各種功能的其他標記可進一步設置於切割道上。舉例而言，可進一步在第一層L1處設置用於電測試最終半導體元件的特性的標記、用於在化學機械拋光（chemical mechanical polishing；CMP）製程之後量測最上層的厚度的標記、用於量測光學臨限尺度或內部厚度的標記等。
此處，第一疊對標記OVM1及第一對準標記AGNM1可包含盒中盒結構及光柵結構中的任一者。具有盒中盒結構的第一疊對標記OVM1及第一對準標記AGNM1可需要獨佔式區域，圍繞所述獨佔式區域不形成諸如第一疊對標記OVM1及第一對準標記AGNM1的其他圖案。具有光柵結構的疊對標記可不需要獨佔式區域且可以高於具有盒中盒結構的疊對標記的密度設置。
在下文中，為了解釋方便起見，描述聚焦於第一疊對標記OVM1及疊對模具OVM具有盒中盒結構（參見圖4A）的實例的一些實例實施例。然而，所屬技術領域中具有通常知識者可容易地導出第一疊對標記OVM1及疊對模具OVM（參見圖4A）中的各者具有基於本文所提供的描述的光柵結構的實例。
參考圖1及圖3，在操作P20中，光阻膜PR可設置於第一層上。
如在操作P10中，設置光阻膜PR可包含執行黏著促進製程及旋塗製程。光阻膜PR可為用於EUV的光阻。在EUV曝光製程的情況下，由於光子的數目小於DUV曝光製程等，因此可需要具有高EUV吸收速率的材料。因此，光阻膜PR可包含例如羥基苯乙烯，其為聚合物。在一些實例實施例中，可將碘苯酚作為添加劑提供至光阻膜PR中。
根據一些實例實施例，光阻膜PR的厚度可在約0.1微米至約2微米的範圍內。根據一些實例實施例，光阻膜PR的厚度可在約200奈米至約600奈米的範圍內。在EUV光阻膜PR的情況下，EUV光阻膜PR可藉由用低濃度光阻溶液將其旋塗而設置為薄厚度。
在一些情況下，光阻膜PR可包含無機材料，諸如氧化錫。在此情況下，即使在光阻膜PR經由在微影製程及其他後續製程之後的剝離製程移除之後，無機材料亦可以小於或等於約1*10 11/cm 3的濃度保留在光阻膜PR（例如第一層L1）的底層處。當光阻膜PR包含於無機材料中時，其可易於使得光阻膜PR的厚度變薄，從而導致較高蝕刻選擇性，以具有在蝕刻製程期間在光阻膜PR下提供具有薄厚度的硬遮罩的效應。
當蝕刻目標層具有大於某臨限值厚度的厚度時，包含非晶碳的硬遮罩層可進一步設置於光阻膜PR下。根據一些實例實施例，硬遮罩層可更包含氟。當硬遮罩層包含氟時，光阻膜PR的EUV靈敏度可改良。此外，防反射層可進一步設置於硬遮罩層與光阻膜PR之間。
在操作P30中，可執行對準製程及曝光製程。
曝光製程可指部分地改變光阻膜PR的特性以形成用於形成半導體電路的光阻圖案PP（參見圖4B）的製程。光阻指當曝光於光時引起光化學反應的材料。光阻膜PR可由圖案化裝置（諸如，光遮罩）部分地曝光。藉由將透射通過圖案化裝置的光投影於光阻膜PR上，構成半導體裝置的單層電路圖案可轉印至晶圓W上的光阻膜PR。
曝光製程可基於形成於第一層L1上的第一對準標記AGNM1的量測（例如，對準製程）而執行。在曝光之前，藉由識別第一對準標記AGNM1的位置，可判定第一對準標記AGNM1的設計位置與形成於第一層L1上的第一對準標記AGNM1的識別位置之間的差。藉由識別並執行關於來自整個晶圓W的多個位置的第一對準標記AGNM1的位置的回歸分析，可判定表示第一層L1上的組件的設計位置與組件的識別位置之間的差異的模型函數。
根據一些實例實施例，對準標記AGNM的位置可由不同波長的光片段識別。舉例而言，當對準標記AGNM的位置由四個不同波長的光識別時，可設置分別對應於四個不同波長的光的四個模型函數，且可基於基於四個模型函數的加權和（或簡單和）產生的組合模型函數執行曝光製程。
當半導體裝置經由對在豎直方向上堆疊的多個材料層執行的一系列圖案化製程製造時，新圖案（例如，轉印至光阻膜PR的圖案以及轉印至第二層L2的圖案）針對先前形成的電路圖案（例如，形成於第一層L1處的圖案）的對準可為增強半導體裝置的製造中的良率的重要元素。
此處，與晶圓W的上部表面平行且彼此垂直的兩個方向可分別被稱作X方向及Y方向。此外，實質上垂直於晶圓W的上部表面的方向可稱作Z方向。X方向可區別於Y方向。更特定而言，Y方向可為在使用掃描方法的曝光期間執行掃描的方向。X方向可為實質上垂直於執行掃描的方向的方向，且相同方向適用於所有圖式。
儘管未在圖式中明確地描述，但包括電路圖案、疊對標記及對準標記的額外層可配置於第一層L1與晶圓W之間。在此情況下，可基於第一層L1的第一疊對標記OVM1及額外層的疊對標記產生疊對函數，且可基於模型函數及疊對函數曝光光阻膜PR。
根據一些實例實施，如參考圖5所描述，第一層L1與第一層L1的底層之間的疊對可由絕對量測執行。藉由疊對的絕對量測，即使當多層配置於第一層L1下方時，亦可在不具有多層的各別相對函數的歷史計算的情況下識別表示第一層L1的絕對疊對數量的疊對函數。
在習知疊對量測的狀況下，當基於在發射的邊緣處量測的疊對值計算緊接在晶圓上形成的電路層的疊對函數時，可不校正較高程度參數。此外，當添加多個底層的相對疊對函數的累積總和時，歸因於每一層的相對疊對函數中的各者中所包含的累積誤差，根據累積總和計算的絕對疊對可具有不準確的值。
根據一些實例實施例，經由下文更詳細地描述的單至雙轉換（single-to-dual conversion；SDC），可將由疊對的絕對量測計算的第一層L1的疊對函數轉換成上部發射PU（參見圖4A）的上部疊對函數及下部發射PL（參見圖4A）的下部疊對函數。因此，在藉由使用自第一層L1的第一對準標記AGNM1產生的模型函數來曝光光阻膜PR時，可促進上部發射PU（參見圖4A）及下部發射PL（參見圖4A）中的各者的疊對的校正。因而，基於目標層（例如，光阻膜PR）的底層（例如，第一層L1）的疊對函數調整目標層的曝光可稱作前饋。
在本說明書中，第一層L1的疊對函數可替代地稱為第一疊對函數，且經由第一層L1的疊對函數的SDC計算的上部發射PU（參見圖4A）的上部疊對函數及下部發射PL（參見圖4A）的下部疊對函數可替代地分別稱作第一上部疊對函數及第一下部疊對函數。
如參看圖4A及圖4B所描述，在操作P40中轉印的上部發射PU及下部發射PL中的各者的面積可小於在操作P20中轉印的全部發射的面積。舉例而言，如參看圖4A及圖4B所描述，操作P20中的全部發射轉印的面積可與操作P40中的上部發射PU轉印的面積與下部發射PL轉印的面積的總和實質上等同。舉例而言，如參看圖4A及圖4B所描述，操作P20中的全部發射轉印的面積可為操作P40中的上部發射PU轉印的面積及下部發射PL轉印的面積的中的各者約兩倍。
在曝光製程中，可使用EUV輻射光束。根據一些實例實施例，EUV輻射光束的波長可在約4奈米至約124奈米的範圍內。根據一些實例實施例，EUV輻射光束的波長可在約5奈米至約20奈米的範圍內。根據一些實例實施例，EUV輻射光束的波長可在約13奈米至約14奈米的範圍內。根據一些實例實施例，EUV輻射光束的波長可為約13.5奈米。
一種用於產生EUV輻射的輻射系統可包含經組態以激發一電漿源的雷射及經組態以儲存電漿源的源收集器模組。電漿源可包含錫粒子、Xe氣體或Li蒸汽。藉由將雷射光束照射至電漿源，可產生電漿。使用電漿源的輻射系統可稱作雷射產生電漿源。電花電漿源或基於同步加速器輻射的源可由電子儲存環提供。
包含由EUV輻射光束轉印的電路圖案的EUV光遮罩可包含矽基底以及交替地堆疊於矽基底上的多個矽層及鉬層。含釕（Ru）層可進一步設置於交替堆疊的矽化鉬層上。在含Ru層上，可形成包含含氮化鉭硼層及含鐒層的佈局圖案。本說明書中所揭露的關於EUV光遮罩的各種材料及層僅作為實例提供，且本發明概念不限於此。
根據一些實例實施例，在晶圓W曝光期間，支撐晶圓W的晶圓台可驅動以使得輻射光束聚焦於晶圓W上的設定位置上。可由模型函數判定晶圓W上的設定位置。
可由掃描法執行EUV曝光。將EUV輻射光束限制至遮罩上的局部區域的隙縫可用於EUV曝光中。當光受控制以通過隙縫且照射至遮罩的局部區域時，可在垂直於隙縫的延伸方向的方向上移動微影遮罩，且可將EUV輻射光束連續地照射至微影遮罩。因此，經由掃描貫穿遮罩的整個區域而輻射光的晶圓W上的區域可為如上文所描述的全部發射。圖式中所繪示的X方向為隙縫的延伸方向，且Y方向為掃描方向。
在操作P40中，EUV曝光製程可包含變形減小投影。EUV曝光製程中在X方向上的縮小比可不同於在Y方向上的縮小比。舉例而言，在EUV曝光中在隙縫方向（例如，X方向）上的縮小比可為1/4，且在掃描方向（例如，Y方向）上的縮小比可為1/8。即，晶圓W上在X方向上轉印的圖案的長度可為EUV遮罩上的對應圖案在X方向上的長度的約1/4，且晶圓W上在Y方向上轉印的圖案的長度可為EUV遮罩上的對應圖案在Y方向上的長度的約1/8。
因此，由於形成於EUV光遮罩上的圖案相較於實際上轉印至晶圓W的圖案具有更大臨界尺寸，因此形成於EUV光遮罩上的圖案可具有改良的圖案準確度，且亦可改良使用EUV光遮罩的微影製程的可靠性。
根據一些實例實施例，在曝光製程期間，晶圓W上方的空間可充滿具有高折射率的液體，諸如水。因此，晶圓W的至少一部分可覆蓋有液體。液體可稱作浸沒溶液，且當晶圓W浸潤時，其可被視為意謂晶圓W不僅在液體中下沈，而且浸沒溶液置放於輻射光束的路徑上以用於執行曝光。
參考圖1、圖4A以及圖4B，在操作P40中，光阻圖案PP可藉由顯影光阻膜PR（參見圖3）形成。
圖4A中所示出的光阻圖案PP的佈局可包含上部發射PU及下部發射PL。根據一些實例實施例，上部發射PU與下部發射PL可實質上相同。可藉由曝光用於EUV的相同微影遮罩形成上部發射PU及下部發射PL。
上部發射PU及下部發射PL可水平地劃分光阻圖案PP。上部發射PU及下部發射PL中的各者在X方向上的長度可與第一層L1的全部發射在X方向上的長度實質上等同。上部發射PU及下部發射PL中的各者在Y方向上的長度可小於第一層L1的全部發射在Y方向上的長度。上部發射PU及下部發射PL中的各者在X方向上的長度可大於上部發射PU及下部發射PL中的各者在Y方向上的長度。上部發射PU及下部發射PL中的各者在X方向上的長度可為約26毫米，且上部發射PU及下部發射PL中的各者在Y方向上的長度可為約16.5毫米。
在操作P50中，可執行基於絕對量測的顯影後檢查（after-development inspection；ADI）。
ADI為用以檢查及量測晶圓W上的光阻圖案PP的各種特性的製程。根據一些實例實施例，經檢查或經量測光阻圖案PP的特性可包含形成於光阻圖案PP處的特徵的大小、形狀以及剖面，先前層（例如第一層L1）與光阻圖案PP的疊對，可發現於光阻圖案PP中的缺陷等。
根據一些實例實施例，ADI可包含藉由量測整個上部發射PU及下部發射PL的第一疊對標記OVM1及形成於光阻圖案上的疊對模具OVM獲得疊對標記OVM1及疊對模具OVM的各位置的疊對值。根據一些實例實施例，ADI可包含藉由使經量測疊對值回歸來計算表示上部發射PU及下部發射PL上的任何元件（例如，形成於光阻圖案PP中的特徵）的疊對量的疊對函數。
根據一些實例實施例，可由基於影像的光學系統及散射光學系統中的任一者量測疊對。根據一些實例實施例，ADI可由絕對疊對量測來執行。在下文中，參看圖5描述絕對疊對量測的態樣。
圖5示出量測第一疊對標記OVM1中的一者與對應於其疊對模具OVM中的一者的疊對的檢查裝置的視野FOV。
第一疊對標記OVM1中的各者可為主標度，且疊對模具OVM中的各者可為遊尺標度。第一疊對標記OVM1中的各者可為外部盒，且疊對模具OVM中的各者可為具有小於第一疊對標記OVM1中的各者的大小的內部盒。
根據一些實例實施例，藉由判定第一疊對標記OVM1中的各者的中心OVM1C與視野FOV的參考位置RP之間的位移向量，可量測第一疊對標記OVM1的絕對疊對，且藉由判定疊對模具OVM中的各者的中心OVMC與視野FOV的參考位置RP之間的位移向量，可量測疊對模具OVM的絕對疊對。
舉例而言，當參考位置RP的座標定義為（0, 0）時，第一疊對標記OVM1的中心OVM1C可為（x1, y1），其為第一疊對標記OVM1的絕對疊對向量。類似地，當參考位置RP的座標為（0, 0）時，疊對模具OVM的中心OVMC可為（x2, y2），其為疊對模具OVM的絕對疊對向量。根據一些實例實施例，檢查裝置需要提供視野FOV的準確參考點以用於疊對的絕對量測。因此，可需要使用具有良好準確度的晶圓載物台以準確地判定晶圓W的位置。
根據一些實例實施例，自第一疊對標記OVM1及疊對模具OVM的絕對量測，第一疊對標記OVM1與疊對模具OVM之間的相對疊對可判定為（x2-x1、y2-y1）。
參考圖1、圖4A以及圖4B，在ADI之後，當疊對超出臨界範圍（NG）時，光阻圖案PP可經由使用化學品的剝離製程等移除，且接著光阻膜PR（參見圖3）可再次在操作P20中設置。在操作P30中，可執行對準製程及曝光製程以補償在操作P50中產生的疊對函數。
在本說明書中，為方便解釋起見，在操作P55中經移除的光阻圖案PP及對應光阻膜PR（參見圖3）可替代地分別稱作第一光阻圖案及光阻圖案膜，且在操作P55中移除光阻圖案PP之後，在重工製程中再次設置的光阻膜PR（參見圖3）可替代地稱作第二光阻膜。
此處，儘管由獨立曝光製程轉印上部發射PU及下部發射PL，但可計算上部發射PU及下部發射PL兩者的疊對函數。因此，可執行將相對於單次發射計算的疊對函數轉換為用於兩個不同發射（例如，上部發射PU及下部發射PL）的疊對函數的SDC，以補償在操作P50中計算的疊對函數。
根據一些實例實施例，可根據以下轉換等式執行SDC。
此處， 為由上部發射PU及下部發射PL兩者的回歸分析計算的疊對函數， 為表示上部發射PU的疊對的上部發射PU的疊對函數，且 為表示下部發射PL的疊對的下部發射PL的疊對函數。
Ax為取決於h、i、j以及k的加權函數，且By為取決於h、i、j以及k的加權函數，且k、 為在X方向上的單位向量，且 為在Y方向上的單位向量。在一些情況下，曝光裝置不可校正在X方向上的y 3分量，在此情況下，可經由在RK20為0的約束下的回歸分析計算同時判定上部發射PU及下部發射PL兩者的疊對函數。
根據一些實例實施例，疊對函數可為基於多項式函數的回歸分析。舉例而言，RK1為在X方向上的平行轉換參數（亦即，恆定 分量），RK2為在Y方向上的平行轉換參數（亦即，恆定 分量），RK3為在X方向上的等向性擴展參數（亦即，x 的係數），RK4為在Y方向上的等向性擴展參數（亦即，y 的係數）RK5為在X方向上的旋轉參數（亦即，y 的係數）且RK6為在Y方向上的旋轉參數（亦即，x 的係數）。
RK7至RK12可為二階非線性分量。RK7為是x 2 的係數的參數，RK8為是y 2 的係數的參數，RK9為是x·y 的係數的參數，RK10為是y·x 的係數的參數，RK11為是y 2 的係數的參數，且RK12為是x 2 的係數的參數。
RK13至RK20可為三階非線性分量。RK13為是x 3 的係數的參數，RK14為是y 3 的係數的參數，RK15為是x 2·y 的係數的參數，RK16為是y 2·x 的係數的參數，RK17為是x·y 2 的係數的參數，RK18為是y·x 2 的係數的參數，RK19為是x 3 的係數的參數，且RK20為是y 3 的係數的參數。
在上部發射PU區域中，表示所有上部發射PU及下部發射PL的單次發射SSO的疊對函數的值可與僅表示上部發射PU的上部疊對函數USO的值相同或實質上類似。類似地，在下部發射PL區域中，表示所有下部發射PL及上部發射PU的單次發射SSO的疊對函數的值可與僅表示下部發射PL的下部疊對函數LSO的值相同或實質上類似。
此時，單次發射SSO的疊對函數可基於其中上部發射PU及下部發射PL被視為單次照射的座標系統，上部疊對函數USO可基於限於在上部發射PU內的座標系統，且下部疊對函數LSO可基於限於在上部發射PU內的座標系統。
根據一些實例實施例，進階程序控制器或進階程序控制系統可經組態以經由作為單次發射的上部發射PU及下部發射PL的回歸分析及單次發射的疊對函數的轉換來計算上部發射PU的疊對函數及下部發射PL的疊對函數。根據一些實例實施例，進階程序控制器或進階程序控制系統可經組態以基於在操作P40中的上部發射PU的疊對函數及下部發射PL的疊對函數而產生用於曝光光阻膜PR（參見圖3）的饋入信號。
在本說明書中，光阻圖案PP的疊對函數可替代地稱為第二疊對函數，且經由光阻圖案PP的疊對函數的SDC計算的上部發射PU（參見圖4A）的上部疊對函數及下部發射PL（參見圖4A）的下部疊對函數可替代地分別稱作第二上部疊對函數及第二下部疊對函數。
如上文所描述，為了在根據一些實例實施例的ADI之後的重工期間校正曝光製程，可基於藉由同時量測上部發射PU及下部發射PL計算的單一疊對函數SSO來計算上部發射PU的疊對函數USO及下部發射PL的疊對函數LSO。
因此，與當分別量測上部發射PU及下部發射PL時相比，量測所需的時間可減少，且半導體裝置的轉回時間亦可減少，從而導致半導體裝置的製造的生產力改良。
此外，當基於上部發射PU及下部發射PL中的僅一者的量測計算疊對函數時，用於回歸分析的疊對的量測位置的數目可不足，且所得疊對函數可歸因於過度擬合而不準確。根據一些實例實施例，在自第一疊對標記OVM1及基於疊對的量測值的上部發射PU及下部發射PL的疊對模具OVM計算疊對函數時，可提供足夠數目的疊對量測，且可改良疊對函數的可靠性。疊對功能的改良的可靠性可導致製造半導體裝置的增加的良率。
此外，即使在高數值孔徑環境中在Y方向上具有1/8的縮小比的變形減小投影的情況下，由於同時量測上部發射PU及下部發射PL的疊對，仍可使用現有進階處理器控制器或進階控制系統，且可能不需要額外資源花費（capital expenditures；CAPEX）。
因此，描述關於基於多項式函數的疊對回歸分析的一些非限制性實例實施例。基於前述描述，所屬技術領域中具有通常知識者可容易地使用功能空間的完整基底函數組設想疊對的回歸分析，該功能空間諸如非連續契比雪夫多項式（Chebyshev polynomial）多項式、任尼克（Zernike）多項式等以及經回歸分析的疊對函數的SDC。在此情況下，構成完整基底函數組的基底中的各者可為有限或無限離散正交多項式。
參考圖1、圖6A以及圖6B，當在操作P50中判定疊對為在臨界範圍內時，可藉由使用諸如蝕刻、沈積、平坦化等製程在操作P60中在第二層L2處形成電路圖案、第二對準標記AGNM2以及第二疊對標記OVM2。
圖7為用於解釋根據另一實例實施例的製造半導體裝置的方法的圖。更特定而言，圖7繪示對應於圖4A的部分。
在下文中，省略參考圖1至圖6B描述的任何冗餘解釋，且出於解釋方便起見，聚焦於差異描述實例實施例。
參考圖7，光阻圖案PP可包含第一發射P1、第二發射P2、第三發射P3以及第四發射P4。第一發射P1、第二發射P2、第三發射P3以及第四發射P4可等同或藉由反向變得彼此等同。舉例而言，第一發射P1可等同於第四發射P4，第二發射P2可等同於第三發射P3。第一發射P1及第二發射P2可相對於平行於X方向的軸彼此對稱。因此，相對於平行於X方向的軸反向的第一發射P1可等同於第二發射P2。類似地，相對於平行於X方向的軸反向的第三發射P3可等同於第四發射P4。作為非限制性實例，第一發射P1、第二發射P2、第三發射P3以及第四發射P4可等同或實質上彼此等同。
根據一些實例實施例，在ADI中，可同時量測形成於第一發射P1、第二發射P2、第三發射P3以及第四發射P4處的疊對模具OVM。因此，可計算定義第一發射P1、第二發射P2、第三發射P3以及第四發射P4中的元件的疊對的疊對函數。
根據一些實例實施例，如參看圖1至圖6B所描述，當疊對值超出臨界範圍時，可移除光阻圖案PP，且可進行重工製程。
根據一些實例實施例，重工製程可包含經由疊對函數的單次至四重轉化（single to quadruple conversion；SQC）產生第一發射P1的疊對函數、第二發射P2的疊對函數、第三發射P3的疊對函數，以及第四發射P4的疊對函數。
根據一些實例實施例，可根據以下轉換等式執行SQC。
此處， 為藉由所有第一發射P1、第二發射P2、第三發射P3以及第四發射P4的回歸分析計算的疊對函數， 為僅表示第一發射P1的疊對的第一發射P1的疊對函數， 為僅表示第二發射P2的疊對的第二發射P2的疊對函數， 為僅表示第三發射P3的疊對的第三發射P3的疊對函數，且 為僅表示第四發射P4的疊對的第四發射P4的疊對函數。
Aw為取決於h、i、j以及k的加權函數，Bx為取決於h、i、j以及k的加權函數，Cy為取決於h、i、j以及k的加權函數，且Dz為取決於h、i、j以及k的加權函數。在一些情況下，曝光裝置不可校正在X方向上的y 3分量，在此情況下，可經由在RK20為0的約束下的回歸分析計算單次發射的疊對函數。
在圖7的實例實施例中，EUV曝光在X方向上的縮小比可為1/4，在Y方向上的縮小比可為1/16，且因此，除將一種疊對函數轉換成四種發射的疊對函數之外，圖7的實施例與上文參考圖1至圖6B提供的描述相同或實質上類似。
此外，基於描述，所屬技術領域中具有通常知識者可容易地設想其中在Y方向上的EUV曝光的縮小比為1/32且將單次疊對函數轉換成八個發射的疊對函數的實例實施例，及其中在Y方向上的EUV曝光的縮小比為1/(4n)且將單次疊對函數轉換成n（n為大於或等於3的整數）次發射的實施例。
圖8為用於解釋根據再一實例實施例的製造半導體裝置的方法的流程圖。
在下文中，省略參考圖1至圖6B描述的任何冗餘描述，且出於解釋方便起見，聚焦於差異描述實施例。
參考圖8，操作P210至操作P240可與參考圖1所描述的各別操作P10至操作P40等同或實質上等同。
參考圖8及圖4B，在操作P250中，第二層L2可藉由使用光阻圖案PP蝕刻。因此，可將光阻圖案PP轉印至的EUV微影遮罩的圖案轉印至第二層L2。
參考圖8及圖6B，在操作P260中，可執行基於絕對量測的蝕刻後檢查（after etch inspection；AEI）。此處，絕對量測可指上文參看圖5所描述的量測疊對的方法。除使用轉印至第二層L2的第二疊對標記OVM2（參見圖6B）的不同之外，操作P260的AEI可與操作P50的晶圓檢查等同或實質上等同。
在操作P260中，當疊對在臨限值（G）內時，可在操作P271中執行後續製程。在操作P260中，當疊對超出臨限值（NG）時，蝕刻已經執行，且可在操作P275中捨棄晶圓W。因此，可減少可已歸因於有缺陷的晶圓W上的額外製程而招致的非所要費用。
圖9為用於解釋根據又一實例實施例的製造半導體裝置的方法的流程圖。
參考圖9，經由參考圖1、圖8以及圖9所描述的方法類似的方法，在操作P310中，可對例如第一批次中的多個晶圓的群組執行微影製程。
隨後，在操作P320中，可基於藉由對第一批次的單次發射的疊對函數執行SDC產生的上部發射PU（參見圖4A）的疊對函數及下部發射PL（參見圖4A）的疊對函數來對第二批次執行微影製程。
根據一些實例實施例，可基於自對準標記產生的模型函數、上部發射PU（參見圖4A）的疊對函數及下部發射PL（參見圖4A）的疊對函數對第二批次執行微影製程。根據一些實例實施例，可修正基於自對準標記產生的模型函數以補償操作P320的微影製程中的上部發射PU（參見圖4A）的疊對函數及下部發射PL（參見圖4A）的疊對函數。根據一些實例實施例，微影製程中的修正可包含調節光強度、掃描速度、掃描方向、偏移、旋轉、大小等。
圖9中所示出的半導體裝置的製造方法可稱作批次間回饋製程。批次間回饋可基於圖1的ADI及圖8的AEI中的至少一者。
圖10為用於解釋根據又一實例實施例的製造半導體裝置的方法的流程圖。
參看圖10，在操作410中，可對第一晶圓執行微影製程。操作P410的微影製程可與上文參看圖1所描述的微影製程等同或實質上等同。因此，可計算光阻圖案PP的單次發射的疊對函數。
隨後，可藉由對相對於第一晶圓量測的單詞發射的疊對函數執行SDC來對第二晶圓執行微影製程。根據一些實例實施例，對第二晶圓執行的微影製程可為藉由對第一晶圓的單次發射的疊對函數執行SDC產生的上部發射PU（參見圖4A）的疊對函數及下部發射PL（參見圖4A）的疊對函數修正的微影製程。根據一些實例實施例，可修正操作P420的微影製程以補償上部發射PU（參見圖4A）的疊對函數及下部發射PL（參見圖4A）的疊對函數。
參考圖10所描述的製造半導體裝置的方法可稱作晶圓間回饋製程。晶圓間回饋可基於圖1的ADI及圖8的AEI中的至少一者。
儘管本發明概念已參考其一些實例實施例特定繪示及描述，但應理解，可在不脫離以下申請專利範圍的精神及範疇的情況下在其中作出形式及細節上的各種改變。
2B-2B'、4B-4B'、6B-6B':線 AGNM:對準標記 AGNM1:第一對準標記 AGNM2:第二對準標記 CHP:晶片區域 FOV:視野 L1:第一層 L2:第二層 OVM:疊對模具 OVM1:第一疊對標記 OVM1C、OVMC:中心 OVM2:第二疊對標記 P1:第一發射 P2:第二發射 P3:第三發射 P4:第四發射 P10、P20、P30、P40、P50、P55、P60、P210、P220、P230、P240、P250、P260、P271、P275、P310、P320:操作 PL:下部發射 PP:光阻圖案 PR:光阻膜 PU:上部發射 RP:參考位置 W:晶圓 X、Y、Z:方向
圖1為用於解釋根據實例實施例的製造半導體裝置的方法的流程圖。 圖2A至圖6B為用於解釋根據實例實施例的製造半導體裝置的方法的圖。 圖7為用於解釋根據另一實例實施例的製造半導體裝置的方法的圖。 圖8為用於解釋根據再一實例實施例的製造半導體裝置的方法的流程圖。 圖9為用於解釋根據又一實例實施例的製造半導體裝置的方法的流程圖。 圖10為用於解釋根據又一實例實施例的製造半導體裝置的方法的流程圖。
FOV:視野
OVM:疊對模具
OVM1:第一疊對標記
OVM1C、OVMC:中心
RP:參考位置

Claims (20)

  1. 一種製造半導體裝置的方法，所述方法包括： 經由單次發射曝光在晶圓上形成第一層，所述第一層的單次發射包含第一疊對標記； 在所述第一層上形成第二層及第一光阻膜；以及 根據基於所述第一疊對標記的絕對量測而產生的所述第一層的所述單次發射的第一疊對函數執行上部發射曝光及下部發射曝光至所述第一光阻膜上， 其中由所述上部發射曝光傳送的上部發射與由所述下部發射曝光傳送的下部發射彼此等同，且上部發射及下部發射中的各者的面積小於第一層的單次發射的面積。
  2. 如請求項1所述的製造半導體裝置的方法，其中： 藉由使用深紫外線（DUV）輻射光束及相對低數值孔徑極紫外線（EUV）輻射光束中的至少一者執行所述單次發射曝光，且 藉由使用相對高數值孔徑EUV輻射光束執行所述上部發射曝光及所述下部發射曝光。
  3. 如請求項1所述的製造半導體裝置的方法，其中： 所述上部發射曝光及所述下部發射曝光在平行於所述晶圓的上部表面的第一方向上具有1/4的縮小比且在垂直於所述第一方向的第二方向上具有1/N的縮小比，其中N為大於4的整數。
  4. 如請求項1所述的製造半導體裝置的方法，更包括： 基於所述第一疊對函數計算第一上部疊對函數及第一下部疊對函數，所述第一上部疊對函數表示對應於所述上部發射的一部分的疊對，所述第一下部疊對函數表示對應於所述下部發射的一部分的疊對。
  5. 如請求項4所述的製造半導體裝置的方法，其中， 在所述上部發射中，所述第一疊對函數的值等於所述第一上部疊對函數的值，且 在所述下部發射中，所述第一疊對函數的所述值等於所述第一下部疊對函數的值。
  6. 如請求項4所述的製造半導體裝置的方法，其中 所述第一疊對函數是基於座標系統，其中所述上部發射及所述下部發射被視為單次發射， 所述第一上部疊對函數是基於限於所述上部發射內的座標系統，且 所述第一下部疊對函數是基於限於所述下部發射內的座標系統。
  7. 如請求項1所述的製造半導體裝置的方法，更包括： 藉由顯影所述第一光阻膜形成第一光阻圖案； 藉由所述第一光阻圖案及所述第一疊對標記的絕對量測計算表示所述上部發射及所述下部發射的疊對的第二疊對函數； 移除響應於所述第二疊對函數超出範圍的所述第一光阻圖案； 在所述第二層上形成第二光阻膜；以及 基於所述第二疊對函數計算第二上部疊對函數及第二下部疊對函數，所述第二上部疊對函數表示所述第一光阻膜的所述上部發射的疊對，所述第二下部疊對函數表示所述第一光阻膜的所述下部發射的疊對。
  8. 如請求項7所述的製造半導體裝置的方法，更包括： 基於所述第二上部疊對函數使所述第二光阻膜曝光於所述上部發射；以及 基於所述第二下部疊對函數使所述第二光阻膜曝光於所述下部發射。
  9. 一種製造半導體裝置的方法，所述方法包括： 通過掃描使第一批次的晶圓中的每一者的第一光阻膜曝光於上部發射及下部發射，所述上部發射與所述下部發射彼此等同，所述上部發射及所述下部發射中的每一者在第一方向上的長度大於所述上部發射及所述下部發射中的每一者在第二方向上的長度，所述第二方向為掃描方向，所述第一方向與所述第二方向彼此垂直； 量測所述第一批次的所述晶圓中的每一者的所述上部發射及所述下部發射的疊對值； 通過經量測的所述疊對值的回歸分析產生表示所述上部發射及所述下部發射的疊對的疊對函數；以及 基於所述疊對函數通過掃描使第二批次的晶圓中的每一者的第二光阻膜曝光於所述上部發射及所述下部發射。
  10. 如請求項9所述的製造半導體裝置的方法，更包括： 基於所述疊對函數產生上部疊對函數及下部疊對函數，所述上部疊對函數表示所述上部發射的疊對，所述下部疊對函數表示所述下部發射的疊對。
  11. 如請求項10所述的製造半導體裝置的方法，其中所述疊對函數、所述上部疊對函數以及所述下部疊對函數中的每一者是基於不同的座標系統。
  12. 如請求項9所述的製造半導體裝置的方法，其中自藉由顯影所述第一光阻膜而形成的第一光阻圖案量測所述上部發射及所述下部發射的疊對值。
  13. 如請求項9所述的製造半導體裝置的方法，更包括： 藉由顯影所述第一光阻膜形成第一光阻圖案；以及 藉由使用所述第一光阻圖案蝕刻所述第一批次的所述晶圓， 其中自藉由使用所述第一光阻圖案蝕刻所述晶圓而形成的圖案量測所述上部發射及所述下部發射的疊對值。
  14. 一種製造半導體裝置的方法，所述方法包括： 在晶圓上形成第一層，所述第一層包含第一疊對標記； 在所述第一層上形成第二層及第一光阻膜； 使所述第一光阻膜曝光於上部發射及下部發射，所述上部發射與所述下部發射彼此等同； 藉由顯影所述第一光阻膜形成第一光阻圖案； 藉由量測所述第一光阻圖案與所述第一疊對標記之間的疊對計算疊對函數，所述疊對函數表示所述上部發射及所述下部發射的疊對； 移除響應於所述疊對函數超出範圍的所述第一光阻圖案； 在所述第二層上形成第二光阻膜；以及 基於所述疊對函數使所述第二光阻膜曝光於所述上部發射及所述下部發射， 其中藉由變形減小投影（anamorphic reduction projection）曝光所述第一光阻膜及所述第二光阻膜。
  15. 如請求項14所述的製造半導體裝置的方法，更包括： 基於所述疊對函數計算上部疊對函數及下部疊對函數，所述上部疊對函數表示所述第一光阻圖案的所述上部發射的疊對，所述下部疊對函數表示所述第一光阻圖案的所述下部發射的疊對。
  16. 如請求項15所述的製造半導體裝置的方法，其中 使所述第二光阻膜曝光於所述上部發射是基於所述上部疊對函數進行校正；且 使所述第二光阻膜曝光於所述下部發射是基於所述下部疊對函數進行校正。
  17. 如請求項15所述的製造半導體裝置的方法，其中基於所述疊對函數計算所述上部疊對函數及所述下部疊對函數包括： 判定所述上部疊對函數的參數以使得所述上部疊對函數及所述疊對函數在所述上部發射中的位置中具有相同值；以及 判定所述下部疊對函數的所述參數以使得所述下部疊對函數及所述疊對函數在所述下部發射中的位置中具有相同值。
  18. 如請求項14所述的製造半導體裝置的方法，其中以絕對方式量測所述第一光阻圖案與所述第一疊對標記之間的所述疊對。
  19. 如請求項18所述的製造半導體裝置的方法，其中基於自疊對量測裝置的視野的參考點的移位而判定所述第一光阻圖案與所述第一疊對標記之間的所述疊對。
  20. 如請求項14所述的製造半導體裝置的方法，其中基於所述第一層的絕對疊對值而使所述第一光阻膜曝光於所述上部發射及所述下部發射。
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