JP2011120057A - バッファ回路 - Google Patents

Abstract

【課題】 消費電力を抑制することができるバッファ回路を提供すること。
【解決手段】 検波回路１１が、入力信号ＩＤのレベルに応じた入力レベル判定信号ＳＷを制御回路９へ供給し、入力信号ＩＤの振幅が比較的小さい場合には、制御回路９が、低レベル入力用回路６を選択して、トータルゲインを十分に上げ、入力信号ＩＤの振幅が比較的大きい場合には、制御回路９が、高レベル入力用回路５を選択して、無用な消費電流の増大を抑制する。
【選択図】 図１

Description

この発明は、例えば、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）シンセサイザ等の入力において用いられるバッファ回路に関する。

従来より、ＩＣやＬＳＩ（例えば、ＰＬＬシンセサイザ等）等の入力において用いられる入力バッファアンプは、ＩＣ内部でのノイズを増加させるジッタを低減させるために、図５に示すように、例えば、発振器からクロックとして入力された正弦波ＩＤを、良好なスルーレートの方形波ＯＣに変換して出力する（例えば、特許文献１等参照。）。

図６に示すように、入力バッファアンプ１０１は、ＤＣカットコンデンサ１０２で直流分が除去されて入力端子１０３を介して入力された正弦波の入力信号を増幅して方形波を出力する反転アンプ１０４と、反転アンプ１０４の出力信号を反転アンプ１０４の入力側へ帰還させるための帰還抵抗１０５とを備えている。反転アンプ１０４は、図７に示すように、ＰＭＯＳＦＥＴ１０６と、ＮＭＯＳＦＥＴ１０７とが接続されたＣＭＯＳインバータバッファから構成されている。

ところで、反転アンプ１０４に入力される正弦波は、そのレベルが低い場合も高い場合もあり、入力される正弦波の振幅が小さい場合には、反転アンプ１０４を構成するＰＭＯＳＦＥＴ１０６や、ＮＭＯＳＦＥＴ１０７のサイズを大きくしたり、多段（奇数段）接続として、トータルゲインを上げて、方形波を出力する。

図８に示すように、こうした多段接続の入力バッファアンプ２０１は、例えば、ＤＣカットコンデンサ２０２で入力信号の直流分が除去されて入力端子２０３を介して入力された正弦波の入力信号を増幅して方形波を出力する第１反転アンプ２０４と、第２反転アンプ２０５と、第３反転アンプ２０６と、第３反転アンプ２０６の出力信号を第１反転アンプ２０４の入力側へ帰還させるための帰還抵抗２０７とを備えている。

ここで、第１反転アンプ２０４は、ＰＭＯＳＦＥＴ２０８とＮＭＯＳＦＥＴ２０９とが接続されてなっている。第２反転アンプ２０５（第３反転アンプ２０６）についても、略同一の構成であり、ＰＭＯＳＦＥＴ２１０とＮＭＯＳＦＥＴ２１１（ＰＭＯＳＦＥＴ２１２とＮＭＯＳＦＥＴ２１３）とが接続されてなっている。

特開２００６−１８６６４０号公報

上記従来技術では、入力される正弦波の振幅が比較的小さい場合には、十分に増幅される（振幅不足の補償がなされる）が、この振幅が比較的大きい場合には、無用に消費電流が流れ、消費電力が増大してしまうという問題がある。

この発明は、前記の課題を解決し、消費電力を抑制することができるバッファ回路を提供することを目的としている。

前記の課題を解決するために、請求項１の発明は、入力信号を増幅された方形波に変換して出力するバッファ回路であって、複数の増幅回路と、前記入力信号のレベルに応じた入力レベル判定信号を生成する入力レベル判定回路と、前記入力レベル判定信号に基づいて、前記複数の増幅回路のうち、所定の複数の増幅回路を選択し接続させて、全体としてのゲインを調整するための選択制御回路とを備えたことを特徴としている。

請求項２の発明は、請求項１記載のバッファ回路であって、前記増幅回路は、前記入力信号が入力され、比較的高いゲインが得られる第1の増幅回路と、比較的低いゲインが得られる第２の増幅回路と含み、前記入力レベル判定回路は、前記入力信号が所定のレベルを超える場合に、高レベルを示す前記入力レベル判定信号を前記選択制御回路へ供給し、前記入力信号が所定のレベル未満の場合に、低レベルを示す前記入力レベル判定信号を前記選択制御回路へ供給し、前記選択制御回路は、前記入力レベル判定信号が高レベルを示す場合に、前記第２の増幅回路を選択し、前記入力レベル判定信号が低レベルを示す場合に、前記第１の増幅回路を選択することを特徴としている。

請求項３の発明は、請求項２記載のバッファ回路であって、少なくとも前記第１の増幅回路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが、貫通電流を低減させるための抵抗を介して接続されてなる少なくとも１つのＣＭＯＳインバータバッファを含むことを特徴としている。

本発明によれば、選択制御回路が、入力レベル判定信号に基づいて、複数の増幅回路のうち、所定の複数の増幅回路を選択し接続させて、全体としてのゲインを調整するので、消費電力を抑制することができる。

この発明の実施の形態１による入力バッファアンプの構成を示す回路図である。 同入力バッファアンプの検波回路の構成を示す回路図である。 同検波回路の機能を説明するための説明図である。 この発明の実施の形態２による入力バッファアンプの構成を示す回路図である。 第１の従来技術を説明するための説明図である。 同従来技術を説明するための説明図である。 同従来技術を説明するための説明図である。 第２の従来技術を説明するための説明図である。

次に、この発明の実施の形態について、図面を用いて詳しく説明する。

（実施の形態１）
図１は、この発明の実施の形態１による入力バッファアンプの構成を示す回路図、図２は、同入力バッファアンプの検波回路の構成を示す回路図、図３は、同検波回路の機能を説明するための説明図である。

図１に示すように、入力バッファアンプ１は、入力信号発生回路２からのクロックとしての入力信号Ｖｉの直流分が、ＤＣカットコンデンサ３で除去されて入力端子４を介して入力された正弦波の入力信号ＩＤを増幅して方形波を出力する高レベル入力用回路５及び低レベル入力用回路６と、高レベル入力用回路５又は低レベル入力用回路６からの出力信号が入力され、方形波のバッファ出力信号ＯＣを出力する第５反転アンプ７と、バッファ出力信号ＯＣを高レベル入力用回路５及び低レベル入力用回路６の入力側へ帰還させるための帰還抵抗８と、高レベル入力用回路５又は低レベル入力用回路６を選択する制御回路９と、入力信号ＩＤのレベルに応じた入力レベル判定信号ＳＷを制御回路９へ供給する検波回路１１とを備えている。

高レベル入力用回路５と低レベル入力用回路６とは並列に配置され、制御回路９によって選択されたいずれか一方が、制御回路９を介して、第５反転アンプ７に接続される。ここで、低レベル入力用回路６を構成するＰＭＯＳＦＥＴ２３、ＮＭＯＳＦＥＴ２４、ＰＭＯＳＦＥＴ２６、及びＮＭＯＳＦＥＴ２７としては、高レベル入力用回路５を構成するＰＭＯＳＦＥＴ１５、ＮＭＯＳＦＥＴ１６、ＰＭＯＳＦＥＴ１７、及びＮＭＯＳＦＥＴ１８に比べて、比較的サイズの大きいＭＯＳＦＥＴが用いられる。

高レベル入力用回路５は、第１反転アンプ１３と、第２反転アンプ１４とが直列接続されて構成されている。第１反転アンプ１３は、ＰＭＯＳＦＥＴ１５と、ＮＭＯＳＦＥＴ１６とが接続されたＣＭＯＳインバータバッファから構成されている。第２反転アンプ１４についても、ＰＭＯＳＦＥＴ１７と、ＮＭＯＳＦＥＴ１８とが接続されてなっている。

低レベル入力用回路６は、第３反転アンプ２１と、第４反転アンプ２２とが直列接続されて構成されている。第３反転アンプ２１は、ＰＭＯＳＦＥＴ２３とＮＭＯＳＦＥＴ２４とが、貫通電流低減抵抗２５を介して接続されたＣＭＯＳインバータバッファから構成されている。第４反転アンプ２２についても、ＰＭＯＳＦＥＴ２６とＮＭＯＳＦＥＴ２７とが、貫通電流低減抵抗２８を介して接続されてなっている。

ここで、貫通電流低減抵抗２５（２８）は、第３反転アンプ２１（第４反転アンプ２２）における貫通電流を低減させるために用いられる。貫通電流低減抵抗２５（２８）は、貫通電流を低減させるとともに、動作周波数を低下させないように、適切な所定の抵抗値（例えば、１ｋΩ程度）に設定される。

第５反転アンプ７は、ＰＭＯＳＦＥＴ３１と、ＮＭＯＳＦＥＴ３２とが接続されたＣＭＯＳインバータバッファから構成され、ＩＣ内部回路へ、方形波のバッファ出力信号ＯＣを供給する。なお、制御回路９、及び検波回路１１は、ＩＣ内部回路に対して影響を及ぼし難い小型の回路から構成される。

制御回路９は、検波回路１１から供給される入力レベル判定信号ＳＷに基づいて、高レベル入力用回路５又は低レベル入力用回路６と、第５反転アンプ７とを接続するための２つのアナログスイッチを有している。すなわち、制御回路９は、入力レベル判定信号ＳＷが「ｈｉｇｈ」の場合に、消費電流が抑制されるように、高レベル入力用回路５と第５反転アンプ７との接続に切り替え、入力レベル判定信号ＳＷが「ｌｏｗ」の場合に、トータルゲインが上がるように、低レベル入力用回路６と第５反転アンプ７との接続に切り替える。

検波回路１１は、図２に示すように、ＮＭＯＳＦＥＴからなるスイッチング素子３４と、コンデンサ３５と、コンパレータとしてのオペアンプ回路３６とを有している。スイッチング素子３４は、バッファ出力信号ＯＣが「ｈｉｇｈ」の場合にＯＮとなる。また、コンデンサ３５によって、スイッチング素子３４がＯＮのときの入力信号ＩＤレベルがサンプリングされる。バッファ出力信号ＯＣが「ｌｏｗ」の場合に、スイッチング素子３４はＯＦＦとなり、入力信号ＩＤレベルの電圧がホールドされる。

オペアンプ回路３６においては、＋端子に入力レベル閾値電圧Ｖｒｅｆが入力され、−端子に入力信号ＩＤが入力され、出力端子（ＳＷ端子）から、入力レベル判定信号ＳＷが出力される。オペアンプ回路３６は、−端子に入力された入力信号ＩＤが、入力レベル閾値電圧Ｖｒｅｆよりも高い場合に、出力端子から「ｈｉｇｈ」の入力レベル判定信号ＳＷを出力し、入力信号ＩＤが、入力レベル閾値電圧Ｖｒｅｆよりも低い場合に、出力端子から「ｌｏｗ」の入力レベル判定信号ＳＷを出力する。

図３に示すように、入力レベル閾値電圧Ｖｒｅｆは、入力信号ＩＤが比較的高い所定のレベルと、比較的低い所定のレベルの間に設定され、入力信号ＩＤのレベルに応じた入力レベル判定信号ＳＷが制御回路９へ供給される。

次に、上記構成の入力バッファアンプの動作について説明する。検波回路１１は、入力信号ＩＤのレベルに応じた入力レベル判定信号ＳＷを制御回路９へ供給する。すなわち、検波回路１１において、オペアンプ回路３６は、−端子に入力された入力信号ＩＤが、入力レベル閾値電圧Ｖｒｅｆよりも高い場合に、出力端子から「ｈｉｇｈ」の入力レベル判定信号ＳＷを出力し、入力信号ＩＤが、入力レベル閾値電圧Ｖｒｅｆよりも低い場合に、出力端子から「ｌｏｗ」の入力レベル判定信号ＳＷを出力する。

制御回路９は、検波回路１１から供給される入力レベル判定信号ＳＷに基づいて、高レベル入力用回路５又は低レベル入力用回路６と、第５反転アンプ７とを接続する。すなわち、制御回路９は、入力レベル判定信号ＳＷが「ｈｉｇｈ」の場合に、消費電流が抑制されるように、高レベル入力用回路５と第５反転アンプ７との接続に切り替え、入力レベル判定信号ＳＷが「ｌｏｗ」の場合に、トータルゲインが上がるように、低レベル入力用回路６と第５反転アンプ７との接続に切り替える。

これにより、入力信号ＩＤの振幅が比較的小さい場合には、制御回路９が、低レベル入力用回路６を選択して、低レベル入力用回路６と第５反転アンプ７との接続に切り替え、入力信号ＩＤは、低レベル入力用回路６及び第５反転アンプ７によって増幅されて、第５反転アンプ７からは、ＩＣ内部回路へ、方形波のバッファ出力信号ＯＣが供給される。ここで、第３反転アンプ２１（第４反転アンプ２２）において、貫通電流低減抵抗２５（２８）によって、貫通電流が低減される（ピーク電流が抑制される。）。

また、入力信号ＩＤの振幅が比較的大きい場合には、制御回路９が、高レベル入力用回路５を選択して、高レベル入力用回路５と第５反転アンプ７との接続に切り替え、入力信号ＩＤは、高レベル入力用回路５及び第５反転アンプ７によって増幅されて、第５反転アンプ７からは、ＩＣ内部回路へ、方形波のバッファ出力信号ＯＣが供給される。

こうして、この実施の形態の構成によれば、検波回路１１が、入力信号ＩＤのレベルに応じた入力レベル判定信号ＳＷを制御回路９へ供給し、入力信号ＩＤの振幅が比較的小さい場合には、制御回路９が、低レベル入力用回路６を選択して、トータルゲインを十分に上げることができるとともに、入力信号ＩＤの振幅が比較的大きい場合には、制御回路９が、高レベル入力用回路５を選択するので、無用な消費電流が流れることを抑制して消費電力の増大を抑制し、かつ、スルーレートの良好な方形波を出力することができる。

また、第３反転アンプ２１（第４反転アンプ２２）において、ＰＭＯＳＦＥＴ２３（２６）とＮＭＯＳＦＥＴ２４（２７）とが、貫通電流低減抵抗２５（２８）を介して接続されているので、入力信号が比較的低レベルの場合であっても、また、大きいサイズのＦＥＴを用いた場合であっても、反転アンプの貫通電流を抑制することができる（ピーク電流を抑制することができる。）。したがって、ＩＣ内部回路に対する悪影響を抑えることができる。

ＩＣ内の入力バッファアンプ１の出力として、スルーレートの良い方形波が必須とされるときの、入力信号発生回路２とＩＣとの消費電力を考えると、入力信号の振幅が小さいときは、入力信号発生回路２での消費電力が小、入力バッファアンプ１を含むＩＣでの消費電力が大となる。一方、入力信号の振幅が大きいときは、入力信号発生回路２での消費電力が大、ＩＣでの消費電力が小となり、全体としてのバランスが保たれ、入力信号の振幅に依らずリソースに無駄のない動作をさせることができる。また、入力端子におけるダイナミックレンジが大きい仕様において、入力信号ＩＤの振幅が比較的小さい場合にも、従来技術に比べて、消費電流の増加を抑制することができる。

（実施の形態２）
図４は、この発明の実施の形態２による入力バッファアンプの構成を示す回路図である。この実施の形態の構成が上述した実施の形態１の構成と大きく異なるところは、ＭＯＳＦＥＴのサイズを変更するのに代えて、アンプの段数を変更するように構成した点である。

図４に示すように、入力バッファアンプ３８は、ＤＣカットコンデンサ３９で入力信号発生回路（不図示）からの入力信号の直流分が除去されて入力端子４１を介して入力された正弦波の入力信号を増幅して方形波を出力する第１反転アンプ４２と、第２反転アンプ４３と、第３反転アンプ４４と、調整用アンプ４５と、調整用アンプ４５から出力されたバッファ出力信号を第１反転アンプ４２の入力側へ帰還させるための帰還抵抗４６と、調整用アンプ４５の挿入／非挿入を選択する制御回路４７と、入力信号のレベルに応じた入力レベル判定信号を制御回路４７へ供給する検波回路４８とを備えている。

第１反転アンプ４２は、ＰＭＯＳＦＥＴ５１とＮＭＯＳＦＥＴ５２とが、貫通電流低減抵抗５３を介して接続されたＣＭＯＳインバータバッファから構成されている。第２反転アンプ４３についても、ＰＭＯＳＦＥＴ５４とＮＭＯＳＦＥＴ５５とが、貫通電流低減抵抗５６を介して接続されてなっている。第３反転アンプ４４は、ＰＭＯＳＦＥＴ５７と、ＮＭＯＳＦＥＴ５８とが接続されてなっている。調整用アンプ４５は、例えば、ＰＭＯＳＦＥＴと、ＮＭＯＳＦＥＴとが接続されてなる反転アンプが２段に直列接続されて構成されている。なお、検波回路４８は、実施の形態１と略同一の構成とされている。

次に、上記構成の入力バッファアンプの動作について説明する。検波回路４８は、入力信号ＩＤのレベルに応じた入力レベル判定信号ＳＷを制御回路４７へ供給する。すなわち、検波回路４８において、オペアンプ回路は、−端子に入力された入力信号ＩＤが、入力レベル閾値電圧Ｖｒｅｆよりも高い場合に、出力端子から「ｈｉｇｈ」の入力レベル判定信号ＳＷを出力し、入力信号ＩＤが、入力レベル閾値電圧Ｖｒｅｆよりも低い場合に、出力端子から「ｌｏｗ」の入力レベル判定信号ＳＷを出力する。

制御回路４７は、検波回路４８から供給される入力レベル判定信号ＳＷに基づいて、第４反転アンプ４５の挿入／非挿入の切替えを行う。すなわち、制御回路４７は、入力レベル判定信号ＳＷが「ｈｉｇｈ」の場合に、消費電流が抑制されるように、調整用アンプ４５を非挿入とし、入力レベル判定信号ＳＷが「ｌｏｗ」の場合に、トータルゲインが上がるように、調整用アンプ４５を挿入とする。

これにより、入力信号ＩＤの振幅が比較的小さい場合には、制御回路４７が、第４反転アンプ４５の挿入を選択して、入力信号ＩＤは、第１反転アンプ４２、第２反転アンプ４３、第３反転アンプ４４、及び調整用アンプ４５によって増幅されて、調整用アンプ４５からは、ＩＣ内部回路へ、方形波のバッファ出力信号ＯＣが供給される。ここで、第１反転アンプ４２（第２反転アンプ４３）において、貫通電流低減抵抗５３（５６）によって、貫通電流が低減される。

また、入力信号ＩＤの振幅が比較的大きい場合には、制御回路４７が、調整用アンプ４５の非挿入を選択して、入力信号ＩＤは、第１反転アンプ４２、第２反転アンプ４３、及び第３反転アンプ４４によって増幅されて、調整用アンプ４５（第３反転アンプ４４）からは、ＩＣ内部回路へ、方形波のバッファ出力信号ＯＣが供給される。

この実施の形態の構成によれば、検波回路４８が、入力信号ＩＤのレベルに応じた入力レベル判定信号ＳＷを制御回路４７へ供給し、入力信号ＩＤの振幅が比較的小さい場合には、制御回路４７が、調整用アンプ４５の挿入を選択して、トータルゲインを十分に上げることができるとともに、入力信号ＩＤの振幅が比較的大きい場合には、制御回路４７が、調整用アンプ４５の非挿入を選択するので、無用な消費電流が流れることを抑制して消費電力の増大を抑制することができる。

また、第１反転アンプ４２（第２反転アンプ４３）において、ＰＭＯＳＦＥＴ５１（５４）とＮＭＯＳＦＥＴ５２（５５）とが、貫通電流低減抵抗５３（５６）を介して接続されているので、入力信号が比較的低レベルの場合であっても、また、大きいサイズのＦＥＴを用いた場合であっても、反転アンプの貫通電流を抑制することができる。

以上、この発明の実施の形態について、図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。上述した実施の形態では、例えば、制御回路によって、複数の増幅回路のうち、所定の増幅回路を選択し、貫通電流が比較的大きくなる反転アンプ等の増幅回路において、貫通電流低減抵抗を設ける場合について述べたが、増幅回路を選択せずに固定して用いる場合に、所定の増幅回路において、貫通電流低減抵抗を設けるようにしても良い。

また、高レベルと低レベルの２段階の切替えとしたが、入力レベルに応じて、３段階以上に切り替えるように構成しても良い。また、実施の形態１で、高レベル入力用回路５及び低レベル入力用回路６において、それぞれ、２段構成とする場合について述べたが、１段としても良いし、３段以上とし、さらに、制御回路９の後段側についても、１段と限らず、２段以上反転アンプを設けて、全体として奇数段としても良い。

また、実施の形態２で、制御回路４７の前段側で、３段と限らず、例えば、２段としても良いし、４段以上としても良い。また、後段側でも２段に限らず、３段以上とし、全体として奇数段としても良い。また、貫通電流低減抵抗は、反転アンプ４４にも設けるようにしても良い。

入力バッファアンプが、ＩＣ等に組み込まれる場合のほか、外部に設ける場合にも適用できる。

１，３８ 入力バッファアンプ（バッファ回路）
５ 高レベル入力用回路（第２の増幅回路）
６ 低レベル入力用回路（第１の増幅回路）
９ 制御回路（選択制御回路）
１１ 検波回路（入力レベル判定回路）
２３，２６，５１，５４ ＰＭＯＳＦＥＴ（Ｐ型ＭＯＳトランジスタ）
２４，２７，５２，５５ ＮＭＯＳＦＥＴ（Ｎ型ＭＯＳトランジスタ）
２５，２８，５３，５６ 貫通電流低減抵抗（抵抗）

Claims (3)

1. 入力信号を増幅された方形波に変換して出力するバッファ回路であって、
   複数の増幅回路と、前記入力信号のレベルに応じた入力レベル判定信号を生成する入力レベル判定回路と、前記入力レベル判定信号に基づいて、前記複数の増幅回路のうち、所定の複数の増幅回路を選択し接続させて、全体としてのゲインを調整するための選択制御回路とを備えた
   ことを特徴とするバッファ回路。
2. 前記増幅回路は、前記入力信号が入力され、比較的高いゲインが得られる第1の増幅回路と、比較的低いゲインが得られる第２の増幅回路と含み、前記入力レベル判定回路は、前記入力信号が所定のレベルを超える場合に、高レベルを示す前記入力レベル判定信号を前記選択制御回路へ供給し、前記入力信号が所定のレベル未満の場合に、低レベルを示す前記入力レベル判定信号を前記選択制御回路へ供給し、前記選択制御回路は、前記入力レベル判定信号が高レベルを示す場合に、前記第２の増幅回路を選択し、前記入力レベル判定信号が低レベルを示す場合に、前記第１の増幅回路を選択することを特徴とする請求項１記載のバッファ回路。
3. 少なくとも前記第１の増幅回路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとが、貫通電流を低減させるための抵抗を介して接続されてなる少なくとも１つのＣＭＯＳインバータバッファを含むことを特徴とする請求項２記載のバッファ回路。