KR20150069900A - 소신호 증폭 회로 - Google Patents

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KR20150069900A
KR20150069900A KR1020130156606A KR20130156606A KR20150069900A KR 20150069900 A KR20150069900 A KR 20150069900A KR 1020130156606 A KR1020130156606 A KR 1020130156606A KR 20130156606 A KR20130156606 A KR 20130156606A KR 20150069900 A KR20150069900 A KR 20150069900A
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임태호
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삼성전기주식회사
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Abstract

본 발명은 소신호 증폭 회로에 관한 것으로, 제1 바이어스 전압을 생성하는 바이어스 회로부; 교류 입력신호를 사전에 설정된 직류 시프팅 전압 만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부; 및 상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하는 제1 증폭부; 를 포함하고, 상기 제1 바이어스 전압과 직류 시프팅 전압은 서로 동일한 특성의 회로 구조에 의해 생성될 있다.

Description

소신호 증폭 회로{SMALL SIGNAL AMPLIFIER CIRCUIT}
본 발명은 교류 신호를 증폭할 수 있는 소신호 증폭 회로에 관한 것이다.
일반적으로, 센서 등에서 출력되는 전류는 저항을 통해서 전압으로 변환되며, 이 전압은 접지 근처를 중심으로 스윙하는 미약한 전압이므로, 신호 처리부에서 요구되는 레벨의 전압으로 증폭되어야 한다.
이때 저항의 크기를 키우면 전압은 크게 되지만 열 노이즈와 전력 소모의 손실이 발생되므로, 전력 소모 없이 신호를 증폭하기 위해 증폭기가 필요하다.
통상, 모터의 구동 IC의 경우는 브리지 트랜지스터의 접지 경로(ground path)에 작은 시리즈 저항을 달아서 전류를 센싱하여 전압으로 변환하고 이 전압은 A/D 컨버터에 의해서 디지털 값으로 변환될 수 있다.
이와 같이 변환된 정보는 회전자(rotor)의 초기 위치 검출이나 구동에 사용될 수 있으며, 이 경우에도 전압의 크기가 매우 작아서 큰 이득의 증폭기가 필요하다.
한편, 접지 근처의 소신호는 아주 작은 신호이므로 증폭 과정에서 신호가 클리핑(clipping) 될 수 있기 때문에, 보다 안정한 증폭을 위해서, 기존의 소신호 증폭기로 완전 차동(fully differential) 증폭기가 많이 이용된다.
이와 같은 완전 차동 증폭기는, 안정적으로 신호를 증폭할 수 있는 장점이 있으나, 효율이 좋지 않다는 점과 하기와 같은 단점이 있어서 개선점이 필요하다.
예를 들어, 완전 차동 증폭기는, 싱글(single) 증폭기보다 설계적으로 복잡하고 사이즈와 전류소모가 크다는 단점이 있고, 공통 노드 피드백(common mode feedback) 이라는 회로가 필수적으로 필요하므로 증폭기의 회로 구성의 복잡성과 전류소모를 증가시키는 문제점이 있다.
하기 선행기술문헌에 기재된 특허문헌 1은, 메모리의 감지 증폭 회로에 관한 것으로, 입력되는 소신호를 레벨 시프팅하고 자체적으로 바이어스 전압을 제공하여 비반전 증폭하는 구조에 관련되는 기술적 사항을 개시하고 있지 않다.
한국 공개특허 제2012-0072550호 공보
본 발명은, 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, 레벨 시프팅 구조와 싱글 증폭 회로를 이용한 소신호 증폭 회로를 제공한다.
본 발명의 제1 기술적인 측면으로써, 본 발명은, 제1 바이어스 전압을 생성하는 바이어스 회로부; 교류 입력신호를 사전에 설정된 직류 시프팅 전압만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부; 및 상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하는 제1 증폭부; 를 포함하고, 상기 제1 바이어스 전압과 직류 시프팅 전압은 서로 동일한 특성의 회로 구조에 의해 생성된 소신호 증폭회로를 제안한다.
또한, 본 발명의 제2 기술적인 측면으로써, 본 발명은, 제1 바이어스 전압을 생성하는 바이어스 회로부; 교류 입력신호를 사전에 설정된 직류 시프팅 전압만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부; 상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하여 제2 신호를 제공하는 제1 증폭부; 및 상기 제1 바이어스 전압과 상기 제2 신호와의 차 신호를 증폭하여 제3 신호를 제공하는 제2 증폭부; 를 포함하고, 상기 제1 바이어스 전압과 직류 시프팅 전압은 서로 동일한 특성의 회로 구조에 의해 생성된 소신호 증폭회로를 제안한다.
본 발명의 제1 및 제2 기술적인 측면에서, 상기 바이어스 회로부는, 전원단자에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터와, 상기 메인 PMOS 트랜지스터의 드레인과 접지 사이에 연결된 전류원을 포함하는 전류원 회로; 및 상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터를 포함하는 제1 바이어스 생성부; 를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 바이어스 전압을 제공하도록 이루어질 수 있다.
상기 레벨 시프트 회로부는, 상기 바이어스 회로부와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 상기 교류 입력신호를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 신호를 제공하도록 이루어질 수 있다.
상기 제1 증폭부는, 상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제1 신호를 제1 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항을 통해 연결된 출력단을 갖는 제1 연산증폭기를 포함하고, 상기 제1 연산 증폭기는, 상기 제1 및 제2 저항의 저항 비율로 결정되는 이득만큼 상기 제1 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하여 상기 제2 신호를 제공하도록 이루어질 수 있다.
본 발명의 제2 기술적인 측면에서, 상기 제2 증폭부는, 상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제2 신호를 제3 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제4 저항을 통해 연결된 출력단을 갖는 제2 연산증폭기를 포함하고, 상기 제2 연산 증폭기는, 상기 제3 및 제4 저항의 저항 비율로 결정되는 이득만큼 상기 제2 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하도록 이루어질 수 있다.
또한, 본 발명의 제3 기술적인 측면으로써, 본 발명은, 제1 바이어스 전압 및 상기 제1 바이어스 전압과 다른 제2 바이어스 전압을 생성하는 바이어스 회로부; 교류 입력신호를 사전에 설정된 직류 시프팅 전압만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부; 상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하여 제2 신호를 제공하는 제1 증폭부; 및 상기 제2 바이어스 전압과 상기 제2 신호와의 차 신호를 증폭하여 제3 신호를 제공하는 제2 증폭부; 를 포함하고, 상기 제1 바이어스 전압과 직류 시프팅 전압은 서로 동일한 특성의 회로 구조에 의해 생성된 소신호 증폭회로를 제안한다.
본 발명의 제3 기술적인 측면에서, 상기 바이어스 회로부는, 전원단자에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터와, 상기 메인 PMOS 트랜지스터의 드레인과 접지 사이에 연결된 전류원을 포함하는 전류원 회로; 및 상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 바이어스 전압을 제공하는 제1 바이어스 생성부; 및 상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제3 PMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터를 포함하고, 상기 제3 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터의 접속노드에서 상기 제2 바이어스 전압을 제공하는 제2 바이어스 생성부; 를 포함할 수 있다.
상기 레벨 시프트 회로부는, 상기 바이어스 회로부와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 상기 교류 입력신호를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 신호를 제공하도록 이루어질 수 있다.
상기 제1 증폭부는, 상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제1 신호를 제1 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항을 통해 연결된 출력단을 갖는 제1 연산증폭기를 포함하고, 상기 제1 연산 증폭기는, 상기 제1 및 제2 저항의 저항 비율로 결정되는 이득만큼 상기 제1 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하여 상기 제2 신호를 제공하도록 이루어질 수 있다.
상기 제2 증폭부는, 상기 제2 바이어스 전압을 입력받는 비반전 입력단, 상기 제2 신호를 제3 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제4 저항을 통해 연결된 출력단을 갖는 제2 연산증폭기를 포함하고, 상기 제2 연산 증폭기는, 상기 제3 및 제4 저항의 저항 비율로 결정되는 이득만큼 상기 제2 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하도록 이루어질 수 있다.
또한, 본 발명의 제4 기술적인 측면으로써, 본 발명은, 전류를 생성하는 전류원 회로; 상기 전류원 회로와 전류 미러를 형성하여, 상기 전류원 회로에 의해 생성된 전류에 따라 제1 바이어스 전압을 생성하는 제1 바이어스 회로부; 상기 전류원 회로와 전류 미러를 형성하여, 상기 전류원 회로에 의해 생성된 전류에 따라 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압을 생성하는 제2 바이어스 회로부; 교류 입력신호를 사전에 설정된 직류 시프팅 전압만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부; 상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하여 제2 신호를 제공하는 제1 증폭부; 및 상기 제2 바이어스 전압과 상기 제2 신호와의 차 신호를 증폭하여 제3 신호를 제공하는 제2 증폭부; 를 포함하고, 상기 제1 바이어스 전압과 직류 시프팅 전압은 동일한 특성을 갖는 트랜지스터 회로에 의해 생성된 소신호 증폭회로를 제안한다.
본 발명의 제4 기술적인 측면에서, 상기 전류원 회로는, 전원단자에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터; 및 상기 메인 PMOS 트랜지스터의 드레인과 접지 사이에 연결된 전류원; 을 포함할 수 있다.
상기 제1 바이어스 생성부는, 상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 바이어스 전압을 제공하도록 이루어질 수 있다.
상기 제2 바이어스 생성부는, 상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제3 PMOS 트랜지스터; 및 상기 제3 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터; 를 포함하고, 상기 제3 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터의 접속노드에서 상기 제2 바이어스 전압을 제공하도록 이루어질 수 있다.
상기 레벨 시프트 회로부는, 상기 바이어스 회로부와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 상기 교류 입력신호를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 신호를 제공하도록 이루어질 수 있다.
상기 제1 증폭부는, 상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제1 신호를 제1 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항을 통해 연결된 출력단을 갖는 제1 연산증폭기를 포함하고, 상기 제1 연산 증폭기는, 상기 제1 및 제2 저항의 저항 비율로 결정되는 이득만큼 상기 제1 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하여 상기 제2 신호를 제공하도록 이루어질 수 있다.
상기 제2 증폭부는, 상기 제2 바이어스 전압을 입력받는 비반전 입력단, 상기 제2 신호를 제3 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제4 저항을 통해 연결된 출력단을 갖는 제2 연산증폭기를 포함하고, 상기 제2 연산 증폭기는, 상기 제3 및 제4 저항의 저항 비율로 결정되는 이득만큼 상기 제2 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하도록 이루어질 수 있다.
본 발명에 의하면, 레벨 시프팅 구조와 싱글 증폭 회로를 이용하여 소형이면서 설계가 간단하고 전력 소모를 줄일 수 있으며, 안정적인 증폭을 보장할 수 있다.
도 1은 본 발명의 실시 예에 따른 소신호 증폭 회로의 제1 예시도이다.
도 2는 본 발명의 실시 예에 따른 소신호 증폭 회로의 제2 예시도이다.
도 3은 본 발명의 실시 예에 따른 소신호 증폭 회로의 제3 예시도이다.
도 4는 본 발명의 실시 예에 따른 바이어스 회로부 및 레벨 시프트 회로부의 제1 예시도이다.
도 5는 본 발명의 실시 예에 따른 바이어스 회로부 및 레벨 시프트 회로부의 제2 예시도이다.
도 6은 본 발명의 실시 예에 따른 제1 증폭부의 예시도이다.
도 7은 본 발명의 실시 예에 따른 제1 증폭부 및 제2 증폭부의 예시도이다.
도 8은 본 발명의 실시 예에 따른 입력신호, 제1 신호 및 제2 신호의 파형도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 소신호 증폭 회로의 제1 예시도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 소신호 증폭 회로는, 바이어스 회로부(100), 레벨 시프트 회로부(200) 및 제1 증폭부(310)를 포함할 수 있다.
상기 바이어스 회로부(100)는, 제1 바이어스 전압(Vbias1)을 생성하여 상기 제1 증폭부(310)에 제공할 수 있다.
상기 레벨 시프트 회로부(200)는, 교류 입력신호(Vin)를 사전에 설정된 직류 시프팅 전압(Vshift)만큼 레벨시프팅 하여 제1 신호(V1)를 제공할 수 있다.
이때, 상기 제1 바이어스 전압(Vbias1)과 직류 시프팅 전압(Vshift)은 서로 동일한 특성의 회로 구조에 의해 생성될 수 있으며, 이 경우, 상기 제1 바이어스 전압(Vbias1)과 직류 시프팅 전압(Vshift)은 거의 동일한 직류 전압이 될 수 있다.
상기 제1 증폭부(310)는, 상기 제1 바이어스 전압(Vbias1)과 상기 제1 신호(V1)와의 차 신호를 증폭할 수 있다.
도 2는 본 발명의 실시 예에 따른 소신호 증폭 회로의 제2 예시도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 소신호 증폭 회로는, 바이어스 회로부(100), 레벨 시프트 회로부(200), 제1 증폭부(310) 및 제2 증폭부(320)를 포함할 수 있다.
도 2에 도시된 상기 바이어스 회로부(100), 레벨 시프트 회로부(200) 및 제1 증폭부(310)에 대한 동작중에서, 도 1을 참조하여 설명된 동작과 동일한 동작에 대해서는, 그 중복되는 동작 설명은 생략될 수 있다.
도 2를 참조하면, 상기 제2 증폭부(320)는, 상기 제1 바이어스 전압(Vbias1)과 상기 제2 신호(V2)와의 차 신호를 증폭하여 제3 신호(V3)를 제공할 수 있다.
도 3은 본 발명의 실시 예에 따른 소신호 증폭 회로의 제3 예시도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 소신호 증폭 회로는, 바이어스 회로부(100), 레벨 시프트 회로부(200), 제1 증폭부(310) 및 제2 증폭부(320)를 포함할 수 있다.
상기 바이어스 회로부(100)는, 제1 바이어스 전압(Vbias1) 및 상기 제1 바이어스 전압(Vbias1)과 다른 제2 바이어스 전압(Vbias2)을 생성하여 상기 제1 증폭부(310) 및 제2 증폭부(320) 각각에 제공할 수 있다.
상기 레벨 시프트 회로부(200)는, 교류 입력신호(Vin)를 사전에 설정된 직류 시프팅 전압(Vshift)만큼 레벨시프팅 하여 제1 신호(V1)를 제공할 수 있다.
이때, 상기 제1 바이어스 전압(Vbias1)과 직류 시프팅 전압(Vshift)은 서로 동일한 특성의 회로 구조에 의해 생성될 수 있다. 이 경우, 상기 제1 바이어스 전압(Vbias1)과 직류 시프팅 전압(Vshift)은 거의 동일한 직류 전압이 될 수 있다.
상기 제1 증폭부(310)는, 상기 제1 바이어스 전압(Vbias1)과 상기 제1 신호(V1)와의 차 신호를 증폭하여 제2 신호(Vin)를 제공할 수 있다.
상기 제2 증폭부(320)는, 상기 제2 바이어스 전압(Vbias2)과 상기 제2 신호(V2)와의 차 신호를 증폭하여 제3 신호(V3)를 제공할 수 있다.
이때, 상기 제1 증폭부(310) 하나만 사용할 수 있으나, 제1 증폭부(310)만으로 이득이 충분하지 않을 경우에는 제2 증폭부(320)를 더 사용할 수 있다.
도 4는 본 발명의 실시 예에 따른 바이어스 회로부 및 레벨 시프트 회로부의 제1 예시도이다.
도 4를 참조하면, 상기 바이어스 회로부(100)는, 전류를 생성하는 전류원 회로(110)와, 상기 전류원 회로(110)와 전류 미러를 형성하여, 상기 전류원 회로(110)에서 생성된 전류에 기초해서 제1 바이어스 전압(Vbias1)을 생성하는 바이어스 생성부(120)를 포함할 수 있다.
상기 전류원 회로(110)는, 전원단자(VDD)에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터(PM10)와, 상기 메인 PMOS 트랜지스터(PM10)의 드레인과 접지 사이에 연결된 전류원(IS1)을 포함할 수 있다.
이때, 상기 전류원(IS1)은 사전에 설정된 전류를 생성하여, 상기 전원단자(VDD)에서 접지로 상기 메인 PMOS 트랜지스터(PM10)를 통해 상기 전류원(IS1)에서 전류가 흐르게 된다.
상기 제1 바이어스 생성부(120)는, 상기 메인 PMOS 트랜지스터(PM10)와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터(PM11)와, 상기 제1 PMOS 트랜지스터(PM11)의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터(PM12)를 포함할 수 있다.
이때, 상기 제1 PMOS 트랜지스터(PM11)는 상기 메인 PMOS 트랜지스터(PM10)와 전류 미러 구조를 형성하므로, 상기 메인 PMOS 트랜지스터(PM10)와 상기 제1 PMOS 트랜지스터(PM11)가 서로 사이즈가 동일한 경우, 상기 메인 PMOS 트랜지스터(PM10)를 통해 흐르는 전류와 동일한 전류가 상기 제1 PMOS 트랜지스터(PM11)를 통해 흐르게 된다.
그리고, 상기 제1 PMOS 트랜지스터(PM11)와 상기 제2 PMOS 트랜지스터(PM12)의 접속노드(N1)에서 상기 제1 바이어스 전압(Vbias1)을 제공할 수 있다.
상기 레벨 시프트 회로부(200)는, 상기 메인 PMOS 트랜지스터(PM10)와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터(PM21)와, 상기 제1 PMOS 트랜지스터(PM21)의 드레인에 연결된 소스, 상기 교류 입력신호(Vin)를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터(PM22)를 포함할 수 있다.
이때, 상기 레벨 시프트 회로부(200)의 제1 PMOS 트랜지스터(PM21)는, 상기 메인 PMOS 트랜지스터(PM10)와 전류 미러 구조를 형성하므로, 상기 메인 PMOS 트랜지스터(PM10)와 상기 제1 PMOS 트랜지스터(PM21)가 서로 사이즈가 동일한 경우, 상기 메인 PMOS 트랜지스터(PM10)를 통해 흐르는 전류와 동일한 전류가 상기 레벨 시프트 회로부(200)의 제1 PMOS 트랜지스터(PM21)를 통해 흐르게 된다.
상기 제1 PMOS 트랜지스터(PM211)와 상기 제2 PMOS 트랜지스터(PM22)의 접속노드(N3)에서 상기 제1 신호(V1)가 제공될 수 있다.
또한, 상기 제1 바이어스 생성부(120)의 제2 PMOS 트랜지스터(PM12)와 상기 레벨 시프트 회로부(200)의 제2 PMOS 트랜지스터(PM22)는 동일한 사이즈를 갖는 동일한 특성을 갖도록 이루어질 수 있다.
그리고, 상기 레벨 시프트 회로부(200)의 제2 PMOS 트랜지스터(PM22)는 상기 교류 입력신호(Vin)를 게이트를 통해 입력받아서, 드레인-소스 전압 만큼 증폭시켜 드레인을 통해 출력할 수 있다. 이때, 상기 드레인-소스 전압은 상기 직류 시프팅 전압(Vshift)에 해당될 수 있다.
도 5는 본 발명의 실시 예에 따른 바이어스 회로부 및 레벨 시프트 회로부의 제2 예시도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 바이어스 회로부는, 전류원 회로(110), 제1 바이어스 생성부(120) 및 제2 바이어스 생성부(130)를 포함할 수 있다.
도 5에 도시된 상기 전류원 회로(110) 및 제1 바이어스 생성부(120)에 대한 동작중에서, 도 4를 참조하여 설명된 동작과 동일한 동작에 대해서는, 그 중복되는 동작 설명은 생략될 수 있다.
상기 제2 바이어스 생성부(130)는, 상기 전류원 회로(110)와 전류 미러를 형성하여, 상기 전류원 회로(110)에서 생성된 전류에 기초해서 제2 바이어스 전압(Vbias2)을 생성할 수 있다.
예를 들어, 상기 제2 바이어스 생성부(130)는, 상기 메인 PMOS 트랜지스터(PM10)와 전류 미러 구조를 형성하는 제3 PMOS 트랜지스터(PM13)와, 상기 제3 PMOS 트랜지스터(PM13)의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터(PM14)를 포함할 수 있다.
이때, 상기 제3 PMOS 트랜지스터(PM13)는 상기 메인 PMOS 트랜지스터(PM10)와 전류 미러 구조를 형성하므로, 상기 메인 PMOS 트랜지스터(PM10)와 상기 제3 PMOS 트랜지스터(PM13)가 서로 사이즈가 동일한 경우, 상기 메인 PMOS 트랜지스터(PM10)를 통해 흐르는 전류와 동일한 전류가 상기 제3 PMOS 트랜지스터(PM13)를 통해 흐르게 된다.
이와 달리, 상기 메인 PMOS 트랜지스터(PM10)와 상기 제3 PMOS 트랜지스터(PM13)가 서로 사이즈를 다르게 하는 경우에는, 상기 메인 PMOS 트랜지스터(PM10)를 통해 흐르는 전류와 다른 전류가 상기 제3 PMOS 트랜지스터(PM13)를 통해 흐르게 된다.
그리고, 상기 제3 PMOS 트랜지스터(PM13)와 상기 제4 PMOS 트랜지스터(PM14)의 접속노드(N2)에서 상기 제2 바이어스 전압(Vbias2)을 제공할 수 있다.
예를 들어, 상기 메인 PMOS 트랜지스터(PM10)와 상기 제3 PMOS 트랜지스터(PM13)가 서로 사이즈를 다르게 하는 경우에는, 상기 메인 PMOS 트랜지스터(PM10)를 통해 흐르는 전류와 다른 전류가 상기 제3 PMOS 트랜지스터(PM13)를 통해 흐르게 된다. 이에 따라 상기 메인 PMOS 트랜지스터(PM10)의 사이즈보다 상기 제3 PMOS 트랜지스터(PM13)의 사이즈를 크게 하는 경우에는, 상기 제2 바이어스 회로부(130)는, 상기 제1 바이어스 전압(Vbias1)보다 높은 제2 바이어스 전압(Vbias2)을 생성할 수 있다.
도 6은 본 발명의 실시 예에 따른 제1 증폭부의 예시도이다.
도 6을 참조하면, 상기 제1 증폭부(310)는, 상기 제1 바이어스 전압(Vbias1)을 입력받는 비반전 입력단, 상기 제1 신호(V1)를 제1 저항(R11)을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항(R12)을 통해 연결된 출력단을 갖는 연산증폭기(OP1)를 포함할 수 있다.
이때, 상기 제1 연산 증폭기(OP1)는, 상기 제1 및 제2 저항(R11,R12)의 저항 비율로 결정되는 이득만큼 상기 제1 신호(V1)에서 상기 제1 바이어스 전압(Vbias1)을 감산한 차 신호를 반전 증폭할 수 있다.
도 7은 본 발명의 실시 예에 따른 제1 증폭부 및 제2 증폭부의 예시도이다. 도 7을 참조하면, 상기 제1 증폭부(310)는 도 6을 참조하여 설명한 내용과 동일하므로 생략한다.
상기 제2 증폭부(320)는, 상기 제1 바이어스 전압(Vbias1)을 입력받는 비반전 입력단, 상기 제2 신호(V2)를 제3 저항(R21)을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제4 저항(R22)을 통해 연결된 출력단을 갖는 제2 연산증폭기(OP2)를 포함할 수 있다.
이때, 상기 제2 연산 증폭기(OP2)는, 상기 제3 및 제4 저항(R21,R22)의 저항 비율로 결정되는 이득만큼 상기 제2 신호(V2)에서 상기 제1 바이어스 전압(Vbias1)을 감산한 차 신호를 반전 증폭할 수 있다.
100: 바이어스 회로부
110: 전류원 회로
120: 제1 바이어스 생성부
130: 재2 바이어스 생성부
200; 레벨 시프트 회로부
310: 제1 증폭부
320: 제2 증폭부
Vin: 교류 입력신호
Vshift: 직류 시프팅 전압
V1: 제1 신호
V2: 제2 신호
V3: 제2신호
Vbias1: 제1 바이어스 전압
Vbias2: 제2 바이어스 전압
IS: 전류원
PM10: 메인 PMOS 트랜지스터
PM11: 제1 PMOS 트랜지스터
PM12: 제2 PMOS 트랜지스터
PM21: 제1 PMOS 트랜지스터
PM22: 제2 PMOS 트랜지스터
OP1: 제1 연산증폭기
OP2: 제2 연산증폭기

Claims (20)

  1. 제1 바이어스 전압을 생성하는 바이어스 회로부;
    교류 입력신호를 사전에 설정된 직류 시프팅 전압 만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부; 및
    상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하는 제1 증폭부; 를 포함하고,
    상기 제1 바이어스 전압과 직류 시프팅 전압은 서로 동일한 특성의 회로 구조에 의해 생성된 소신호 증폭회로.
  2. 제1항에 있어서, 상기 바이어스 회로부는,
    전원단자에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터와, 상기 메인 PMOS 트랜지스터의 드레인과 접지 사이에 연결된 전류원을 포함하는 전류원 회로; 및
    상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터를 포함하는 제1 바이어스 생성부; 를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 바이어스 전압을 제공하는 소신호 증폭회로.
  3. 제1항에 있어서, 상기 레벨 시프트 회로부는,
    상기 바이어스 회로부와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 상기 교류 입력신호를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 신호를 제공하는 소신호 증폭회로.
  4. 제1항에 있어서, 상기 제1 증폭부는,
    상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제1 신호를 제1 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항을 통해 연결된 출력단을 갖는 연산증폭기를 포함하고,
    상기 제1 연산 증폭기는, 상기 제1 및 제2 저항의 저항 비율로 결정되는 이득만큼 상기 제1 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하는 소신호 증폭회로.
  5. 제1 바이어스 전압을 생성하는 바이어스 회로부;
    교류 입력신호를 사전에 설정된 직류 시프팅 전압 만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부;
    상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하여 제2 신호를 제공하는 제1 증폭부; 및
    상기 제1 바이어스 전압과 상기 제2 신호와의 차 신호를 증폭하여 제3 신호를 제공하는 제2 증폭부; 를 포함하고,
    상기 제1 바이어스 전압과 직류 시프팅 전압은 서로 동일한 특성의 회로 구조에 의해 생성된 소신호 증폭회로.
  6. 제5항에 있어서, 상기 바이어스 회로부는,
    전원단자에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터와, 상기 메인 PMOS 트랜지스터의 드레인과 접지 사이에 연결된 전류원을 포함하는 전류원 회로; 및
    상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터를 포함하는 제1 바이어스 생성부; 를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 바이어스 전압을 제공하는 소신호 증폭회로.
  7. 제5항에 있어서, 상기 레벨 시프트 회로부는,
    상기 바이어스 회로부와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 상기 교류 입력신호를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 신호를 제공하는 소신호 증폭회로.
  8. 제5항에 있어서, 상기 제1 증폭부는,
    상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제1 신호를 제1 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항을 통해 연결된 출력단을 갖는 제1 연산증폭기를 포함하고,
    상기 제1 연산 증폭기는, 상기 제1 및 제2 저항의 저항 비율로 결정되는 이득만큼 상기 제1 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하여 상기 제2 신호를 제공하는 소신호 증폭회로.
  9. 제5항에 있어서, 상기 제2 증폭부는,
    상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제2 신호를 제3 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제4 저항을 통해 연결된 출력단을 갖는 제2 연산증폭기를 포함하고,
    상기 제2 연산 증폭기는, 상기 제3 및 제4 저항의 저항 비율로 결정되는 이득만큼 상기 제2 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하는 소신호 증폭회로.
  10. 제1 바이어스 전압 및 상기 제1 바이어스 전압과 다른 제2 바이어스 전압을 생성하는 바이어스 회로부;
    교류 입력신호를 사전에 설정된 직류 시프팅 전압 만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부;
    상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하여 제2 신호를 제공하는 제1 증폭부; 및
    상기 제2 바이어스 전압과 상기 제2 신호와의 차 신호를 증폭하여 제3 신호를 제공하는 제2 증폭부; 를 포함하고,
    상기 제1 바이어스 전압과 직류 시프팅 전압은 서로 동일한 특성의 회로 구조에 의해 생성된 소신호 증폭회로.
  11. 제10항에 있어서, 상기 바이어스 회로부는,
    전원단자에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터와, 상기 메인 PMOS 트랜지스터의 드레인과 접지 사이에 연결된 전류원을 포함하는 전류원 회로; 및
    상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 바이어스 전압을 제공하는 제1 바이어스 생성부; 및
    상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제3 PMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터를 포함하고, 상기 제3 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터의 접속노드에서 상기 제2 바이어스 전압을 제공하는 제2 바이어스 생성부;
    를 포함하는 소신호 증폭회로.
  12. 제10항에 있어서, 상기 레벨 시프트 회로부는,
    상기 바이어스 회로부와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 상기 교류 입력신호를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 신호를 제공하는 소신호 증폭회로.
  13. 제11항에 있어서, 상기 제1 증폭부는,
    상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제1 신호를 제1 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항을 통해 연결된 출력단을 갖는 제1 연산증폭기를 포함하고,
    상기 제1 연산 증폭기는, 상기 제1 및 제2 저항의 저항 비율로 결정되는 이득만큼 상기 제1 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하여 상기 제2 신호를 제공하는 소신호 증폭회로.
  14. 제11항에 있어서, 상기 제2 증폭부는,
    상기 제2 바이어스 전압을 입력받는 비반전 입력단, 상기 제2 신호를 제3 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제4 저항을 통해 연결된 출력단을 갖는 제2 연산증폭기를 포함하고,
    상기 제2 연산 증폭기는, 상기 제3 및 제4 저항의 저항 비율로 결정되는 이득만큼 상기 제2 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하는 소신호 증폭회로.
  15. 전류를 생성하는 전류원 회로;
    상기 전류원 회로와 전류 미러를 형성하여, 상기 전류원 회로에 의해 생성된 전류에 따라 제1 바이어스 전압을 생성하는 제1 바이어스 회로부;
    상기 전류원 회로와 전류 미러를 형성하여, 상기 전류원 회로에 의해 생성된 전류에 따라 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압을 생성하는 제2 바이어스 회로부;
    교류 입력신호를 사전에 설정된 직류 시프팅 전압 만큼 레벨시프팅 하여 제1 신호를 제공하는 레벨 시프트 회로부;
    상기 제1 바이어스 전압과 상기 제1 신호와의 차 신호를 증폭하여 제2 신호를 제공하는 제1 증폭부; 및
    상기 제2 바이어스 전압과 상기 제2 신호와의 차 신호를 증폭하여 제3 신호를 제공하는 제2 증폭부; 를 포함하고,
    상기 제1 바이어스 전압과 직류 시프팅 전압은 동일한 특성을 갖는 트랜지스터 회로에 의해 생성된 소신호 증폭회로.
  16. 제15항에 있어서, 상기 전류원 회로는,
    전원단자에 연결된 소스, 서로 연결된 게이트 드레인을 갖는 메인 PMOS 트랜지스터; 및
    상기 메인 PMOS 트랜지스터의 드레인과 접지 사이에 연결된 전류원;
    을 포함하는 소신호 증폭회로.
  17. 제15항에 있어서, 상기 제1 바이어스 생성부는,
    상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 바이어스 전압을 제공하는 소신호 증폭회로.
  18. 제15항에 있어서, 상기 제2 바이어스 생성부는,
    상기 메인 PMOS 트랜지스터와 전류 미러 구조를 형성하는 제3 PMOS 트랜지스터; 및
    상기 제3 PMOS 트랜지스터의 드레인에 연결된 소스, 접지에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터; 를 포함하고,
    상기 제3 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터의 접속노드에서 상기 제2 바이어스 전압을 제공하는 소신호 증폭회로.
  19. 제15항에 있어서, 상기 레벨 시프트 회로부는,
    상기 바이어스 회로부와 전류 미러 구조를 형성하는 제1 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인에 연결된 소스, 상기 교류 입력신호를 입력받는 게이트, 접지에 연결된 드레인을 갖는 제2 PMOS 트랜지스터; 를 포함하고,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 접속노드에서 상기 제1 신호를 제공하는 소신호 증폭회로.
  20. 제15항에 있어서, 상기 제1 증폭부는,
    상기 제1 바이어스 전압을 입력받는 비반전 입력단, 상기 제1 신호를 제1 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제2 저항을 통해 연결된 출력단을 갖는 제1 연산증폭기를 포함하고, 상기 제1 연산 증폭기는, 상기 제1 및 제2 저항의 저항 비율로 결정되는 이득만큼 상기 제1 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하여 상기 제2 신호를 제공하고,
    상기 제2 증폭부는,
    상기 제2 바이어스 전압을 입력받는 비반전 입력단, 상기 제2 신호를 제3 저항을 통해 입력받는 반전 입력단, 상기 반전 입력단에 제4 저항을 통해 연결된 출력단을 갖는 제2 연산증폭기를 포함하고, 상기 제2 연산 증폭기는, 상기 제3 및 제4 저항의 저항 비율로 결정되는 이득만큼 상기 제2 신호에서 상기 제1 바이어스 전압을 감산한 차 신호를 반전 증폭하는 소신호 증폭회로.
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