JP2011108882A

JP2011108882A - 酸化物半導体を用いた薄膜トランジスタおよびその製造方法

Info

Publication number: JP2011108882A
Application number: JP2009263054A
Authority: JP
Inventors: Nobunori Matsuura; 浦宜範松
Original assignee: Mitsui Mining and Smelting Co Ltd
Current assignee: Mitsui Mining and Smelting Co Ltd
Priority date: 2009-11-18
Filing date: 2009-11-18
Publication date: 2011-06-02
Anticipated expiration: 2029-11-18
Also published as: JP5437776B2

Abstract

【課題】オフ特性およびキャリア移動度に優れた、高品質の、酸化物半導体を用いた薄膜トランジスタおよびその製造方法を提供する。
【解決手段】本発明の薄膜トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、酸化物半導体からなる活性層とを備えてなる。そして、活性層とソース電極の間および活性層とドレイン電極の間には、炭素製のバッファ層が設けられてなる。
【選択図】図１

Description

本発明は、酸化物半導体を用いた薄膜トランジスタおよびその製造方法に関する。

近年、次世代の半導体材料として、In-Ga-Zn-O（以下、ＩＧＺＯともいう）なる酸化物半導体が注目されている。このＩＧＺＯは、従来使用されてきたアモルファスシリコンと比べて電子移動度が格段に速く、オンオフ（on/off）比も高いことから、薄膜トランジスタ（以下、ＴＦＴともいう）として表示デバイス、特に有機ＥＬ素子のような電流駆動の表示デバイス、に用いた場合に画質の大幅な向上をもたらすことが期待される。しかしながら、ＩＧＺＯは酸およびアルカリのいずれにも弱いため、薄膜トランジスタに使用するために、構造やプロセスに種々の工夫がなされてきた。

例えば、フォトレジストでＩＧＺＯを被覆しておき、必要な成膜工程が完了した後、不要な部分をフォトレジストごと持ち上げて除去するというリフトオフ法が提案されている（特許文献１参照）。このリフトオフ法を使用すれば、ＩＧＺＯ表面にエッチング液による損傷を与えることなく、積層プロセスに付すことが可能となるが、フォトレジストの除去に伴いパーティクルが発生するといった不具合があるため、産業的な量産には適していない。

トップゲート型ＴＦＴにおいてＩＧＺＯを用いる技術も提案されている（特許文献２および３参照）。しかしながら、液晶ディスプレイ（ＬＣＤ）の場合、バックライトが基板の裏面側より照射されて半導体層に光が当たるため、望ましくない光励起によって抵抗値が変化してしまい、オフ（Off）特性が悪化する。このため、現在使用されているアモルファスシリコンＴＦＴでは、ボトムゲート型の構造が採用されている。

このボトムゲート型ＴＦＴにおいてＩＧＺＯを用いる技術も提案されており、ＩＧＺＯ半導体層上にチャネル保護膜としてa-SiOxによる絶縁層を形成した構造が採用されている（特許文献４参照）。しかしながら、この構造では、製造工程数が増える上、ＩＧＺＯの特性を向上させるための熱処理効果が得られにくくなる。

特開２００６−１７３５８０号公報特開２００６−１６５５２７号公報特開２００７−７３７０１号公報特開２００９−９９８４７号公報

本発明者は、今般、酸化物半導体を用いた薄膜トランジスタにおいて、酸化物半導体層（活性層）とソース電極の間および酸化物半導体層（活性層）とドレイン電極の間に炭素製のバッファ層を設けることにより、製造時におけるエッチング等の薬液処理による酸化物半導体の劣化を有効に防止するとともに、オフ（Off）特性およびキャリア移動度に優れた高品質の薄膜トランジスタが得られるとの知見を得た。

したがって、本発明の目的は、オフ特性およびキャリア移動度に優れた、高品質の、酸化物半導体を用いた薄膜トランジスタおよびその製造方法を提供することにある。

すなわち、本発明によれば、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、酸化物半導体からなる活性層とを備えた薄膜トランジスタであって、
前記活性層と前記ソース電極の間および前記活性層と前記ドレイン電極の間に、炭素製のバッファ層が設けられてなる、薄膜トランジスタが提供される。

また、本発明によれば、ボトムゲート型薄膜トランジスタの製造方法であって、
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に酸化物半導体からなる活性層を形成する工程と、
前記活性層上に炭素製のバッファ層を形成する工程と、
前記バッファ層上にソース電極およびドレイン電極用の電極層を形成する工程と、
前記電極層の一部をエッチングにより除去して、ソース電極およびドレイン電極を互いに離間させて形成し、かつ、前記ソース電極および前記ドレイン電極の間で前記バッファ層を露出させる工程と
前記バッファ層の露出部分を酸素アッシングにより除去して、前記ソース電極および前記ドレイン電極の間で前記活性層を露出させる工程と
を含んでなる、方法が提供される。

さらに、本発明によれば、トップゲート型薄膜トランジスタの製造方法であって、
基板上に酸化物半導体からなる活性層を形成する工程と、
前記活性層上に炭素製のバッファ層を形成する工程と、
前記バッファ層上にソース電極およびドレイン電極用の電極層を形成する工程と、
前記電極層の一部をエッチングにより除去して、ソース電極およびドレイン電極を互いに離間させて形成し、かつ、前記ソース電極および前記ドレイン電極の間で前記バッファ層を露出させる工程と
前記バッファ層の露出部分を酸素アッシングにより除去して、前記ソース電極および前記ドレイン電極の間で前記活性層を露出させる工程と
前記ドレイン電極、前記ソース電極、ならびに前記ソース電極および前記ドレイン電極の間で露出した前記活性層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と
を含んでなる、方法が提供される。

また、本発明によれば、上記薄膜トランジスタを備えたデバイスも提供される。

本発明によるボトムゲート型薄膜トランジスタの一例を示す模式断面図である。本発明によるトップゲート型薄膜トランジスタの一例を示す模式断面図である。例１における、本発明によるボトムゲート型薄膜トランジスタの製造工程の前半（工程１〜５）の流れを示す図である。例１における、本発明によるボトムゲート型薄膜トランジスタの製造工程の後半（工程６〜９）の流れを示す図である。例２で測定された、各種厚さの活性層（ＩＧＺＯ層）を有する薄膜トランジスタにおける、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。例３で測定された、非晶質炭素バッファ層がある場合と非晶質炭素バッファ層がない場合とにおける、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。

薄膜トランジスタ
図１に本発明による薄膜トランジスタの一例の模式断面図を示す。図１に示される薄膜トランジスタはボトムゲート型であるが、本発明はこれに限定されず、トップゲート型にも適用可能である。図１に示されるように、本発明による薄膜トランジスタ１０は、ソース電極１１と、ドレイン電極１２と、ゲート電極１３と、ゲート絶縁膜１４と、活性層１５とを備えてなる。活性層１５は酸化物半導体からなる。なお、ソース電極１１、ドレイン電極１２、ゲート電極１３、およびゲート絶縁膜１４としては薄膜トランジスタ分野において公知のものを広く採用することができ、特に限定されない。

そして、本発明にあっては、活性層１５とソース電極１１の間および活性層１５とドレイン電極１２の間には、炭素製のバッファ層１６が設けられる。これにより、ＩＧＺＯのような酸やアルカリに弱い酸化物半導体で活性層を構成した場合であっても、その後のエッチング等の薬剤処理による酸化物半導体の劣化を有効に防止することができる。特に、本発明者の知見によれば、炭素製のバッファ層は酸素プラズマを用いたドライエッチング（以下、酸素アッシングともいう）によってエッチングが可能である。これは、酸化物半導体活性層の構成元素と同じ酸素を利用してエッチングすることになるため、活性層にダメージを与えないばかりか、むしろ酸化物半導体活性層の酸素欠損を補う結果となり、薄膜トランジスタとした場合に諸特性が向上する。その結果、薄膜トランジスタにおいて、高いオンオフ比、デバイス設計上有利な０Ｖ近傍の閾値電圧、格段に速いキャリア移動度を実現することができ、表示デバイス、特に有機ＥＬ素子のような電流駆動の表示デバイス、に用いた場合に画質の大幅な向上をもたらすことが期待される。

したがって、本発明による薄膜トランジスタは、好ましくは６桁以上、より好ましくは８桁以上、さらに好ましくは１０桁以上という高いオンオフ比を有することができる。また、本発明による薄膜トランジスタは、好ましくは５cm²/sV以上、より好ましくは１０cm²/sV以上、さらに好ましくは１２cm²/sV以上という速いキャリア移動度を有することができる。さらに、本発明による薄膜トランジスタは、好ましくは−１５〜＋５Ｖ、より好ましくは−１０〜＋５Ｖ、さらに好ましくは−５〜＋５Ｖというデバイス設計上有利な閾値電圧を有することができる。

本発明における活性層は酸化物半導体からなる。酸化物半導体としては薄膜トランジスタとして許容可能な性能を有するものであれば特に限定されず、例えば、酸化亜鉛、酸化錫、酸化インジウム、酸化ガリウム、酸化銅、酸化ランタン、酸化ビスマス、酸化チタン、酸化ケイ素、酸化アルミニウム、酸化カルシウム、酸化ストロンチウム、酸化バリウム、酸化イットリウム、およびそれらの二種以上からなる複合酸化物が挙げられる。好ましい酸化物半導体は、酸化亜鉛、酸化錫、酸化インジウム、および酸化ガリウムからなる群から選択される少なくとも1種を含んでなり、より好ましくは少なくとも酸化亜鉛を含んでなり、さらに好ましくは酸化ガリウムおよび酸化インジウムをさらに含んでなる。最も好ましい酸化物半導体は、In-Ga-Zn-O（ＩＧＺＯ）であり、典型的にはアモルファスIn-Ga-Zn-O（ａ−ＩＧＺＯ）である。In-Ga-Zn-O（ＩＧＺＯ）の好ましい組成はIn_xGa_yZn_zO_m（ただし、ｘ＞０、ｙ＞０、ｚ＞０、ｍ＞０）とした場合、１．０≦ｍ／（ｘ＋ｙ＋ｚ）≦２．５を満たすモル比であり、より好ましくは１．３≦ｍ／（ｘ＋ｙ＋ｚ）≦２．０、さらに好ましくは１．３≦ｍ／（ｘ＋ｙ＋ｚ）≦１．５である。活性層の厚さは、ＴＦＴの構造によってはオンオフ（on/off）比に影響を与える可能性があるため、２００〜１０００Åとするのが好ましく、より好ましくは２００〜５００Å、さらに好ましくは２５０〜５００Åである。

本発明におけるバッファ層は炭素製であり、非晶質炭素、ダイヤモンドライクカーボン等の各種の炭素材料が使用可能である。好ましいバッファ層は非晶質炭素からなり、より好ましくは導電性非晶質炭素からなる。導電性非晶質炭素は、水素濃度が１５ａｔ％以下であるのが好ましく、より好ましくは１２ａｔ％以下、さらに好ましくは５ａｔ％以下である。なお、水素濃度の下限は特に限定されずゼロであってもよいが、スパッタリング時の成膜環境等に起因する水素の不可避的混入を考慮すると３ａｔ％が下限値の目安として挙げられる。なお、バッファ層中の水素濃度の測定は公知の各種方法により行うことができるが、ＨＦＳ（水素前方散乱：Hydrogen Forward Scattering）により行われるのが好ましい。このように水素濃度を極めて低くすることにより、バッファ層を構成する炭素が水素で終端されることによる導電性の低下ないし絶縁性の発現を回避することができる。したがって、非晶質炭素には炭素および水素以外の不純物が実質的にドープされていないのが好ましい。ここで「実質的にドープされていない」とは何らかの機能を付与するために不純物が意図的にドープされていないとの意味であり、スパッタリング時の成膜環境等に起因して不可避的に混入される不純物は許容される。このような観点から、本発明において導電性非晶質炭素は、０〜３００ｐｐｍの酸素濃度、０〜１０００ｐｐｍのハロゲン元素濃度、０〜５００ｐｐｍの窒素濃度を有するのが好ましい。バッファ層の膜厚は特に限定されないが３〜３０ｎｍであるのが好ましく、より好ましくは３〜１５ｎｍであり、さらに好ましくは５〜１０ｎｍである。このような範囲内の厚さであると、ＴＦＴ作製プロセスにおけるエッチング等の薬液工程での半導体活性層に対する遮蔽性を十分に確保しながら、厚膜化に伴う膜抵抗の上昇を回避して薄膜トランジスタのオン（On）特性の低下を防止することができる。バッファ層は、スパッタリング、ＣＶＤ等の公知の手法に基づいて作製することができる。

本発明の薄膜トランジスタの構成は、トップゲート型およびボトムゲート型のいずれでもよい。ボトムゲート型の薄膜トランジスタ１０は、図１に示されるように、基板１７上に、ゲート電極１３、ゲート絶縁膜１４、活性層１５、バッファ層１６、ならびに互いに離間して配設されるソース電極１１およびドレイン電極１２が順次積層されてなる構成を有するのが典型的である。図示例においては、ソース電極１１、ドレイン電極１２、ならびにソース電極およびドレイン電極の間で露出した活性層１５を全て覆うようにパッシベーション層１８（絶縁膜）がさらに設けられている。一方、トップゲート型の薄膜トランジスタ２０は、図２に示されるように、基板２７上に、活性層２５、バッファ層２６、互いに離間して設けられるソース電極２１およびドレイン電極２２、ゲート絶縁膜２４、ならびにゲート電極２３が順次積層されてなる構成を有するのが典型的である。特に、本発明の薄膜トランジスタがボトムゲート型で構成可能であることは液晶ディスプレイ（ＬＣＤ）用途において有利となる。これは、ボトムゲート型によれば、トップゲート型において基板の裏面側からのバックライトの照射によって引き起こされる、半導体活性層の光励起によるオフ（Off）特性の悪化を回避できるからである。

製造方法
本発明による薄膜トランジスタは、以下の通り製造することができる。

（１）ボトムゲート型薄膜トランジスタの製造
図１に示されるようなボトムゲート型薄膜トランジスタ１０の製造は、以下のようにして行うことができる。まず、基板１７上にゲート電極１３を形成した後、ゲート電極１３上にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上に酸化物半導体からなる活性層１５をさらに形成する。これらの形成工程はいずれも公知の成膜、パターニングおよびエッチング手法に従って行うことができる。

そして、活性層１５上に炭素製のバッファ層１６を形成する。炭素製のバッファ層は、スパッタリング、ＣＶＤ等の公知の手法に基づいて作製することができる。導電性非晶質炭素からなるバッファ層を得るためには、バッファ層の形成をスパッタリングにより行うのが好ましい。このスパッタリングは、黒鉛、ガラス状カーボン等の炭素系ターゲットを用い、水素ガスを添加しないアルゴンガス雰囲気下で行うことが好ましい。ただし、バッファ層１６としての所望の機能を損なわない限りにおいて、微量の炭化水素、水素等の添加ガスをアルゴンガスに混入させることは許容される。例えば、バッファ層を導電性非晶質炭素で構成する場合、添加ガスの量は導電性非晶質炭素膜中の水素濃度が１５ａｔ％以下となるような量とするのが好ましい。アルゴンガスに対する添加ガスの流量比は０．４容量％以下であるのが好ましく、より好ましくは０．２容量％以下である。炭化水素や水素等の添加ガスが多いと非晶質炭素が水素で終端されるため導電性が低下して絶縁性となりかねないため好ましくない。スパッタリング手法は、ＤＣスパッタリング、ＤＣマグネトロンスパッタリング、ＲＦスパッタリング、ＲＦマグネトロンスパッタリング等の公知の手法であってよく、公知の成膜条件に基づいて行えばよい。

次いで、バッファ層１６上にソース電極１１およびドレイン電極１２用の電極層を形成する。電極層の一部をエッチングにより除去して、ソース電極１１およびドレイン電極１２を互いに離間させて形成し、かつ、ソース電極１１およびドレイン電極１２の間でバッファ層１６をチャネル部として露出させる。これらの形成工程はいずれも公知の成膜、パターニングおよびエッチング手法に従って行うことができる。そして、バッファ層１６の露出部分を酸素アッシングにより除去して、ソース電極１１およびドレイン電極１２の間で活性層１５をチャネル部として露出させる。酸素アッシングは、酸素プラズマを用いたドライエッチングであり、公知の手法に従って行うことができる。特に、酸素アッシングは、露出されるべき酸化物半導体活性層の構成元素と同じ酸素を利用してエッチングすることになるため、活性層にダメージを与えないばかりか、むしろ酸化物半導体活性層の酸素欠損を補う結果となり、薄膜トランジスタとした場合に諸特性（特にオフ特性）を向上することができる。したがって、Cl、F系ガスを用いるドライエッチングは、バッファ層をエッチングした結果、チャネル部にCl、Fなどのイオンダメージが入り込み、薄膜トランジスタ特性の劣化を引き起こしうるので望ましくない。引き続き、所望により、ソース電極１１、ドレイン電極１２、ならびにソース電極１１およびドレイン電極１２の間で露出した活性層１５を全て覆うようにパッシベーション層１８（絶縁膜）を形成した後、パッシベーション層１８の一部をドライエッチングにより除去してパッド部を形成する。

（２）トップゲート型薄膜トランジスタの製造
図２に示されるようなトップゲート型薄膜トランジスタ２０の製造は、以下のようにして行うことができる。まず、基板２７上に酸化物半導体からなる活性層２５を公知の成膜、パターニングおよびエッチング手法に従い形成する。そして、活性層２５上に炭素製のバッファ層２６を形成する。バッファ層２６の形成方法および条件は、上述した（１）ボトムゲート型薄膜トランジスタの場合と同様である。

次いで、バッファ層２６上にソース電極２１およびドレイン電極２２用の電極層を形成する。電極層の一部をエッチングにより除去して、ソース電極２１およびドレイン電極２２を互いに離間させて形成し、かつ、ソース電極２１およびドレイン電極２２の間でバッファ層２６をチャネル部として露出させる。そして、バッファ層２６の露出部分を酸素アッシングにより除去して、ソース電極２１およびドレイン電極２２の間で活性層２５をチャネル部として露出させる。ソース電極２１、ドレイン電極２２、ならびにソース電極２１およびドレイン電極２２の間で露出した活性層２５の上にゲート絶縁膜２４を形成し、ゲート絶縁膜２４上にゲート電極２３をさらに形成する。これらの形成工程はいずれも公知の成膜、パターニングおよびエッチング手法に従って行うことができる。

なお、上記（１）および（２）の製造方法において、公知のエッチング手法としては、ドライエッチング、ウェットエッチング、およびそれらの組み合わせ等が挙げられる。また、エッチングすべき領域の画定は、フォトリソグラフィによるパターニング等の公知の手法に基づいて行えばよく、特に限定されない。

用途
本発明による薄膜トランジスタは、薄膜トランジスタを使用する各種のデバイスに適用可能である。そのようなデバイスの好ましい例としては、（１）有機ＥＬディスプレイ、液晶ディスプレイ、電子ペーパー等の表示デバイス、（２）各種ＲＡＭ、フラッシュメモリ等の記憶デバイスなどが挙げられる。

本発明を以下の実施例によってさらに具体的に説明する。

例１：薄膜トランジスタの作製
IGZO活性層上に導電性非晶質炭素バッファ層を形成したボトムゲート型薄膜トランジスタを、図３Ａおよび３Ｂに示される手順に従いながら以下の通り作製した。まず、ガラス基板３１（コーニング＃1737（50mm平方×厚さ0.7mm）上にゲート電極３２用の電極層として厚さ2000ÅのAl-Ni-B合金薄膜を形成した。このスパッタリングは、Al-3.2Ni-0.2B (at.%)の組成を有するアルミニウム合金ターゲット（直径203.2×8mm）をクライオ（Cryo）ポンプが接続されたマグネトロンスパッタ装置（MSL-464、トッキ株式会社製）に装着した後、投入パワー（DC）：1000W(3.1W/cm²）、到達真空度：5×10^-5Pa、スパッタ圧力：0.5Pa、Ar流量：100sccm、基板温度：室温の条件で行った。

電極層上にフォトリソグラフィによりレジストのパターニングを行った。まず、ポジ型のレジストとしてTFR-970（東京応化工業社製）を基板上に塗布した。レジストの塗布は、スピンコーターによりレジスト厚さが約1.5μmとなるように、3000rpmの条件で行った。次に、110℃で1.5分間のプリベークをホットプレートで行った後、図３ＡおよびＢに示される素子を形成可能なCrマスクを介して15mJ/cm²の露光量でUV露光を行った。現像液（TMAH 2.38%、23℃）を用意し、ディップ方式（Dip）にて1分間現像処理を行った。脱イオン化（DI）流水で十分に現像液を除去したのち、110℃で3分間のポストベークをホットプレートにて行った。こうして形成されたレジストパターンを介して、電極層の不要部分をウエットエッチングにより除去してゲート電極３２の形状を付与した（図３Ａの工程１）。このウエットエッチングは、リン酸系エッチング液（関東化学社製）を用い、エッチング液温度：40℃、エッチング時間：1分間の条件で行い、脱イオン（DI）水で3分間濯いだ。次いで、剥離液としてTST-AQ8（東京応化工業社製）を用いてレジストを除去した。剥離は、液温40℃で5分間行い、脱イオン（DI）水を流しながら3分間行った。

ゲート電極３２上に厚さ3000ÅのSiNx（窒化ケイ素）ゲート絶縁膜３３をＣＶＤにより形成した（図３Ａの工程２）。このCVDは、TMP+RP（ターボメカニカルポンプおよびロータリーポンプ）が接続されたCVD装置(サムコ社製）を用い、放電有効範囲：φ203.2mm、投入パワー(RF)：250W(0.8W/cm²) 、到達真空度：5×10^-4Pa、成膜圧力：80Pa、SiH₄流量：100sccm、NH₃流量：10sccm、N₂流量：200sccm、基板加熱：350℃（加熱保持時間：3分）の条件で行った。

ゲート絶縁膜３３上に厚さ125Å、250Å、500Åおよび1000ÅのIGZO活性層３４をスパッタリングにより形成した（図３Ａの工程３）。このスパッタリングは、In:Ga:Zn:O=1:1:1:4 (at比)の組成を有するIGZOターゲット（直径203.2mm×厚さ8mm）をクライオ（Cryo）ポンプが接続されたマルチチャンバーマグネトロンスパッタ装置（MSL-464、トッキ株式会社製）に装着した後、投入パワー（DC）：300W(0.9W/cm²）、到達真空度：5×10^-5Pa、スパッタ圧力：0.4Pa、Ar流量：80sccm、O₂流量：10sccm、基板温度：室温の条件で行った。このとき、スパッタ時間を０．５分間、１分間、２分間、および４分間と変えることにより、厚さ125Å、250Å、500Åおよび1000ÅのIGZO活性層をそれぞれ形成した。

IGZO活性層３４上に厚さ70Åの非晶質炭素バッファ層３５をスパッタリングにより形成した（図３Ａの工程４）。このスパッタリングは、黒鉛粉末を焼結して作製された黒鉛ターゲット（1G-70、東洋炭素社製、直径203.2mm×厚さ8mm）をクライオ（Cryo）ポンプが接続されたマルチチャンバーマグネトロンスパッタ装置（MSL-464、トッキ株式会社製）に装着した後、投入パワー（DC）：250W(0.8W/cm²）、到達真空度：5×10^-5Pa、スパッタ圧力：0.5Pa、Ar流量：100sccm、基板温度：室温の条件で行った。

非晶質炭素バッファ層３５にソース電極およびドレイン電極用の厚さ1500Åの電極層３６をスパッタリングにより形成した（図３Ａの工程５）。このスパッタリングは、Al-3.2Ni-0.2B (at.%)の組成を有するアルミニウム合金ターゲット（直径203.2mm×厚さ8mm）をクライオ（Cryo）ポンプが接続されたマルチチャンバーマグネトロンスパッタ装置（MSL-464、トッキ株式会社製）に装着した後、投入パワー（DC）：1000W(3.1W/cm²）、到達真空度：5×10^-5Pa、スパッタ圧力：0.5Pa、Ar流量：100sccm、基板温度：室温の条件で行った。

電極層３６上にレジストのパターニングを工程１と同様の手法により行った。形成されたレジストパターンを介して、電極層３６の不要部分をウエットエッチングにより除去した（図３Ｂの工程６）。このウエットエッチングは、リン酸系エッチング液（関東化学社製）を用い、エッチング液温度：40℃、エッチング時間：45秒間の条件で行い、脱イオン（DI）水で3分間濯いだ。

引き続き、上記レジストパターンを介して、非晶質炭素バッファ層３５の不要部分をドライエッチングにより除去した（図３Ｂの工程７）。このドライエッチングは、ドライエッチング装置（10NR、サムコ社製）を用い、ガス：CF₄/O₂=50/60sccm、RF：50W、圧力：5Pa、エッチング時間：25秒間の条件で行った。さらに、上記レジストパターンを介して、IGZO活性層３４の不要部分をウエットエッチングにより除去した（図３Ｂの工程７）。このウエットエッチングは、リン酸系エッチング液（関東化学社製）を用い、エッチング液温度：25℃、エッチング時間：1分間の条件で行い、脱イオン（DI）水で3分間濯いだ。次いで、工程１と同様の手法によりレジストパターンを除去した。

電極層３６上にレジストのパターニングを工程１と同様の手法により行った。形成されたレジストパターンを介して、電極層３６におけるチャネル部とされるべき部分をウエットエッチングにより除去して、ソース電極３６ａおよびドレイン電極３６ｂの形状を付与した（図３Ｂの工程８）。このウエットエッチングは、リン酸系エッチング液（関東化学社製）を用い、エッチング液温度：40℃、エッチング時間：45秒間の条件で行い、脱イオン（DI）水で3分間濯いだ。引き続き、ソース電極およびドレイン電極間に露出した非晶質炭素バッファ層３５のチャネル部とされるべき部分を酸素アッシング（ドライエッチング）により除去した。この酸素アッシングは、ドライエッチング装置（10NR、サムコ社製）を用い、ガス：O₂=50sccm、RF：100W、圧力：10Pa、エッチング時間：2分間の条件で行った。次いで、工程１と同様の手法によりレジストパターンを除去した。

こうして得られた薄膜トランジスタ積層構造の最上面を覆うように厚さ1500Åのパッシベーション層３７（絶縁膜）を反応スパッタリングにより形成した（図３Ｂの工程９）。この反応スパッタリングは、シリコンターゲット（直径203.2 mm×厚さ8mm）をクライオ（Cryo）ポンプが接続されたマルチチャンバーマグネトロンスパッタ装置（MSL-464、トッキ株式会社製）に装着した後、投入パワー（DC）：300W(0.9W/cm²）、到達真空度：5×10^-5Pa、スパッタ圧力：0.5Pa、Ar流量：80sccm、O₂流量：10sccm、基板温度：室温の条件で行った。

パッシベーション層３７上にレジストのパターニングを工程１と同様の手法により行った。形成されたレジストパターンを介して、パッシベーション層３７の一部をドライエッチングにより除去してパッド部（図示せず）を形成した。このドライエッチングは、ドライエッチング装置（10NR、サムコ社製）を用い、ガス：CF₄/O₂=60/5sccm、RF：100W、圧力：4Pa、エッチング時間：5分30秒間の条件で行った。次いで、工程１と同様の手法によりレジストパターンを除去した。こうして、図３Ｂに示されるボトムゲート型薄膜トランジスタ３０が得られた。得られた薄膜トランジスタは、２５０℃の温度にて大気中、１０分間の熱処理を行った。

例２：オン／オフ比およびキャリア移動度の測定
例１で作製された、非晶質炭素バッファ層を有する薄膜トランジスタについて、ゲート電圧Vgとドレイン電流Idの関係を測定した。この測定は、半導体アナライザ装置（B1500A、アジレントテクノロジー社製）を用い、ソース・ドレイン電圧：5V、ゲート電圧：-30〜+20V（0.5V毎にマイナスからプラスに向けて走査）の条件で行った。得られた結果は図４に示される通りであった。得られた結果に基づいて、オン／オフ比とキャリア移動度μ(cm²/sV)を算出した。オン／オフ比の算出は、Vthを基準としてゲート電圧-10Vをオフ（Off）、+15Vをオン（On）とし、オン状態とオフ状態のドレイン電流の比を求めることにより行った。また、キャリア移動度の算出はId-Vg特性線をリニアスケールにより表し、その比例定数を求めることにより行った。結果は、表１に示される通りであった。

表１に示される結果より、IGZOの膜厚を250Åと薄膜化することで、高速反応が可能なトランジスタが実現できることが分かる。一般的な構造では、プロセスダメージが入るため、IGZOの膜厚を薄くすると、オフ（off）電流が増加する傾向となったが、非晶質炭素膜バッファ層を設けることで、250Åにおいて10桁という極めて高いオン／オフ比を実現することができた。

例３：導電性非晶質炭素バッファ層の有無による諸特性への影響
例１で作製された、非晶質炭素バッファ層を有する薄膜トランジスタ（IGZO活性層の厚さ：500Å）について、例２と同様にしてゲート電圧Vgとドレイン電流Idの関係を測定した。得られた結果は図５に示される通りであった。なお、図５において上側の２本のId-Vg特性線が左側の対数スケールに対応し、下側の２本のId-Vg特性線が右側のリニアスケールに対応している。得られた結果に基づいて、閾値電圧Vth(V)とキャリア移動度μ(cm²/sV)を算出した。閾値電圧Vthは、ドレイン電流Idが0Aを超える際のゲート電圧VgをリニアスケールによるId-Vg特性線から読み取ることにより決定した。また、キャリア移動度の算出は、リニアスケールによるId-Vg特性線の比例定数を求めることにより行った。また、比較のため、非晶質炭素バッファ層を有しないこと以外は例１と同様にして作製された薄膜トランジスタのサンプルについても同様の測定を行った。結果は、表２に示される通りであった。

例４：他の組成の導電性炭素バッファ層を用いた薄膜トランジスタの作製および評価
In:Ga:Zn:O=1:1:1:4 (at比)の組成に代えて、In:Ga:Zn:O=2:2:1:7 (at比)の組成を有するIGZOターゲットを使用したこと以外は例１と同様にして、薄膜トランジスタを作製して、例２および３と同様の評価を行った。その結果、例１で作製された薄膜トランジスタとほぼ同様の結果が得られた。

Claims

ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁膜と、酸化物半導体からなる活性層とを備えた薄膜トランジスタであって、
前記活性層と前記ソース電極の間および前記活性層と前記ドレイン電極の間に、炭素製のバッファ層が設けられてなる、薄膜トランジスタ。
前記酸化物半導体が、酸化亜鉛、酸化錫、酸化インジウム、および酸化ガリウムからなる群から選択される少なくとも1種を含んでなる、請求項1に記載の薄膜トランジスタ。
前記酸化物半導体が、少なくとも酸化亜鉛を含んでなる、請求項１または２に記載の薄膜トランジスタ。
前記酸化物半導体が、酸化ガリウムおよび酸化インジウムを含んでなる、請求項１〜３のいずれか一項に記載の薄膜トランジスタ。
前記酸化物半導体が、In-Ga-Zn-O（ＩＧＺＯ）である、請求項１〜４のいずれか一項に記載の薄膜トランジスタ。
前記活性層が、２００〜１０００Åの厚さを有する、請求項１〜５のいずれか一項に記載の薄膜トランジスタ。
前記バッファ層が、非晶質炭素からなる、請求項１〜６のいずれか一項に記載の薄膜トランジスタ。
前記非晶質炭素には、炭素および水素以外の不純物が実質的にドープされていない、請求項７に記載の薄膜トランジスタ。
前記バッファ層が、３〜３０ｎｍの厚さを有する、請求項１〜８のいずれか一項に記載の薄膜トランジスタ。
基板上に、前記ゲート電極、前記ゲート絶縁膜、前記活性層、前記バッファ層、ならびに互いに離間して配設される前記ソース電極およびドレイン電極が順次積層されてなるボトムゲート型である、請求項１〜９のいずれか一項に記載の薄膜トランジスタ。
基板上に、前記活性層、前記バッファ層、互いに離間して設けられる前記ソース電極およびドレイン電極、前記ゲート絶縁膜、ならびに前記ゲート電極が順次積層されてなる、トップゲート型である、請求項１〜９のいずれか一項に記載の薄膜トランジスタ。
ボトムゲート型薄膜トランジスタの製造方法であって、
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に酸化物半導体からなる活性層を形成する工程と、
前記活性層上に炭素製のバッファ層を形成する工程と、
前記バッファ層上にソース電極およびドレイン電極用の電極層を形成する工程と、
前記電極層の一部をエッチングにより除去して、ソース電極およびドレイン電極を互いに離間させて形成し、かつ、前記ソース電極および前記ドレイン電極の間で前記バッファ層を露出させる工程と
前記バッファ層の露出部分を酸素アッシングにより除去して、前記ソース電極および前記ドレイン電極の間で前記活性層を露出させる工程と
を含んでなる、方法。
トップゲート型薄膜トランジスタの製造方法であって、
基板上に酸化物半導体からなる活性層を形成する工程と、
前記活性層上に炭素製のバッファ層を形成する工程と、
前記バッファ層上にソース電極およびドレイン電極用の電極層を形成する工程と、
前記電極層の一部をエッチングにより除去して、ソース電極およびドレイン電極を互いに離間させて形成し、かつ、前記ソース電極および前記ドレイン電極の間で前記バッファ層を露出させる工程と
前記バッファ層の露出部分を酸素アッシングにより除去して、前記ソース電極および前記ドレイン電極の間で前記活性層を露出させる工程と
前記ドレイン電極、前記ソース電極、ならびに前記ソース電極および前記ドレイン電極の間で露出した前記活性層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と
を含んでなる、方法。
請求項１〜１１のいずれか一項に記載の薄膜トランジスタを備えたデバイス。