JP2011082667A - 自動周波数制御回路 - Google Patents

Abstract

【課題】自動周波数制御回路の動作時の低電力化を実現する。
【解決手段】本発明の自動周波数制御回路１は、ローカル信号の周波数に基づいて、受信信号から変調信号を生成するミキシング部１０と、ミキシング部１０から入力される変調信号を復調する復調部２０と、復調部２０から入力される復調信号のＤｕｔｙに基づいて、周波数誤差信号を生成する誤差判定部３０と、前記ローカル信号の周波数設定を保持し、誤差判定部３０から入力される周波数誤差信号に基づいて、周波数設定を更新する保持部４０と、保持部４０から入力される周波数設定に基づいてローカル信号の周波数を制御する発振部５０と、を備える。
【選択図】図１

Description

本発明は、ＡＦＣ（Auto Frequency Control：自動周波数制御）回路に関し、特に送受信のデータのやり取りの時にのみ電源を立ち上げる間欠動作する周波数同期が必要なＦＳＫ（Frequency Shift Keying）変調の送受信機に用いるＡＦＣ回路に関する。

間欠動作（送受信のデータのやり取りの時のみ動作）する無線通信の分野において、送受信機の低消費電力化が進んでいる。低消費電力化を実現するために送受信機の動作時の低消費電力化が必要とされる。一般的にＡＦＣ回路は、無線通信のデータに付加するパイロット信号を用いて周波数誤差の調整を行っているが、パイロット信号をデータに付加するため送受信機におけるデータ送受信及び処理時間が長くなってしまう。ＡＦＣ回路は、無線通信の信頼性を高めるために必要であり、ＡＦＣ回路には動作時の低消費電力化、かつ短いパイロット信号でも周波数誤差の調整が可能であることが望まれている。

そこで、短いパイロット信号でも周波数誤差の調整を行うことが可能な技術が、特許文献１に開示されている。
図４は、特許文献１のＡＦＣ回路の構成図である。
ＡＦＣ回路３００は、直交受信器３１０と、復調器３２０と、デジタル周波数測定システム３３０と、ループ３４０と、を備える。直交受信器３１０は、乗算器３１１、３１２を用いて、ＦＳＫ変調された入力信号Ｖｉｎ２０１の周波数とＰＬＬ（Phase Locked Loop）３４３の発振周波数との差となるＩＦ（Intermediate Frequency）周波数に周波数変換し、ＦＳＫ変調されたアナログ直交入力信号Ｉ２０２とＦＳＫ変調されたアナログ直交入力信号Ｑ２０３を生成する。

デジタル周波数測定システム３３０は、当該アナログ直交入力信号Ｉ２０２と当該アナログ直交入力信号Ｑ２０３の中心周波数となるデジタル出力信号２０４を生成する。
ループ３４０は、結合回路３４１と調整回路３４２を用いて、上述のように周波数変換されたＩＦ周波数と目標とするＩＦ周波数２０５の周波数誤差となる周波数誤差信号Ｆｅｒｒ２０６を計算する。ループ３４０は、ＰＬＬ３４３に周波数誤差信号Ｆｅｒｒ２０６をフィードバックし、ＰＬＬ３４３の発振周波数を調整する。さらにループ３４０は、入力信号Ｖｉｎ２０１の周波数とＰＬＬ３４３の発振周波数の差が、目標とするＩＦ周波数２０５になるようにして、復調器３２０に出力し、周波数誤差がない出力信号２０７を出力する。

ここで、デジタル周波数測定システム３３０を、図５及び６を用いて説明する。
アナログ直交入力信号Ｉ２０２とアナログ直交入力信号Ｑ２０３の中心周波数は通常、ＩＦ周波数となる。ＩＦ周波数は０Ｈｚ又は０Ｈｚ以上の周波数となる。アナログ直交入力信号Ｉ２０２とアナログ直交入力信号Ｑ２０３の周波数は、ＩＦ周波数と周波数偏移Ｆｄｅｖを足した周波数がバイナリデータ２０８のデータ値"１"（符号２０９の部分）を示し、ＩＦ周波数から周波数偏移Ｆｄｅｖを引いた周波数がバイナリデータ２０８のデータ値"０"（符号２１０の部分）を示す。

デジタル周波数測定システム３３０は、バイナリデータ２０８を表すアナログ直交入力信号Ｉ２０２とアナログ直交入力信号Ｑ２０３の中心周波数（ＩＦ周波数）を抽出するシステムである。
微分器３３１の入力信号は、±１の値をもつデジタル信号Ｉ２１１である。微分器３３１の出力信号は、±２の値をもつ微分信号２１２である。微分器３３２の入力信号は、±１の値をもつデジタル信号Ｑ２１３である。微分器３３２の出力信号は、±２の値をもつ微分信号２１４である。

信号処理回路（乗算器）３３３は、デジタル信号Ｉ２１１と微分信号２１４を掛け合わせた乗算信号２１５を出力する。信号処理回路（乗算器）３３４は、デジタル信号Ｑ２１３と微分信号２１２を掛け合わせた乗算信号２１６を出力する。
減算器３３５は、乗算信号２１５から乗算信号２１６を引き、密度信号２１７を出力する。密度信号２１７は、アナログ直交入力信号Ｉ２０２とアナログ直交入力信号Ｑ２０３の周波数で比例するパルス密度である。例えば、括弧Ａと括弧Ｂで示す期間のパルス密度は、括弧Ｂの期間のパルス密度が括弧Ａの期間のパルス密度より高い。なぜなら、括弧Ｂの期間はバイナリデータ２０８のデータ値が"１"であるからである。図５のデジタルフィルタ３３６は、出力信号Ｖｏｌｐｆ２１８を出力する。出力信号Ｖｏｌｐｆ２１８は、密度信号２１７のパルス密度の値の平均を表す。バイナリデータ２０８のデータ値が"０"から"１"になると、周波数が増加し、出力信号Ｖｏｌｐｆ２１８のパルス密度の値の平均が増加する。

包絡線検波器３３７は、出力信号Ｖｏｌｐｆ２１８の最大値Ｖｏｈと出力信号Ｖｏｌｐｆ２１８の最小値Ｖｏｌの中点を計算し、デジタル信号Ｖｏｅｄ（デジタル出力信号）２０４を出力する。デジタル出力信号２０４は、バイナリデータ２０８に相当するアナログ直交入力信号Ｉ２０２とアナログ直交入力信号Ｑ２０３の中心周波数を表し、バイナリデータ２０８のデータ値の"０"と"１"の２シンボルあれば計算可能である。

次に、ループ３４０を、図４を用いて説明する。
結合回路３４１は、アナログ直交入力信号Ｉ２０２とアナログ直交入力信号Ｑ２０３の中心周波数である、デジタル出力信号２０４と目標とするＩＦ周波数２０５の差を計算し、乗算誤差信号２２０を出力する。

調整回路３４２は、乗算誤差信号２２０と基準係数２２１を乗算し、周波数誤差信号Ｆｅｒｒ２０６を出力する。
ＡＦＣ制御システム３４４は、ループ３４０が安定するように周波数誤差信号Ｆｅｒｒ２０６にフィルタを介して誤差信号２２２を出力する。
加算器３４５は、誤差信号２２２と周波数微調整信号２２３を加算し、合成入力信号２２４を出力する。

ＰＬＬ３４３は、水晶発振器３４６から生成されるリファレンス入力信号２２５と入力Ｎ２２６で決定される周波数から周波数誤差を含んだ合成入力信号２２４だけずれた周波数で発振し、調整されたローカル発振信号２２７を出力する。
直交発生器３４７は、調整されたローカル発振信号２２７から、コサイン直交信号２２８とサイン直交信号２２９を生成し、直交受信器３１０に出力する。

ちなみに、特許文献２には、復調器で復調された出力信号を用いて、利得可変増幅器への利得を上げるＦＳＫ受信機が開示されている。また、特許文献３には、受信フィルタから出力されるオーバーサンプリング周期の検波信号を用いて周波数偏差Δωを求めることで、ＢＴＲ（Bit Timing Recovery）と独立に動作することができるＡＦＣ回路が開示されている。しかし、特許文献２、３の技術は、ＡＦＣ回路の動作時の低電力化を目的としたものではない。

米国特許公報第７３５２８３１号 特開平８−１３９７７１号公報 特開平９−８３５９４号公報

特許文献１のＡＦＣ回路は、周波数誤差を計算するデジタル周波数測定システム３３０の回路の動作速度を高くしなければならず、消費電力が高くなるという問題がある。
その理由としては、図４のデジタル周波数測定システム３３０と復調器３２０の入力信号となる、アナログ入力信号Ｉ２０２とアナログ入力信号Ｑ２０３に対してオーバーサンプリングを行っているため、デジタル周波数測定システム３３０の消費電力が増えてしまうためである。

特に、デジタル周波数測定システム３３０の消費電力の増加は、アナログ入力信号Ｉ２０２とアナログ入力信号Ｑ２０３のＩＦ周波数が０ＨｚのゼロＩＦ以外の場合に顕著となる。
ここで、クロックＦｃｌｋは式１で表される。変調指数ｍ、データレートの周波数Ｄｒａｔｅ、周波数偏移Ｆｄｅｖの関係は式２で表される。但し、目標とするＩＦ周波数をＩＦ、周波数偏移をＦｄｅｖ、周波数誤差信号をＦｅｒｒで示す。
＜式１＞ Ｆｃｌｋ＝８（ＩＦ±Ｆｄｅｖ＋Ｆｅｒｒ）
＜式２＞ ｍ＝２×Ｆｄｅｖ／Ｄｒａｔｅ

一般的にＩＦは、０Ｈｚ又はそれ以上（システムにより数１００ＭＨｚや２００ＭＨｚの値をとる）の値である。Ｆｄｅｖは、１００Ｈｚ〜５ＭＨｚの値をとる。例えば、ｍ＝１、Ｄｒａｔｅ＝２０ｋＨｚの場合、Ｆｄｅｖは１０ｋＨｚとなり、ＩＦ＝２００ｋＨｚ、Ｆｅｒｒ＝５ｋＨｚとすると、式１、式２よりＦｃｌｋは１７２０ｋＨｚとなる。デジタル周波数測定システム３３０は、復調器３２０の入力信号を用いて周波数誤差を計算しているため、目標とするＩＦ周波数の２００ｋＨｚに比べて動作速度が高くなり、消費電力が高くなる。

本発明に係る自動周波数制御回路は、ローカル信号の周波数に基づいて、受信信号から変調信号を生成するミキシング部と、前記ミキシング部から入力される変調信号を復調する復調部と、前記復調部から入力される復調信号のＤｕｔｙに基づいて、周波数誤差信号を生成する誤差判定部と、前記ローカル信号の周波数設定を保持し、前記誤差判定部から入力される前記周波数誤差信号に基づいて、前記周波数設定を更新する保持部と、前記保持部から入力される前記周波数設定に基づいて前記ローカル信号の周波数を制御する発振部と、を備える。このように、当該自動周波数制御回路は、比較的周波数が低い復調部の復調信号を用いて周波数誤差を計算している。そのため、周波数誤差を計算する誤差判定部の動作速度を低くすることができ、消費電力を低くすることが可能である。よって、自動周波数制御回路の動作時の低電力化を実現できる。

本発明によれば、ＡＦＣ回路の動作時の低電力化を実現できる。

本発明に係る実施の形態のＡＦＣ回路を示したブロック図である。 本発明に係る実施の形態のＡＦＣ回路における、ＩＦ周波数がずれていない場合の波形を示した図である。 本発明に係る実施の形態のＡＦＣ回路における、ＩＦ周波数がずれている場合の波形を示した図である。 従来のＡＦＣ回路を示したブロック図である。 従来のＡＦＣ回路における、デジタル周波数測定システムを示したブロック図である。 従来のＡＦＣ回路における、デジタル周波数測定システムの波形を示した図である。

本発明に係る自動周波数制御回路の実施の形態について説明する。但し、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

ＡＦＣ回路１は、ミキシング部１０と、復調部２０と、誤差判定部３０と、保持部４０と、発振部５０と、を備える。
ミキシング部１０は、発振部５０の出力信号（ローカル信号）の周波数に基づいて、受信信号から変調信号を生成する。すなわち、ミキシング部１０は、アナログ・デジタル変換器（ＡＤＣ）１１と、乗算器１２と、バンドパスフィルタ（ＢＰＦ）１３と、を備える。ＡＤＣ１１は、ＦＳＫ変調されたアナログ入力信号１０１が入力され、当該アナログ入力信号１０１をデジタル変換した後に、乗算器１２に出力する。

乗算器１２には、ＡＤＣ１１の出力信号と、発振部５０の出力信号とが入力される。乗算器１２は、乗算信号をバンドパスフィルタ１３に出力する。バンドパスフィルタ１３は、目標とするＩＦ周波数近傍のみを通す特性のフィルタである。すなわち、バンドパスフィルタ１３は、目標とするＩＦ周波数近傍以外の不要な信号を取り除き、復調部２０に出力する。

復調部２０は、変調方式がＣＰＦＳＫ（Continuous Phase Frequency Shift Keying）、ＧＦＳＫ（Gaussian Frequency-Shift Keying）、ＧＭＳＫ（Gaussian filtered Minimum Shift Keying）等の位相が連続的に変化するＦＳＫ変調方式の信号を復調する。復調部２０には、ミキシング部１０から直交入力信号Ｉ１０２と直交入力信号Ｑ１０３が入力される。復調部２０は、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３を復調し、復調信号１０４を生成する。そして、復調部２０は、復調信号１０４を誤差判定部３０に出力する。

誤差判定部３０は、復調部２０から入力される復調信号１０４のＤｕｔｙに基づいて、周波数誤差信号を生成する。誤差判定部３０は、判定回路３１と、調整回路３２と、を備える。判定回路３１は、遅延回路３３、３４、３５、３６と、加算器３７と、を備える。遅延回路３３、３４、３５、３６は、例えばフリップフロップで構成される。遅延回路３３、３４、３５、３６は、入力されるクロック１０５に基づいて復調信号１０４をそれぞれ遅延させた信号１０６、１０７、１０８、１０９を加算器３７に出力する。加算器３７は、遅延回路３３、３４、３５、３６からの出力信号１０６、１０７、１０８、１０９を加算して周波数誤差信号１１０を生成して調整回路３２に出力する。

調整回路３２は、例えば乗算器で構成される。調整回路３２には、加算器３７から周波数誤差信号１１０が入力されると共に、基準係数１１１が入力される。調整回路３２は、基準係数１１１に基づいて、周波数誤差信号１１０を正規化した周波数誤差信号１１２を生成して保持部４０に出力する。

保持部４０は、発振部５０におけるローカル信号１１６、１１７の周波数設定を保持し、誤差判定部３０から入力される、正規化された周波数誤差信号１１２に基づいて、当該周波数設定を更新する。すなわち、保持部４０は、減算器４１と、レジスタ４２と、を備える。減算器４１には、正規化された周波数誤差信号１１２と、目標とするＩＦ周波数１１３が入力される。減算器４１は、目標とするＩＦ周波数１１３と正規化した周波数誤差信号１１２の差を算出して補正値１１４を生成し、当該補正値１１４をレジスタ４２に出力する。レジスタ４２は、減算器４１から入力された、当該補正値１１４に基づいて、発振部５０におけるローカル信号１１６、１１７の周波数設定を更新し、更新した周波数設定を保持する。そして、レジスタ４２は、当該周波数設定を示す信号１１５を発振部５０に出力する。

発振部５０は、例えば複素Ｌｏ ＯＳＣ（ＮＣＯ：数値制御発振器）である。発振部５０は、レジスタ４２から入力される当該周波数設定を示す信号１１５に基づいて制御される。つまり、発振部５０は、周波数設定を示す信号１１５に比例した周波数で発振し、乗算器１２にローカル信号１１６、１１７を出力する。

このようにＡＦＣ回路１は、復調部２０と誤差判定部３０と保持部４０を用いて周波数誤差を算出し、当該周波数誤差を発振部５０にフィードバックし、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３のＩＦ周波数が目標とするＩＦ周波数になるように、発振部５０を制御している。

ここで、復調部２０と誤差判定部３０と保持部４０の動作を、図２、３を用いて説明する。図２、３の変調信号Ｉと変調信号Ｑは、図１の直交入力信号Ｉ１０２と直交入力信号Ｑ１０３が、線形な周波数の偏移で変調されている場合を周波数で表したものである。

先ず、目標とするＩＦ周波数１１３と、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３のＩＦ周波数がずれていない、図２に示す場合について説明する。
復調信号１０４は、復調部２０の出力信号を±１で表したものである。復調部２０は、復調信号１０４として、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３のＩＦ周波数が、目標とするＩＦ周波数１１３より高い場合は＋１、目標とするＩＦ周波数１１３より低い場合は−１を出力する。このとき、復調部２０は、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３のＩＦ周波数が、目標とするＩＦ周波数１１３と等しいため、復調信号１０４として５０％のＤｕｔｙの信号を出力する。

遅延回路３３は、復調信号１０４をクロック１０５で同期した出力信号１０６を加算器３７に出力する。遅延回路３４は、遅延回路３３の出力信号１０６に対してクロック１０５の１周期の時間Ｔｃｌｋだけ、遅延した出力信号１０７を加算器３７に出力する。遅延回路３５は、遅延回路３４の出力信号１０７に対してクロック１０５の１周期の時間Ｔｃｌｋだけ、遅延した出力信号１０８を加算器３７に出力する。遅延回路３６は、遅延回路３５の出力信号１０８に対してクロック１０５の１周期の時間Ｔｃｌｋだけ、遅延した出力信号１０９を加算器３７に出力する。

加算器３７は、出力信号１０６、１０７、１０８、１０９を加算した周波数誤差信号１１０を調整回路３２に出力する。周波数誤差信号１１０は周波数誤差を表している。このとき、遅延回路３３、３４、３５、３６には、上述のように周波数誤差が無い場合、５０％のＤｕｔｙの復調信号１０４が入力されるため、加算器３７は、周波数誤差信号１１０として、"０"を出力する。

次に、目標とするＩＦ周波数１１３に対して、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３のＩＦ周波数がずれている、図３の場合を説明する。
復調信号１０４は、上述の周波数誤差がない場合と同様に、復調部２０の出力信号を±１で表したものである。復調部２０は、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３のＩＦ周波数が、目標とするＩＦ周波数１１３に対してずれているため、Ｄｕｔｙが５０％ではない信号を出力する。

遅延回路３３、３４、３５、３６及び加算器３７は、図２と同様の動作を行う。このとき、遅延回路３３、３４、３５、３６には、周波数誤差がある場合、Ｄｕｔｙが５０％ではない復調信号１０４が入力されるため、加算器３７は、周波数誤差信号１１０として、周波数誤差を表す値"２"を出力する。このように、周波数誤差信号１１０は、図３の期待値が"０"と"１"の２シンボルあれば計算可能であるため、短いパイロット信号でも周波数誤差の調整が可能である。
調整回路３２は、周波数誤差信号１１０を基準係数１１１で乗算し、正規化した周波数誤差信号１１２を出力する。

その後、上述したように保持部４０は、正規化した周波数誤差信号１１２と目標とするＩＦ周波数１１３の差を算出し、発振部５０にフィードバックする。発振部５０は、当該正規化した周波数誤差信号１１２と目標とするＩＦ周波数１１３の差だけずれた周波数で発振し、直交入力信号Ｉ１０２と直交入力信号Ｑ１０３のＩＦ周波数は、目標とするＩＦ周波数１１３と略等しくなる。

このように、本実施の形態のＡＦＣ回路１は、比較的周波数が低い復調部２０の復調信号１０４を用いて周波数誤差を計算している。そのため、周波数誤差を計算する誤差判定部３０の動作速度を低くすることができ、消費電力を低くすることが可能である。

例えば、図２、図３の変調信号のように、線形な周波数の偏移で変調されており、周波数誤差信号１１０が周波数偏移Ｆｄｅｖ以内の場合、図１のクロック１０５の周波数Ｆｃｌｋは、式３で表される。
＜式３＞ Ｆｃｌｋ＝Ｄｒａｔｅ^２／Ｆｅｒｒ

このとき、Ｄｒａｔｅ＝１０ｋＨｚ、Ｆｅｒｒを５ｋＨｚとした場合、Ｆｃｌｋは２０ｋＨｚとなる。このように、ＩＦ周波数に関係のない復調信号１０４をオーバーサンプリングして周波数誤差を計算している。そのため、消費電力を低く抑えることが可能である。

しかも、周波数誤差がある場合に復調部２０の出力のＤｕｔｙが５０％でなくなる現象を利用し、ＩＦ周波数１１２に関係のない復調部２０の復調信号１０４を使い誤差判定部３０で周波数誤差を算出する。そのため、誤差判定部３０の動作速度が低くても当該周波数誤差を算出可能である。

また、誤差判定部３０は、フリップフロップで構成可能な遅延回路３３、３４、３５、３６と、遅延回路の数に合わせたビット幅の回路で構成可能な加算器３７で構成している。つまり、誤差判定部３０は、回路規模が大きくなるデジタルフィルタと包絡線検波器で構成していないので、回路面積を削減できる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 自動周波数制御回路（ＡＦＣ回路）
１０ ミキシング部
１２ 乗算器
１３ バンドパスフィルタ
２０ 復調部
３０ 誤差判定部、３１ 判定回路、３２ 調整回路、３３〜３６ 遅延回路、３７ 加算器
４０ 保持部、４１ 減算器、４２ レジスタ
５０ 発振部
１０１ アナログ入力信号
１０４ 復調信号
１０５ クロック
１０６〜１０９ 遅延回路の出力信号
１１０ 周波数誤差信号
１１１ 基準係数
１１２ 正規化された周波数誤差信号
１１３ 目標とするＩＦ周波数
１１４ 補正値
１１５ 周波数設定を示す信号
１１６、１１７ ローカル信号
２０４ デジタル出力信号
２０５ 目標とするＩＦ周波数
２０６ 周波数誤差信号Ｆｅｒｒ
２０７ 出力信号
２０８ バイナリデータ
２１１ デジタル信号Ｉ
２１３ デジタル信号Ｑ
２１２、２１４ 微分信号
２１５、２１６ 乗算信号
２１７ 密度信号
２１８ 出力信号Ｖｏｌｐｆ
２２０ 乗算誤差信号
２２１ 基準係数
２２２ 誤差信号
２２３ 周波数微調整信号
２２４ 合成入力信号
２２５ リファレンス入力信号
２２６ 入力信号Ｎ
２２７ ローカル発振信号
２２８ コサイン直交信号
２２９ サイン直交信号
３００ ＡＦＣ回路
３１０ 直交受信器
３１１ 乗算器
３２０ 復調器
３３０ デジタル周波数測定システム、３３１、３３２ 微分器、３３３、３３４ 乗算器、３３５ 減算器、３３６ デジタルフィルタ、３３７ 包絡線検波器
３４０ ループ、３４１ 結合回路、３４２ 調整回路、３４４ ＡＦＣ制御システム、３４５ 加算器、３４６ 水晶発振器、３４７ 直交発生器
１０２ 直交入力信号Ｉ、１０３ 直交入力信号Ｑ
２０２ アナログ直交入力信号Ｉ、２０３ アナログ直交入力信号Ｑ

Claims (3)

1. ローカル信号の周波数に基づいて、受信信号から変調信号を生成するミキシング部と、
   前記ミキシング部から入力される変調信号を復調する復調部と、
   前記復調部から入力される復調信号のＤｕｔｙに基づいて、周波数誤差信号を生成する誤差判定部と、
   前記ローカル信号の周波数設定を保持し、前記誤差判定部から入力される前記周波数誤差信号に基づいて、前記周波数設定を更新する保持部と、
   前記保持部から入力される前記周波数設定に基づいて前記ローカル信号の周波数を制御する発振部と、
   を備える自動周波数制御回路。
2. 前記誤差判定部は、判定回路と、調整回路と、を備え、
   前記判定回路は、入力されるクロックに基づいて前記復調信号を遅延させる、複数個の遅延回路と、前記複数の遅延回路から入力される、遅延した信号を加算して前記周波数誤差信号を生成する加算器と、を有し、
   前記調整回路は、基準係数に基づいて、正規化した周波数誤差信号を生成することを特徴とする請求項１に記載の自動周波数制御回路。
3. 前記保持部は、減算器と、レジスタと、を備え、
   前記減算器は、目標とするＩＦ周波数と前記正規化した周波数誤差信号との差を算出して補正値を生成し、
   前記レジスタは、前記補正値に基づいて、前記発振器の周波数設定を更新することを特徴とする請求項１又は２に記載の自動周波数制御回路。

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