JP2011035107A - 半導体装置 - Google Patents

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Japan
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semiconductor chip
wiring
semiconductor
exposed
chip
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Hiroyuki Uchiyama
博之 内山
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Micron Memory Japan Ltd
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Elpida Memory Inc
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Abstract

【課題】従来よりも、半導体チップ間の接続配線数を増加させた複数の半導体チップが接続されてなる半導体チップを用いた半導体装置を提供する。
【解決手段】一端１１ａ側においてチップ内部の第１の配線２２が露出した第１の半導体チップ１１と、一端１２ａ側においてチップ内部の第２の配線３２が露出した第２の半導体チップ１２と、を備え、露出された前記第１の配線２２と露出された前記第２の配線３２とが直接接続されることで、前記第１の半導体チップ１１と前記第２の半導体チップ１２とが、電気的に接続されていることを特徴とする半導体装置を提供する。
【選択図】図２

Description

本発明は、半導体装置に関する。
一般に、メモリ製品やメモリ混載ロジック製品は、プロセスが複雑で専用の構造を持つメモリセル部と、主にシリコン基板上に形成されるＭＯＳトランジスタ及び配線層で形成されるロジック部とが、同一半導体チップ上に形成されている。
しかしながら、メモリセル部とロジック部を同一半導体チップ上に形成する場合、メモリセル部の構造を形成するためのプロセスに伴う熱処理を、ロジック部にも施すこととなり、ロジック部の性能低下を招くという問題があった。
また、ＤＲＡＭのメモリセルにおけるＳＴＣ構造のように、微細化に伴う特性確保を高さ方向に嵩上げして行う場合、ロジック部では配線層間膜を厚くせざるを得なかった。その結果、配線間を接続するスルーホールが深くなり、加工が難しくなる、配線抵抗が高くなる、あるいは信頼性確保が困難になるという問題があった。
また、メモリセル部のトランジスタは、微細化が優先され、リーク電流の少ないものが求められるのに対し、ロジック部のトランジスタは、性能が優先される。したがって、不純物注入条件が、メモリセル部とロジック部とでは大きく異なり、専用のインプラ工程を行う必要があり、ウエハを処理する工程が増え、コストが増加するという問題があった。
更に、微細化が進むと、メモリセル用の三次元トランジスタや周辺回路用の歪みトランジスタのように、メモリセル部とロジック部で別々のトランジスタ形成が必要となり、その場合は、工程数が増加し、コストが増えるという問題があった。
このような問題を解決するため、例えば、図８（ａ）に示すような、ＤＲＡＭチップ１００内部のメモリセルアレイ部１０１と、メモリセルアレイ部１０１を制御するロウ系制御回路１０２と、カラム系制御回路１０３とを、図８（ｂ）に示すように、分離して、別々の半導体チップ１１１，１１２，１１３として、別々の製造プロセスで製造することが考えられる。
また、特許文献１には、複数の半導体チップを接続する方法が開示されている。すなわち、図９に示すように、半導体チップ１２１の側面に端子１２２を設け、別の半導体チップの側面に凹部１２３を設け、端子１２２と凹部１２３を嵌合することで接続する方法が記載されている。
なお、特許文献２には、複数の半導体装置の接続方法が開示されている。
特開平８−８３９２号公報 特開２００５−７９３８７号公報
ところで、半導体チップ間を接続する方法は、例えば、図１０に示すように、半導体チップ１３１，１３２上に設けられた各ボンディングパッド１３３，１３４同士を、ワイヤ１３５を用いて接続する方法が知られている。しかしながら、この方法では、ボンディングパッド１３３，１３４同士をワイヤ１３５で接続する方法なので、メモリアレイコントロール部と周辺回路を、例えば１０００本以上の配線で接続する必要があるが、現実には困難であるという問題があった。
また、特許文献１に記載されている方法も、半導体チップ１２１の側面に端子１２２ないし凹部１２３を設けなければならないので、十分な本数の配線を接続することができないという問題があった。
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、チップ内部の必要且つ密に配置された第１の配線がそのまま延在し、一端側において第１の配線が露出した第１の半導体チップと、同様にチップ内部の必要且つ密に配置された第２の配線がそのまま延在し、一端側において第２の配線が露出した第２の半導体チップと、を備え、露出された前記第１の配線と露出された前記第２の配線とが直接接続されることで、前記第１の半導体チップと前記第２の半導体チップとが、電気的に接続されていることを特徴とする。
本発明では、第１の半導体チップの露出された第１の配線と、第２の半導体チップの露出された第２の配線とを、直接接続するので、半導体チップ間の接続配線数を増加させることができる。
図１は、本発明の実施形態に係る半導体装置の一例を示す断面図である。 図２（ａ）は、本発明の実施形態に係る半導体チップの一例を示す斜視図で、図２（ｂ）は、図２（ａ）の一部を拡大した斜視図である。 図３は、本発明の実施形態に係る第１の半導体チップを示しており、図３（ａ）は斜視図で、図３（ｂ）は側面の部分拡大図である。 図４は、本発明の実施形態に係る第２の半導体チップを示しており、図４（ａ）は、斜視図で、図４（ｂ）は側面の部分拡大図である。 図５は、本発明の実施形態に係る第１の半導体チップ及び第２の半導体チップの製造工程を示す斜視図である。 図６（ａ）は、本発明の実施形態に係る第１の半導体チップの製造工程の一部を示す平面図で、図６（ｂ）は、第２の半導体チップの製造工程の一部を示す平面図である。 図７は、本発明の実施形態に係る半導体チップの一例を示す斜視図である。 図８（ａ）は、従来の半導体チップを示す平面図であり、図８（ｂ）は、従来の半導体チップを複数に分離して製造された様子を示す平面図である。 図９は、従来の半導体チップ同士の接続を示す斜視図である。 図１０は、従来の半導体チップ同士の接続を示す断面図である。
以下、本発明の一実施形態である半導体装置について、図面を参照して説明する。
本実施形態の半導体装置は、半導体チップを有するのであれば、どのような形状の半導体装置でも構わない。例えば、図１に示すように、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置１であっても構わず、一面２ａに複数の接続パッド３を有し、他面２ｂに接続パッドと電気的に接続された複数のランド（図示略）とを有する配線基板２と、配線基板２の一面２ａに搭載された半導体チップ４と、半導体チップ４の電極パッド５と配線基板２の接続パッド３とを電気的に接続するワイヤ６と、半導体チップ４とワイヤ６を覆う絶縁性樹脂からなる封止体７と、ランドに設けられた外部端子８（半田ボール）とから概略構成されていて構わない。
半導体チップ４は、第１の半導体チップ１１と第２の半導体チップ１２とが電気的に接続された構成となっており、図２（ａ）及び（ｂ）は、第１の半導体チップ１１と第２の半導体チップ１２との接続の様子を示している図である。
本実施形態では、第１の半導体チップ１１には、ＤＲＡＭメモリセルとメモリセルアレイを直接制御する回路のみを有するものを用いるが、どのようなものであっても構わない。例えば、メモリセルアレイのほか、センスアンプ、ワード線ドライバ、データバスのバッファや切替回路等を有するものでも構わない。また、本実施形態では、第２の半導体チップ１２には、メモリセルアレイ制御回路と接続され、製品外部とのデータや制御信号のやり取りを行う機能を有するものを用いるが、どのようなものであっても構わない。例えば、ワード線選択回路やセンスアンプ選択回路、メインアンプ、入出力回路を有するものであっても構わない。
第１の半導体チップ１１は、図３（ａ）及び（ｂ）に示すように、第１の半導体基板２１と、第１の半導体基板２１上に形成された第１の配線２２と、第１の半導体基板２１及び第１の配線２２を覆う第１の絶縁膜２３と、を有した構成となっている。
また、第２の半導体チップ１２は、図４（ａ）及び（ｂ）に示すように、第２の半導体基板３１と、第２の半導体基板３１上に形成された第２の配線３２と、第２の半導体基板３１及び第２の配線３２を覆う第２の絶縁膜３３と、を有した構成となっている。
なお、図３及び図４は、半導体チップ１１，１２を模式的に示しており、実際には、第１の配線２２及び第２の配線３２は、チップ内部の回路接続部と同等のピッチで配置されており、それぞれ必要に応じて１０００個以上設けられている。
第１の半導体チップ１１には、一端１１ａ側に、複数の第１の凹部２４が第１の絶縁膜２３の端角を切り欠くように設けられている。また、第１の凹部２４を設けることで、第１の凹部２４同士の間に第１の凸部２５が形成されている。
具体的には、第１の凹部２４は、第１の半導体チップ１１の一端１１ａ側において、所定間隔で複数、平面視略矩形状で、所定の深さｌを有して、第１の半導体チップ１１の上面１１ｃ(第１の絶縁膜２３の表面２３ｃ）と、第１の半導体チップ１１の端面１１ｄ（第１の絶縁膜２３の端面２３ｄ）を切り欠くように形成されている。これにより、第１の凸部２５は、第１の半導体チップ１１の端面１１ｄに向けて突出した形になる。
すなわち、第１の凹部２４と第１の凸部２５は、第１の半導体チップ１１の一辺２６に沿って交互に並んで形成されており、第１の半導体チップ１１の一端１１ａは、図３（ｂ）に示すように、側面から見た際に、第１の凹部２４と第１の凸部２５とで凹凸形状となるように構成されている。
また、各第１の凹部２４の底面２４ａには、それぞれ第１の配線２２の端子部２７が露出して配置されている。すなわち、第１の配線２２の大部分は、第１の絶縁膜２３によって覆われているが、第１の凹部２４においては、第１の絶縁膜２３が設けられていないので、第１の配線２２の端子部２７が露出して配置されている。
なお、一つの第１の凹部２４には、一つの端子部２７が露出するように第１の凹部２４の寸法が定まっている。また、第２の半導体チップ１２と電気的に接続させる必要のある全ての端子部２７が、露出するように第１の凹部２４が形成されている。すなわち、第１の凹部２４は、第２の半導体チップ１２と電気的に接続させる必要のある端子部２７の数と同じだけ、例えば１０００個以上設けられている。
また、第１の配線２２の端子部２７は、第１の半導体チップ１１の一辺２６に沿って並んで形成されている。
なお、図３（ａ）では、端子部２７の端面が半導体チップ１１の端面１１ｄ側に露出しているが、実際は端子部２７の上面が露出していればよく、端面の露出は必ずしも必要ではない。
第２の半導体チップ１２の一端１２ａ側には、切欠部３６が第２の絶縁膜３３に設けられている。具体的には、切欠部３６は、第２の半導体チップ１２の上面１２ｃ（第２の絶縁膜３３の表面３３ｃ）と、第２の半導体チップ１２の端面１２ｄ（第２の絶縁膜３３の端面）を切り欠くように、第２の半導体チップ１２の一辺３９に沿って設けられている。
また、切欠部３６を設けることで形成された露出面３７に、複数の第２の配線３２の端子部３８が露出している。
切欠部３６において露出させられた複数の第２の配線３２の端子部３８同士の間には、第２の凹部３４が設けられている。具体的には、第２の凹部３４は、第２の配線３２同士の間の露出面３７と、第２の半導体チップ１２の端面１２ｄを切り欠くように設けられている。
また、第２の配線３２の端子部３８と第２の凹部３４は、第２の半導体チップ１２の一辺３９に沿って交互に並んで形成されている。
また、第２の凹部３４は、第１の半導体チップ１１の一端１１ａ側と第２の半導体チップ１２の一端１２ａ側とが嵌合した際に、第１の半導体チップ１１の第１の凸部２５が嵌る溝である。したがって、第２の凹部３４の形状は、第１の凸部２５の形状に対応するように形成されており、第２の凹部３４の平面視形状は、第１の凸部２５の形状と同様であり、深さｍは、第１の凸部２５の高さ（第１の凹部２４の深さ）ｌと略同じに構成されている。
また、第２の凹部３４を設けることで、第２の凹部３４同士の間に第２の凸部３５が形成されている。すなわち、第２の凹部３４と第２の凸部３５は、第２の半導体チップ１２の一辺３９に沿って交互に並んで形成されており、第２の半導体チップ１２の一端１２ａは、図４（ｂ）に示すように、側面から見た際に、第２の凹部３４と第２の凸部３５とで凹凸形状となるように構成されている。
また、第２の凸部３５上には、第２の配線３２の端子部３８が位置しており、第２の凸部３５は、第２の半導体チップ１２の端面１２ｄに向けて突出した形となっている。
なお、図４（ａ）では、端子部３８の端面が半導体チップ１２の端面１２ｄ側に露出しているが、実際は端子部３８の上面が露出していればよく、端面の露出は必ずしも必要ではない。
また、本実施形態の半導体チップ４は、図２（ａ）及び（ｂ）に示すように、第１の半導体チップ１１の一端１１ａ側と第２の半導体チップ１２の一端１２ａ側とが、それぞれ一面１１ｃ，１２ｃが対向するように配置されて、嵌合して形成されている。
具体的には、複数の第２の凹部３４に、それぞれ対応する第１の半導体チップ１１の第１の凸部２５が嵌合される。また、同時に、複数の第１の凹部２４に、それぞれ対応する第２の半導体チップ１２の第２の凸部３５が嵌合される。
これにより、第１の凹部２４内で露出された第１の配線２２の端子部２７と、対応する切欠部３６において露出された第２の凸部３５上の第２の配線３２の端子部３８とが接続され、第１の半導体チップ１１と第２の半導体チップ１２とが、電気的に接続される。
第１の配線２２及び第２の配線３２は、チップ内部の回路部と同等のピッチで配置されており、従来技術では接続できなかった、ロウ系あるいはカラム系の選択信号、チップ内部のローカル入力線等の配線が接続される。
なお、第１の凹部２４内にメタルが設けられていることが好ましい。具体的には、第１の凹部２４内の底面がＡｌ等の比較的柔軟性のあるメタルによって覆われた形状であることが好ましい。これにより、第１の半導体チップ１１と第２の半導体チップ１２とを嵌合した際に、各半導体チップ１１，１２の凹部２４，３４にかかる応力を緩和させることができる。
また、第１の半導体チップ１１の一端１１ａ側と第２の半導体チップ１２の一端１２ａ側とが嵌合している部分を、樹脂で固定することが好ましい。これにより、第１の半導体チップ１１と第２の半導体チップ１２との接続強度を向上させることができる。
また、露出された第１の配線２２及び第２の配線３２に、例えば無電解めっき等を用いてＡｕ等の比較的柔軟性のある金属を成膜することが好ましい。これにより、接続時のストレス緩和と接続抵抗低減を図ることができる。
次に、本実施形態の半導体チップ４の製造方法について説明する。
まず、ＤＲＡＭメモリセルに最適化された製造プロセスを用いて、図５に示すような、ダイシング後に第１の半導体基板２１となる半導体ウェハ４１の製品領域４２に、各種素子と第１の配線２２を形成する。図示しないが、製品領域４２には、ＤＲＡＭメモリセルアレイの他、例えばセンスアンプ、ワードドライバが配置される。また、第１の配線２２は、製品領域４２の一端側まで延在するように形成する。その後、製品領域４２に各種素子と第１の配線２２を覆うように第１の絶縁膜２３を積層する。
次に、図６（ａ）に示すように、第１の絶縁膜２３にパターン４３を載せ、このパターン４３をマスクとして第１の絶縁膜２３をパターニングし、第１の凹部２４を形成する。この際、第１の配線２２の端子部２７が露出するようにする。また、同時に第１の凸部２５も形成する。
なお、第１の配線２２の端子部２７を露出させる必要から、パターン４３は、第１の配線２２の端子部２７以外をマスクするように形成する（第１の配線２２の端部のみ反転パターンで形成する）。また、パターン４３を形成する際は、製品領域４２の一端４２ａの外方までマスクするように形成する。これにより、ダイシング後、第１の半導体チップ１１は、一端１１ａ側の側面から見た際に、精度良い凹凸形状に形成される。
その後、図５に示すように、半導体ウェハ４１をダイシングライン４４でダイシングして第１の半導体チップ１１ごとに個別分離する。以上の工程によって、第１の半導体チップ１１が得られる。
また、上記第１の半導体チップ１１を製造する工程とは別に、ＭＯＳトランジスタの性能を最大限発揮する製造プロセス、あるいは製造コストを可能な限り抑えた製造プロセスを用いて、図５に示すような、ダイシング後に第２の半導体基板３１となる半導体ウェハ４５の製品領域４６に、各種素子と第２の配線３２を形成する。図示しないが、製品領域４６には、例えばセンスアンプ選択回路、メインアンプ、ＤＲＡＭ外部との接続用制御回路と接続パッド等が配置される。また、第２の配線３２は、製品領域４６の一端４６ａ側まで延在するように形成する。その後、製品領域４６に各種素子と第２の配線３２を覆うように第２の絶縁膜３３を積層する。
次に、図６（ｂ）に示すように、第２の絶縁膜３３にパターン４７を載せ、このパターン４７をマスクとして第２の絶縁膜３３をパターニングし、切欠部３６を形成する。この際、第２の配線３２の端子部３８が露出するようにする。
なお、第２の配線３２の端子部３８を露出した露出面３７を形成する必要から、パターン４７は、第２の配線３２の端子部３８及び各端子部３８間上の第２の絶縁膜３３が除去されるように形成する。また、パターン４７を形成する際は、製品領域４６の一端４６ａの外方までマスクするように形成する。これにより、ダイシング後、第２の半導体チップ１２は、一端１２ａ側の側面から見た際に、精度良い凹凸形状に形成される。
次に、複数の露出された第２の配線３２の端子部３８のそれぞれの間を、さらに掘り下げて除去し、第２の凹部３４を形成する。具体的には、第２の配線３２の端子部３８をマスクとして、高選択エッチング等を用いることによって形成する。また、同時に、第２の凸部３５も形成する。
その後、図５に示すように、半導体ウェハ４５をダイシングライン４８でダイシングして第２の半導体チップ１２ごとに個別分離する。以上の工程によって、一端１２ａ側に第２の凹部３４が設けられた第２の半導体チップ１２が得られる。
次に、上記工程で作製された第１の半導体チップ１１及び第２の半導体チップ１２とを嵌合する。具体的には、第２の半導体チップ１２の第２の凹部３４に、第１の半導体チップ１１の第１の凸部２５を嵌合する。また、同時に、第１の半導体チップ１１の第１の凹部２４に、第２の半導体チップ１２の第２の凸部３５を嵌合する。これにより、第２の凸部３５上に位置した第２の配線３２の端子部３８が、第１の凹部２４内の第１の配線２２の端子部２７に接続する。
以上のようにして、本実施形態の第１の半導体チップ１１と第２の半導体チップ１２とが嵌合した半導体チップ４が形成される。
なお、図示しないが、必要に応じてさらにロウ系選択回路や制御回路を搭載した第３の半導体チップを別ウェハで製造し、半導体チップ１１の別の一端に同様の方法で接続する場合もある。
本実施形態では、第１の半導体チップ１１のチップ内回路部と同等のピッチで配線されている第１の配線２２と、第２の半導体チップ１２のチップ内回路部と同等のピッチで配線されている第２の配線３２とを、直接接続するので、半導体チップ１１，１２間の接続配線数を増加させることができ、例えば１０００本以上もの配線を接続させることもできる。
また、第１の半導体チップ１１の一端１１ａ側に設けられた第１の凹部２４と、第２の半導体チップ１２の一端１２ａ側に設けられた第２の凹部３４とを嵌合させて、第１の配線２２と第２の配線３２を直接接続させるので、精度良く位置合わせをすることができ、接続不良を回避することができる。
また、従来の半導体チップの内部配線と同等数の配線の接続が可能となるため、プロセスが複雑で専用の構造を持つメモリセル部と、メモリセル部を制御するロジック部を別々のウエハで製造し、チップ分割後に接続することが可能となる。これにより、メモリセル部を形成するためのプロセスに伴う熱処理が、ロジック部に影響を与えることがなくなり、ロジック部のデバイスの性能を高めることができる。
また、ＤＲＡＭのメモリセルにおけるＳＴＣ構造のように、微細化に伴う特性確保を高さ方向に嵩上げして行う場合でも、ロジック部とメモリセル部を別々に製造するので、ロジック部の配線構造を最適化することができる。これにより、歩留まり向上や配線抵抗低減、あるいは信頼性確保を図ることができる。
また、メモリセル部とロジック部のトランジスタ形成プロセスをそれぞれ専用化できるため、メモリセル部とロジック部の領域分けのリソグラフィ工程が不要になり、コスト低減が図れる。加えて、ＬＤＤ長や不純物注入も専用化できるため、それぞれのデバイス性能向上も図れる。更に、微細化に対応して導入したいメモリセル用の三次元トランジスタや周辺回路用の歪みトランジスタが容易に採用可能となる。
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態では、第１の半導体チップ１１として、ＤＲＡＭメモリセルとメモリセルアレイを直接制御する回路のみを有するものを用いたが、センスアンプ、ワード線ドライバ、データバスのバッファや制御回路等を有するものを用いても構わない。
また、２つの半導体チップを嵌合させる場合について説明したが、図７に示すように、３つ以上の半導体チップ５１，５２，５３を嵌合させても構わない。
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
１・・・半導体装置、１１・・・第１の半導体チップ、１１ａ・・・第１の半導体チップの一端、１２・・・第２の半導体チップ、１２ａ・・・第２の半導体チップの一端、２２・・・第１の配線，２１・・・第１の半導体基板、２３・・・第１の絶縁膜、２４・・・第１の凹部、２５・・・第１の凸部、２７・・・第１の配線の端子部、３１・・・第２の半導体基板、３２・・・第２の配線、３３・・・第２の絶縁膜、３４・・・第２の凹部、３５・・・第２の凸部、３６・・・切欠部、３８・・・第２の配線の端子部

Claims (4)

  1. 一端側においてチップ内部の第１の配線が露出した第１の半導体チップと、
    一端側においてチップ内部の第２の配線が露出した第２の半導体チップと、を備え、
    露出された前記第１の配線と露出された前記第２の配線とが直接接続されることで、前記第１の半導体チップと前記第２の半導体チップとが、電気的に接続されていることを特徴とする半導体装置。
  2. 第１の半導体基板と、前記第１の半導体基板上に形成された複数の第１の配線と、前記第１の半導体基板及び前記第１の配線を覆う第１の絶縁膜と、を有する第１の半導体チップと、
    第２の半導体基板と、前記第２の半導体基板上に形成された第２の配線と、前記第２の半導体基板及び前記第２の配線を覆う第２の絶縁膜と、を有する半導体チップであって、その一端が前記第１の半導体チップの一端に接続された第２の半導体チップと、を備え、
    前記第１の半導体チップの一端側には、前記複数の第１の配線の各端子部をそれぞれ露出させる第１の凹部が前記第１の絶縁膜に複数設けられるとともに、前記第１の凹部同士の間に複数の第１の凸部が設けられ、
    前記第２の半導体チップの一端側には、前記複数の第２の配線の各端子部を露出させる切欠部が前記第２の絶縁膜に設けられるとともに、前記複数の第２の配線の各端子部同士の間に第２の凹部が設けられ、
    前記複数の第１の凸部が前記複数の第２の凹部にそれぞれ嵌合されるとともに、前記切欠部に露出する前記第２の配線の端子部が前記第１の凹部内の前記第１の配線の端子部に接続されていることを特徴とする半導体装置。
  3. 前記第１の凹部内にメタルが埋め込まれていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の半導体チップと前記第２の半導体チップとの嵌合部分が、樹脂で固定されていることを特徴とする請求項２または請求項３に記載の半導体装置。
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