JP2011013471A - 検査回路構造及びディスプレイパネル - Google Patents

Abstract

【課題】ディスプレイパネルの表示領域の外側に検査回路構造を有する構成において、当該表示領域の外側の面積を小さくする。
【解決手段】表示領域１２の外側に形成された検査回路構造が、隣接する２本の信号線５に接続された電流路を有するスイッチ素子３３，３４と、隣接する２本の走査線４に接続された電流路を有するスイッチ素子３６，３７と、スイッチ素子３３とスイッチ素子３４の接続点に接続された配線３１と、素子３６と素子３７の接続点に接続された配線３９と、素子３３，３４，３６，３７の制御端子に接続された配線３２と、を有する。配線３２を介して信号電圧を印加してこれら素子３３，３４，３６，３７の電流路を導通状態にし、配線３１及び配線３９からこれら素子３３，３４，３６，３７を介して各信号線５及び各走査線４に検査用信号を供給し、表示領域１２の複数の画素の検査を行う。
【選択図】図２

Description

本発明は、検査回路構造及びディスプレイパネルに関する。

液晶ディスプレイパネルや有機ＥＬディスプレイパネルには、表示領域内に走査線、信号線及びＴＦＴ等が形成されたアクティブマトリクス駆動型のものがある。アクティブマトリクス駆動型ディスプレイパネルにＩＣチップや可撓性回路シート等を取り付けて、それを出荷する。

ところで、ディスプレイパネルの製造工程における様々な要因によって、不良品が発生することがあるので、ＩＣチップや可撓性回路シート等を無駄に使用しないために、ＩＣチップや可撓性回路シート等をディスプレイパネルに取り付ける前に、ディスプレイパネルの表示検査を行うための検査回路構造をディスプレイパネルの表示領域の外側に形成したものがある（例えば、特許文献１参照）。

ディスプレイパネルの検査を行うために、ディスプレイパネルの製造時において走査線、信号線及びＴＦＴ等のパターニングと同時に、表示領域の外側に検査回路構造もパターニングする。検査回路構造は、各走査線や各信号線に接続された複数のスイッチ素子（ＴＦＴ）等からなる。そして、検査時に各スイッチ素子をオン状態にし、走査線や信号線に信号を入力して、表示領域の表示状態が良好であるか不良であるかを検査する。

特開２００６−２７６３６８号公報

ところで、検査用のスイッチ素子は走査線、信号線ごとに設けられている。そのため、検査用のスイッチ素子が形成されている領域が大きくなる。つまり、ディスプレイパネルの全体の面積に対して、表示領域の外側の面積の割合が増えてしまうとともに表示領域の面積の割合が減ってしまう。
そこで、本発明が解決しようとする課題は、ディスプレイパネルの表示領域の外側に検査回路構造を有する構成において、ディスプレイパネルの表示領域の外側の面積を小さくできるようにすることである。

以上の課題を解決するために、本発明によれば、
検査回路構造が、
複数の信号線と、前記複数の信号線に交差して配列された複数の走査線と、前記各信号線と前記各走査線の交点近傍に配設された複数の画素とを有する表示領域を備えるディスプレイパネルに形成される、前記各画素の検査を行うための検査回路構造であって、
前記表示領域の外側に形成され、隣接する２本の前記信号線又は隣接する２本の前記走査線に電流路の一端が接続され、前記電流路が接続された２つのスイッチ素子と、
前記表示領域の外側に形成され、前記各スイッチ素子を介して前記隣接する２本の信号線又は前記隣接する２本の走査線に検査用信号を供給する第１の検査用配線と、
前記表示領域の外側に形成され、前記各スイッチ素子に、該各スイッチ素子の導通状態を制御する制御信号を供給する第２の検査用配線と、
を備えることとした。

好ましくは、前記２つのスイッチ素子は第１のスイッチ素子と第２のスイッチ素子とを有し、前記第１のスイッチ素子の電流路の一端と前記第２のスイッチ素子の電流路の一端が前記隣接する２本の信号線又は前記隣接する２本の走査線にそれぞれ接続され、
前記第１の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の電流路の接続点に接続され、前記第２の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の制御端子に共通に接続されていることとした。
好ましくは、前記第２の検査用配線は前記制御信号が印加される制御信号入力端子を有し、該入力端子に、前記制御信号として、前記各画素の検査を実行するときに前記各スイッチ素子の電流路を導通状態とする第１の信号電圧が印加され、前記各画素の検査を実行しないときに前記各スイッチ素子の電流路を非導通状態とする第２の信号電圧が印加されることとした。
好ましくは、前記第１の検査用配線は、前記隣接する２本の信号線に前記検査用信号を供給する信号線検査用配線と、前記隣接する２本の走査線に前記検査用信号を供給する走査線検査用配線と、を有し、前記信号線検査用配線は前記検査用信号が印加される第１の検査用信号入力端子を有し、前記走査線検査用配線は前記検査用信号が印加される第２の検査用信号入力端子を有することとした。
好ましくは、前記検査回路構造が、前記第１の検査用配線からその第１の検査用配線の片側に延出し、櫛歯状に配列された複数の共通入力電極と、前記第２の検査用配線は前記第１の検査用配線に沿って形成され、該第２の検査用配線からその第２の検査用配線の片側に延出し、櫛歯状に配列され、前記各共通入力電極の両側に配置された複数の制御電極と、前記各制御電極の両側のうち前記共通入力電極の反対側に配置され、櫛歯状に配列され、前記複数の走査線又は前記複数の信号線にそれぞれ接続された複数の出力電極と、を備え、前記第１のスイッチ素子は、前記共通入力電極と、前記共通入力電極の一方の片側に配置された前記制御電極及び前記出力電極とを有して構成され、前記第２のスイッチ素子は、前記共通入力電極と、前記共通入力電極の他方の片側に配置された前記制御電極及び前記出力電極とを有して構成されていることとした。
好ましくは、前記複数の共通入力電極は前記第２の検査用配線を跨るようにして設けられていることとした。
好ましくは、前記ディスプレイパネルは、前記表示領域の外側に形成され、複数の接続パッドを有するドライバ搭載領域と、前記表示領域の外側に形成され、前記複数の信号線及び前記複数の走査線と前記複数の接続パッドとを接続する引き回し配線群と、を有し、前記各スイッチ素子は、前記表示領域の外側における前記引き回し配線群が設けられていない側に設けられていることとした。
好ましくは、前記ディスプレイパネルは、前記表示領域の外側に形成され、複数の接続パッドを有するドライバ搭載領域と、前記表示領域の外側に形成され、前記複数の信号線の端部及び前記複数の走査線の端部と前記複数の接続パッドとを接続する引き回し配線群と、を有し、前記各スイッチ素子は、前記表示領域の外側における前記複数の信号線の端部及び前記複数の走査線の端部の近傍に設けられていることとした。
好ましくは、前記ディスプレイパネルは、前記表示領域の外側に形成された、前記複数の信号線及び前記複数の走査線に接続される複数の接続パッドを有するドライバ搭載領域を有し、前記各スイッチ素子は、前記複数の接続パッドに接続されて、前記ドライバ搭載領域に設けられていることとした。

本発明によれば、ディスプレイパネルが、複数の信号線と、前記複数の信号線に交差して配列された複数の走査線と、前記各信号線と前記各走査線の交点近傍に配設された複数の画素と、が形成された表示領域と、前記表示領域の外側に形成され、隣接する２本の前記信号線又は隣接する２本の前記走査線に電流路の一端が接続され、前記電流路が接続された２つのスイッチ素子と、前記表示領域の外側に形成され、前記各スイッチ素子を介して前記隣接する２本の信号線又は前記隣接する２本の走査線に検査用信号を供給する第１の検査用配線と、前記表示領域の外側に形成され、前記各スイッチ素子に、該各スイッチ素子の導通状態を制御する制御信号を供給する第２の検査用配線と、を備えることとした。

好ましくは、前記２つのスイッチ素子は第１のスイッチ素子と第２のスイッチ素子とを有し、前記第１のスイッチ素子の電流路の一端と前記第２のスイッチ素子の電流路の一端が前記隣接する２本の信号線又は前記隣接する２本の走査線にそれぞれ接続され、前記第１の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の電流路の接続点に接続され、前記第２の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の制御端子に共通に接続されていることとした。
好ましくは、前記第２の検査用配線は前記制御信号が印加される制御信号入力端子を有し、該入力端子に、前記制御信号として、前記各画素の検査を実行するときに前記各スイッチ素子の電流路を導通状態とする第１の信号電圧が印加され、前記各画素の検査を実行しないときに前記各スイッチ素子の電流路を非導通状態とする第２の信号電圧が印加されることとした。
好ましくは、前記第１の検査用配線は、前記隣接する２本の信号線に前記検査用信号を供給する信号線検査用配線と、前記隣接する２本の走査線に前記検査用信号を供給する走査線検査用配線と、を有し、前記信号線検査用配線は前記検査用信号が印加される第１の検査用信号入力端子を有し、前記走査線検査用配線は前記検査用信号が印加される第２の検査用信号入力端子を有することとした。
好ましくは、前記ディスプレイパネルは、前記第１の検査用配線からその第１の検査用配線の片側に延出し、櫛歯状に配列された複数の共通入力電極と、前記第２の検査用配線は前記第１の検査用配線に沿って形成され、該第２の検査用配線からその第２の検査用配線の片側に延出し、櫛歯状に配列され、前記各共通入力電極の両側に配置された複数の制御電極と、前記各制御電極の両側のうち前記共通入力電極の反対側に配置され、櫛歯状に配列され、前記複数の走査線又は前記複数の信号線にそれぞれ接続された複数の出力電極と、を備え、前記第１のスイッチ素子は、前記共通入力電極と、前記共通入力電極の片側に配置された前記制御電極及び前記出力電極とを有して構成され、前記第２のスイッチ素子は、前記共通入力電極と、前記共通入力電極のもう片側に配置された前記制御電極及び前記出力電極とを有して構成されていることとした。
好ましくは、前記複数の共通入力電極は前記第２の検査用配線を跨るようにして設けられていることとした。

本発明によれば、第１のスイッチ素子、第２のスイッチ素子を高密度に配置することができる。そのため、第１のスイッチ素子及び第２のスイッチ素子が形成されている領域を小さくすることができ、表示領域の外側の領域の面積を小さくすることができる。

本発明の実施の形態におけるディスプレイパネルの平面図である。 同実施形態におけるディスプレイパネルの概略平面図である。 同実施形態におけるディスプレイパネルの等価回路図である。 図１に示されたＡ部を拡大して示した平面図である。 図４に示されたV−Vに沿った面の断面図である。 図４に示されたV−Vに沿った面の断面図である。 図１に示されたＢ部を拡大して示した平面図である。 図７に示されたVIII−VIIIに沿った面の断面図である。 図７に示されたVIII−VIIIに沿った面の断面図である。 検査用配線の端部における検査用パッド部の断面図である。 検査用配線の端部における検査用パッド部の断面図である。 変形例におけるディスプレイパネルの概略平面図である。 変形例におけるディスプレイパネルの概略平面図である。

以下に、本発明を実施するための形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

図１は、検査対象のディスプレイパネル１の概略平面図である。図２は、ディスプレイパネル１の概略平面図である。図３は、ディスプレイパネル１の等価回路図である。

このディスプレイパネル１は、アクティブマトリクス駆動方式のものである。このディスプレイパネル１では、ＴＦＴ基板２に対向基板３が対向し、対向基板３の縁部分に沿って枠状に設けられたシール材がＴＦＴ基板２と対向基板３との間に挟持され、そのシール材によってＴＦＴ基板２と対向基板３が接着されている。ＴＦＴ基板２と対向基板３との間であってシール材の内側には液晶が封入されている。

ＴＦＴ基板２のサイズは対向基板３のサイズよりも大きく、ＴＦＴ基板２の一部が対向基板３の縁からはみ出ている。ＴＦＴ基板２と対向基板３が重なった部分が表示領域１２である。ＴＦＴ基板２の表示領域１２内には、複数の走査線４が互いに平行となって水平方向（横方向）に延びるように設けられているとともに、複数の信号線５が互いに平行となって垂直方向（縦方向）に延びるように設けられている。また、ＴＦＴ基板２には複数の画素スイッチ素子６及び複数の画素電極が形成され、これら画素スイッチ素子６がマトリクス状に配列されているとともに、これら画素電極がＴＦＴ基板２の表面においてマトリクス状に配列されている。画素スイッチ素子６が走査線４と信号線５の各交差部に配置されている。画素スイッチ素子６は薄膜トランジスタであり、画素スイッチ素子６のゲート電極が走査線４に接続され、画素スイッチ素子６のソース電極、ドレイン電極の一方が信号線５に接続され、他方が透明な画素電極に接続されている。一方、対向基板３の両面のうちＴＦＴ基板２に向き合う面に透明な共通電極が成膜され、画素電極と共通電極との間に液晶が挟まれ、画素電極と共通電極の間に液晶キャパシタ７が構成される。１つの画素スイッチ素子６と１つの液晶キャパシタ７が１画素を構成している。なお、各画素は更に画素電極と保持容量電極により形成され、信号線５より書き込まれた電荷を保持するための保持容量Ｃｓを有するが、図３においては便宜上省略した。

図１に示すように、ＴＦＴ基板２のうち対向基板３の縁からはみ出た部分の表面には複数の接続パッド４０と端子３２ｂとが形成されたチップ搭載領域１０があり、そのチップ搭載領域１０の上には、検査後にＩＣチップが搭載される。チップ搭載領域１０上に搭載されるＩＣチップには、ディスプレイパネル１を駆動するドライバが内蔵されている。

また、ＴＦＴ基板２のうち対向基板３の縁からはみ出た部分には、配線群８及び配線群９が形成されている。配線群８はチップ搭載領域１０の各接続パッド４０と複数の走査線４とを接続する複数の引き回し配線の集まりであり、引き回し配線は表示領域１２から延長された複数の走査線４の端部に接続されて、各走査線４の端部からチップ搭載領域１０の各接続パッドにかけて形成されている。配線群９はチップ搭載領域１０の各接続パッド４０と複数の信号線５とを接続する複数の引き回し配線の集まりであり、引き回し配線は表示領域１２から延長された複数の信号線５の端部に接続されて、各信号線５の端部からチップ搭載領域１０の各接続パッド４０にかけて形成されている。

ＴＦＴ基板２のうち対向基板３に重なった部分（表示領域１２）の外側の領域１１には、検査回路構造が形成されている。領域１１内に形成された検査回路構造について図２〜図６を用いて説明する。図４は、図１に示されたＡ領域を拡大して示した平面図である。図５、図６は、図４に示されたV−Vに沿った面の矢視断面図である。なお、図４では、図面を見やすくするために配線及び電極を示す。

図２〜図４に示すように、領域１１には、検査用配線３１，３２，３９が形成されている。検査用配線３１，３２，３９は、例えば対向基板３の縁（表示領域１２の上の縁）に沿うとともに、互いに平行に設けられている。

一方、信号線５は表示領域１２からその表示領域１２の上の領域１１に延長するように設けられている。これら最も左端にある信号線５を一番目としてその信号線５から数えて奇数番目の信号線５はスイッチ素子３３を介して検査用配線３１に接続され、偶数番目の信号線５はスイッチ素子３４を介して検査用配線３１に接続され、検査用配線３１の一端は検査用パッドをなす端子３１ｂに接続されている。端子３１ｂは本発明の第１の検査用信号入力端子に相当する。

これらスイッチ素子３３とスイッチ素子３４が、水平方向（走査線４に平行な方向）に沿って一列に配列されている。即ち、これらスイッチ素子３３とスイッチ素子３４は、表示領域１２の上の縁に沿って一列に配列されている。また、スイッチ素子３３とスイッチ素子３４が交互になるように配列されている。

図３、図４に示すように、スイッチ素子３３，３４は薄膜トランジスタである。本実施形態におけるスイッチ素子３３，３４をなす薄膜トランジスタはｎチャネル型の薄膜トランジスタである。スイッチ素子３３は、ソース電極３３ａと共通ドレイン電極３５とゲート電極３３ｂとを有して、ソース電極３３ａと共通ドレイン電極３５との間に電流路を有する。スイッチ素子３４は、ソース電極３４ａと共通ドレイン電極３５とゲート電極３４ｂとを有して、ソース電極３４ａと共通ドレイン電極３５との間に電流路を有する。
スイッチ素子３３のソース電極３３ａは、奇数番目の信号線５に接続されて、信号線５と一体成形されている。スイッチ素子３４のソース電極３４ａは、偶数番目の信号線５に接続されて、信号線５と一体成形されている。これらソース電極３３ａとソース電極３４ａは、検査用配線３１，３２に沿って一列に配列されている。また、これらソース電極３３ａとソース電極３４ａが交互になるように配列されている。

スイッチ素子３３のゲート電極３３ｂは、検査用配線３２に接続されて、検査用配線３２と一体成形されたものである。スイッチ素子３４のゲート電極３４ｂは、検査用配線３２に接続されて、検査用配線３２と一体成形されたものである。ゲート電極３３ｂ，３４ｂは制御電極である。検査用配線３２の一端はチップ搭載領域１０に形成された端子３２ｂに接続されている。端子３２ｂは本発明における制御信号入力端子に相当する。

これらゲート電極３３ｂとゲート電極３４ｂは、交互になって、検査用配線３２に沿って櫛歯状に配列されている。これらゲート電極３３ｂ，３４ｂは何れも、検査用配線３２から検査用配線３２の片側に延び出ており、これらゲート電極３３ｂ、３４ｂの延び出る向きは、検査用配線３２に対して直交する向きであって、表示領域１２に向かう向きである。平面視して、検査用配線３２と、複数のゲート電極３３ｂと、複数のゲート電極３４ｂによって櫛形を成しており、ゲート電極３３ｂ、ゲート電極３４ｂが歯部となっている。

スイッチ素子３３のドレイン電極と、それの一方の隣のスイッチ素子３４のドレイン電極が共通しており、スイッチ素子３３のドレイン電極とそれの一方の隣のスイッチ素子３４のドレイン電極が共通ドレイン電極３５となっている。共通ドレイン電極３５は、検査用配線３１に接続されて、検査用配線３１と一体成形されている。

複数の共通ドレイン電極３５は、検査用配線３１に沿って櫛歯状に配列されている。また、これら共通ドレイン電極３５は、検査用配線３１から検査用配線３１の片側に延び出ており、これら共通ドレイン電極３５の延び出る向きは、検査用配線３１に対して直交する向きであって、表示領域１２に向かう向きである。また、共通ドレイン電極３５は、検査用配線３１からソース電極３３ａとソース電極３４ａの間に延出している。また、共通ドレイン電極３５は、検査用配線３２を跨るようにして設けられている。平面視して、検査用配線３１と、複数の共通ドレイン電極３５によって櫛形を成しており、共通ドレイン電極３５が歯部となっている。

また、平面視して、共通ドレイン電極３５の両側にゲート電極３３ｂ、３４ｂがそれぞれ配置され、共通ドレイン電極３５の片側がゲート電極３３ｂの片側に重なり、ゲート電極３３ｂのもう片側がソース電極３３ａに重なっている。共通ドレイン電極３５のもう片側がゲート電極３４ｂの片側に重なり、ゲート電極３４ｂのもう片側がソース電極３４ａに重なっている。

図５に示すように、ゲート電極３３ｂ及びゲート電極３４ｂは、ＴＦＴ基板２のベースとなるガラス基板２１の上に形成されている。検査用配線３２もガラス基板２１の上に形成されている。図３に示された走査線４や画素スイッチ素子６のゲート電極もガラス基板２１の上に形成されている。ガラス基板２１上にゲート絶縁膜２２が成膜され、ゲート電極３３ｂ、ゲート電極３４ｂ、検査用配線３２、走査線４及び画素スイッチ素子６のゲート電極がゲート絶縁膜２２によって被覆されている。

ゲート絶縁膜２２の上であってゲート電極３３ｂ，３４ｂに対応する位置には、スイッチ素子３３，３４に共通の半導体膜３３ｄが形成されている。半導体膜３３ｄの上であってゲート電極３３ｂに対応する位置には、チャネル保護膜３３ｅが形成され、半導体膜３３ｄの上であってゲート電極３４ｂに対応する位置には、チャネル保護膜３４ｅが形成されている。半導体膜３３ｄの上であってチャネル保護膜３３ｅ，３４ｅの間に不純物半導体膜３３ｆが形成され、その不純物半導体膜３３ｆの上に共通ドレイン電極３５が形成されている。また、半導体膜３３ｄの上に不純物半導体膜３３ｇが形成され、その不純物半導体膜３３ｇが不純物半導体膜３３ｆに対して離れており、その不純物半導体膜３３ｇの上にソース電極３３ａが形成されている。半導体膜３３ｄの上に不純物半導体膜３４ｇが形成され、その不純物半導体膜３３ｇ，３３ｆから離れており、その不純物半導体膜３４ｇの上にソース電極３４ａが形成されている。

表示領域１２においては、画素スイッチ素子６の半導体膜、２つの不純物半導体膜、チャネル保護膜、ソース電極及びドレイン電極がゲート絶縁膜２２の上に形成されている。また、信号線５もゲート絶縁膜２２の上に形成されている。

ゲート絶縁膜２２上に絶縁性のオーバーコート膜２３が成膜されている。スイッチ素子，３４の半導体膜３３ｄ、チャネル保護膜３３ｅ，３４ｅ、不純物半導体膜３３ｇ，３４ｇ、ソース電極３３ａ，３４ａ、不純物半導体膜３３ｆ及び共通ドレイン電極３５がオーバーコート膜２３によって被覆されている。検査用配線３１もオーバーコート膜２３によって被覆されている。また、画素スイッチ素子６の半導体膜、２つの不純物半導体膜、チャネル保護膜、ソース電極及びドレイン電極もオーバーコート膜２３によって被覆されている。信号線５もオーバーコート膜２３によって被覆されている。

なお、図５では、半導体膜３３ｄがスイッチ素子３３，３４に共通したものであるが、図６に示すように、スイッチ素子３３の半導体膜３３ｈとスイッチ素子３４の半導体膜３４ｈが分かれていてもよい。また、不純物半導体膜３３ｆがスイッチ素子３３，３４に共通したものであるが、スイッチ素子３３とスイッチ素子３４ごとに分割されていてもよい。

図７は、図１に示されたＢ領域を拡大して示した平面図である。なお、図７では、図面を見やすくするために配線及び電極を示す。
図７に示すように、表示領域１２の右外側には、検査用配線３２に加えて、検査用配線３９が形成されている。検査用配線３２，３９は、表示領域１２の右の縁に沿うとともに、互いに平行に設けられている。

一方、走査線４は表示領域１２からその表示領域１２の右の領域１１に延長するように設けられている。これら最も上端にある走査線４を一番目としてその走査線４から数えて奇数番目の走査線４はスイッチ素子３６を介して検査用配線３９に接続され、偶数番目の走査線４はスイッチ素子３７を介して検査用配線３９に接続され、検査用配線３９の一端は検査用パッドをなす端子３９ｂに接続されている。端子３９ｂは本発明の第２の検査用信号入力端子に相当する。

これらスイッチ素子３６とスイッチ素子３７が、垂直方向（信号線５に平行な方向）に沿って一列に配列されている。即ち、これらスイッチ素子３６とスイッチ素子３７は、表示領域１２の右の縁に沿って一列に配列されている。また、スイッチ素子３６とスイッチ素子３７が交互になるように配列されている。

図３、図７スイッチ素子３６，３７は薄膜トランジスタである。本実施形態におけるスイッチ素子３６，３７をなす薄膜トランジスタはｎチャネル型の薄膜トランジスタである。スイッチ素子３６は、ソース電極３６ａと共通ドレイン電極３８とゲート電極３６ｂとを有して、ソース電極３６ａと共通ドレイン電極３８との間に電流路を有する。スイッチ素子３７は、ソース電極３７ａと共通ドレイン電極３８とゲート電極３７ｂとを有し、ソース電極３７ａと共通ドレイン電極３８との間に電流路を有する。

スイッチ素子３６のソース電極３６ａは、コンタクトホール４ａを介して奇数番目の走査線４に接続されている。スイッチ素子３７のソース電極３７ａは、コンタクトホール４ａを介して偶数番目の走査線４に接続されている。これらソース電極３６ａとソース電極３７ａは、検査用配線３２，３９に沿って一列に配列されている。また、これらソース電極３６ａとソース電極３７ａが交互になるように配列されている。コンタクトホール４ａは、走査線４の端部においてゲート絶縁膜２２に形成されている。

スイッチ素子３６のゲート電極３６ｂは、検査用配線３２に接続されて、検査用配線３２と一体成形されたものである。スイッチ素子３７のゲート電極３７ｂは、検査用配線３２に接続されて、検査用配線３２と一体成形されたものである。

これらゲート電極３６ｂとゲート電極３７ｂは、交互になって、検査用配線３２に沿って櫛歯状に配列されている。これらゲート電極３６ｂ，３７ｂは何れも、検査用配線３２から検査用配線３２の片側に延び出ており、これらゲート電極３６ｂ、３７ｂの延び出る向きは、検査用配線３２に対して直交する向きであって、表示領域１２に向かう向きである。平面視して、検査用配線３２と、複数のゲート電極３６ｂと、複数のゲート電極３７ｂによって櫛形を成しており、ゲート電極３６ｂ、ゲート電極３７ｂが歯部となっている。

スイッチ素子３６のドレイン電極と、それの一方の隣のスイッチ素子３７のドレイン電極が共通しており、スイッチ素子３６のドレイン電極とそれの一方の隣のスイッチ素子３７のドレイン電極が共通ドレイン電極３８となっている。共通ドレイン電極３８は、検査用配線３９に接続されて、検査用配線３９と一体成形されている。

複数の共通ドレイン電極３８は、検査用配線３９に沿って櫛歯状に配列されている。また、これら共通ドレイン電極３８は、検査用配線３９から検査用配線３９の片側に延び出ており、これら共通ドレイン電極３８の延び出る向きは、検査用配線３９に対して直交する向きであって、表示領域１２に向かう向きである。また、共通ドレイン電極３８は、検査用配線３９からソース電極３６ａとソース電極３７ａの間に延出している。また、共通ドレイン電極３８は、検査用配線３２を跨るようにして設けられている。平面視して、検査用配線３９と、複数の共通ドレイン電極３８によって櫛形を成しており、共通ドレイン電極３５が歯部となっている。

また、平面視して、共通ドレイン電極３８の両側にゲート電極３６ｂ、３７ｂがそれぞれ配置され、共通ドレイン電極３８の片側がゲート電極３６ｂの片側に重なり、ゲート電極３６ｂのもう片側がソース電極３６ａに重なっている。共通ドレイン電極３８のもう片側がゲート電極３７ｂの片側に重なり、ゲート電極３７ｂのもう片側がソース電極３７ａに重なっている。

図８，図９は、図７に示されたVIII−VIIIに沿った面の矢視断面図である。スイッチ素子３６，３７の積層構造は、スイッチ素子３３，３４の積層構造と同一である。そのため、スイッチ素子３６，３７の積層構造の詳細な説明を省略する。なお、図８，図９において、３６ｄがスイッチ素子３３，３４に共通の半導体膜、３６ｅがスイッチ素子３６のチャネル保護膜、３６ｆがスイッチ素子３３，３４に共通のドレイン側不純物半導体膜、３６ｇがスイッチ素子３６のソース側不純物半導体膜、３７ｅがスイッチ素子３７のチャネル保護膜、３７ｇがスイッチ素子３７のドレイン側不純物半導体膜、３６ｈがスイッチ素子３６の半導体膜、３７ｈがスイッチ素子３７の半導体膜である。

図１０は、検査用配線３２の端部における検査用パッド部の断面図である。図１０に示すように、検査用配線３２の端部の検査用パッド部においては、ゲート絶縁膜２２及びオーバーコート膜２３にコンタクトホール３２ａが形成され、コンタクトプラグである端子３２ｂがそのコンタクトホール３２ａに埋設され、端子３２ｂの上面がオーバーコート膜２３の表面において露出して、検査用パッドを形成している。端子３２ｂは、チップ搭載領域１０（図１に図示）内にある。

図１１は、検査用配線３１の端部における検査用パッド部の断面図である。図１１に示すように、検査用配線３１の端部の検査用パッド部においては、オーバーコート膜２３にコンタクトホール３１ａが形成され、コンタクトプラグである端子３１ｂがそのコンタクトホール３１ａに埋設されている。端子３１ｂは、その上面がオーバーコート膜２３の表面において露出して、検査用パッドを構成している。検査用配線３９の端部の端子３９ｂ（図３に図示）も、検査用配線３１の端部の端子３１ｂと同様に構成されている。

次に、ディスプレイパネル１、ＴＦＴ基板２の検査方法について説明する。
まず、端子３１ｂ，３２ｂ，３９ｂのそれぞれに図示しない検査装置のプローブを接触させる。プローブを通じて、端子３２ｂに制御信号として第１の電圧を印加するとともに、端子３１ｂに検査用信号として第２の電圧を印加し、端子３９ｂに検査用信号として第３の電圧を印加する。端子３２ｂに印加する第１の電圧の電位を端子３１ｂ、３９ｂに印加する第２、第３の電圧の電位より十分高い電位とすることにより、スイッチ素子３３，３４，３６，３７がオン状態になる。

プローブを通じて端子３２ｂに第１の電圧を印加した状態で、端子３９ｂに第３の電圧を印加すると、スイッチ素子３６，３７がオン状態になり、第３の電圧がスイッチ素子３６又はスイッチ素子３７を介して各走査線４に印加される。つまり、共通ドレイン電極３８がスイッチ素子３６，３７に共通の入力電極であり、ソース電極３６ａ，３７ａが出力電極であるから、第３の電圧が共通ドレイン電極３８に入力され、この第３の電圧がソース電極３６ａ，３８ａから走査線４にそれぞれ出力される。第３の電圧が走査線４に出力されているので、各画素のスイッチ素子６がオン状態になる。

そして、プローブを通じて端子３１ｂに第２の電圧を印加すると、スイッチ素子３３，３４がオン状態になり、第２の電圧がスイッチ素子３３又はスイッチ素子３４を介して各信号線５に印加される。つまり、共通ドレイン電極３５がスイッチ素子３４，３３に共通の入力電極であり、ソース電極３３ａ，３４ａが出力電極であるから、第２の電圧が共通ドレイン電極３５に入力され、この第２の電圧がソース電極３３ａ，３４ａから信号線５にそれぞれ出力される。そして、各画素のスイッチ素子６がオン状態であるから、第２の電圧が信号線５を介して各画素のキャパシタ７に印加される。そうすると、各画素電極と共通電極に挟まれた液晶の透過率が第２の電圧の電圧レベルに応じて定まり、各画素の階調が定まる。これにより、ディスプレイパネル１の全画素の点灯検査を行うことができる。例えば、端子３１ｂに電圧を印加しても、階調が変化しない画素があれば、その画素に欠陥があることが分かる。また、例えば、何れの画素の液晶キャパシタ７にも等電圧が印加されるから、階調が等しくない画素があれば、その画素に欠陥があることが分かる。

ディスプレイパネル１の全画素が正常であれば、そのディスプレイパネル１を良品とすることができる。検査に合格したディスプレイパネル１のチップ搭載領域１０にＩＣチップを搭載するとともに、ディスプレイパネル１に可撓性回路（ＦＰＣ：Flexible Printed Circuit）シートに接続する。ＩＣチップの複数の出力端子のうち１つが端子３２ｂに接続される。
このディスプレイパネル１に表示データに応じた画像を表示させる通常の表示動作時には、ＩＣチップによってディスプレイパネル１がアクティブマトリクス駆動方式によって駆動される。その際、ＩＣチップによって端子３２ｂに、制御信号として、走査線４、信号線５に印加される電圧より低い電位の電圧が常時印加される。これによってスイッチ素子３３，３４，３６，３７の何れもオフ状態となる。そのため、表示動作時において周期的な選択信号が各走査線４に出力されても、スイッチ素子３６，３７や検査用配線３９が選択信号に影響を与えることはない。同様に、表示動作時において表示データに応じた階調信号が各信号線５に出力されても、スイッチ素子３３，３４や検査用配線３１が階調信号に影響を与えることはない。

以上のように本実施の形態では、複数のスイッチ素子３３，３４が水平方向に一列に配列されている。また、隣り合うスイッチ素子３３，３４の入力電極が共通ドレイン電極３５で共通している。しかも、複数の共通ドレイン電極３５が櫛歯状に配列されているうえ、複数のソース電極３３ａ，３４ａが櫛歯状に配列され、複数のゲート電極３３ｂ，３４ｂが櫛歯状に配列されている。そのため、複数のスイッチ素子３３，３４が高密度に配置されている。同様に、複数のスイッチ素子３６，３７も高密度に配置されている。従って、これらスイッチ素子３３，３４，３６，３７が形成されている領域１１を小さくすることができる。そのため、表示領域１２の外側の領域の面積を小さくすることができる。

また、入力電極である複数の共通ドレイン電極３５が櫛歯状に配列され、平面視してこれら共通ドレイン電極３５が検査用配線３２と交差するように形成されている。そのため、出力電極である複数のソース電極３３ａ，３４ａを検査用配線３２と交差させずとも済む。そのため、アクティブマトリクス駆動時において、スイッチ素子３３，３４がオフ状態となるような電圧が検査用配線３２に印加されていても、その電圧が信号線５に入力された階調信号に影響を与えることがない。同様に、アクティブマトリクス駆動時において、スイッチ素子３６，３７がオフ状態となるような電圧が検査用配線３２に印加されていても、その電圧が走査線４の選択信号に影響を与えることがない。そのため、表示品質の低下を招かない。

なお、本発明は、上記各実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。

スイッチ素子３３，３４，３６，３７の設置箇所は、表示領域１２の外側であれば、適宜変更してもよい。
例えば、図１２に示すように、スイッチ素子３６，３７は、走査線４の中途部であって表示領域１２からチップ搭載領域１０までの間に設けられている。スイッチ素子３３，３４は、信号線５の中途部であって表示領域１２からチップ搭載領域１０までの間に設けられている。
また、図１３に示すように、スイッチ素子３６，３７は、走査線４の端部であってチップ搭載領域１０内に設けられている。スイッチ素子３３，３４は、信号線５の端部であってチップ搭載領域１０内に設けられている。

上記実施形態では、ＴＦＴ基板２を用い、画素に液晶を用いたアクティブマトリクス駆動方式のディスプレイパネル１を例に挙げて説明したが、ＴＦＴ基板を用いたアクティブマトリクス駆動方式のディスプレイパネルであれば本発明を適用することができる。例えば、アクティブマトリクス駆動方式のＥＬ（Electro-Luminescence：エレクトロルミネッセンス）ディスプレイパネルの場合、表示領域内では、複数の走査線及び複数の信号線が基板の上に形成され、複数の走査線が互いに平行となって水平方向に設けられ、複数の信号線が互いに平行となって垂直方向に設けられ、走査線と信号線の各交差部近傍に複数の薄膜トランジスタからなる画素回路が形成され、更に、各画素回路には画素電極が接続され、各画素電極の上に有機発光層が積層され、有機発光層の上に共通電極が成膜されている。そして、表示領域の外側で、走査線や信号線に接続する検査用のスイッチ素子に上述のスイッチ素子３３，３４，３６，３７を適用することができる。

１ ディスプレイパネル
４ 走査線
５ 信号線
１２ 表示領域
３１ 検査用配線（第１の検査用配線）
３２、３９ 検査用配線（第２の検査用配線）
３３、３６ スイッチ素子（第１のスイッチ素子）
３６，３７ スイッチ素子（第２のスイッチ素子）
３３ａ、３４ａ、３６ａ、３７ａ ソース電極（出力電極）
３３ｂ、３４ｂ、３６ｂ、３７ｂ ゲート電極（制御電極）
３５、３８ 共通ドレイン電極

Claims (15)

1. 複数の信号線と、前記複数の信号線に交差して配列された複数の走査線と、前記各信号線と前記各走査線の交点近傍に配設された複数の画素とを有する表示領域を備えるディスプレイパネルに形成される、前記各画素の検査を行うための検査回路構造であって、
   前記表示領域の外側に形成され、隣接する２本の前記信号線又は隣接する２本の前記走査線に電流路の一端が接続され、前記電流路が接続された２つのスイッチ素子と、
   前記表示領域の外側に形成され、前記各スイッチ素子を介して前記隣接する２本の信号線又は前記隣接する２本の走査線に検査用信号を供給する第１の検査用配線と、
   前記表示領域の外側に形成され、前記各スイッチ素子に、該各スイッチ素子の導通状態を制御する制御信号を供給する第２の検査用配線と、
   を備えることを特徴とする検査回路構造。
2. 前記２つのスイッチ素子は第１のスイッチ素子と第２のスイッチ素子とを有し、前記第１のスイッチ素子の電流路の一端と前記第２のスイッチ素子の電流路の一端が前記隣接する２本の信号線又は前記隣接する２本の走査線にそれぞれ接続され、
   前記第１の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の電流路の接続点に接続され、
   前記第２の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の制御端子に共通に接続されていることを特徴とする請求項１に記載の検査回路構造。
3. 前記第２の検査用配線は前記制御信号が印加される制御信号入力端子を有し、該入力端子に、前記制御信号として、前記各画素の検査を実行するときに前記各スイッチ素子の電流路を導通状態とする第１の信号電圧が印加され、前記各画素の検査を実行しないときに前記各スイッチ素子の電流路を非導通状態とする第２の信号電圧が印加されることを特徴とする請求項１又は２に記載の検査回路構造。
4. 前記第１の検査用配線は、前記隣接する２本の信号線に前記検査用信号を供給する信号線検査用配線と、前記隣接する２本の走査線に前記検査用信号を供給する走査線検査用配線と、を有し、
   前記信号線検査用配線は前記検査用信号が印加される第１の検査用信号入力端子を有し、前記走査線検査用配線は前記検査用信号が印加される第２の検査用信号入力端子を有することを特徴とする請求項１乃至３の何れかに記載の検査回路構造。
5. 前記第１の検査用配線からその第１の検査用配線の片側に延出し、櫛歯状に配列された複数の共通入力電極と、
   前記第２の検査用配線は前記第１の検査用配線に沿って形成され、該第２の検査用配線からその第２の検査用配線の片側に延出し、櫛歯状に配列され、前記各共通入力電極の両側に配置された複数の制御電極と、
   前記各制御電極の両側のうち前記共通入力電極の反対側に配置され、櫛歯状に配列され、前記複数の走査線又は前記複数の信号線にそれぞれ接続された複数の出力電極と、を備え、
   前記第１のスイッチ素子は、前記共通入力電極と、前記共通入力電極の一方の片側に配置された前記制御電極及び前記出力電極とを有して構成され、
   前記第２のスイッチ素子は、前記共通入力電極と、前記共通入力電極の他方の片側に配置された前記制御電極及び前記出力電極とを有して構成されていることを特徴とする請求項１乃至４の何れかに記載の検査回路構造。
6. 前記複数の共通入力電極は前記第２の検査用配線を跨るようにして設けられていることを特徴とする請求項５に記載の検査回路構造。
7. 前記ディスプレイパネルは、
   前記表示領域の外側に形成され、複数の接続パッドを有するドライバ搭載領域と、
   前記表示領域の外側に形成され、前記複数の信号線及び前記複数の走査線と前記複数の接続パッドとを接続する引き回し配線群と、を有し、
   前記各スイッチ素子は、前記表示領域の外側における前記引き回し配線群が設けられていない側に設けられていることを特徴とする請求項１乃至６の何れかに記載の検査回路構造。
8. 前記ディスプレイパネルは、
   前記表示領域の外側に形成され、複数の接続パッドを有するドライバ搭載領域と、
   前記表示領域の外側に形成され、前記複数の信号線の端部及び前記複数の走査線の端部と前記複数の接続パッドとを接続する引き回し配線群と、を有し、
   前記各スイッチ素子は、前記表示領域の外側における前記複数の信号線の端部及び前記複数の走査線の端部の近傍に設けられていることを特徴とする請求項１乃至６の何れかに記載の検査回路構造。
9. 前記ディスプレイパネルは、前記表示領域の外側に形成された、前記複数の信号線及び前記複数の走査線に接続される複数の接続パッドを有するドライバ搭載領域を有し、
   前記各スイッチ素子は、前記複数の接続パッドに接続されて、前記ドライバ搭載領域に設けられていることを特徴とする請求項１乃至６の何れかに記載の検査回路構造。
10. 複数の信号線と、前記複数の信号線に交差して配列された複数の走査線と、前記各信号線と前記各走査線の交点近傍に配設された複数の画素と、が形成された表示領域と、
    前記表示領域の外側に形成され、隣接する２本の前記信号線又は隣接する２本の前記走査線に電流路の一端が接続され、前記電流路が接続された２つのスイッチ素子と、
    前記表示領域の外側に形成され、前記各スイッチ素子を介して前記隣接する２本の信号線又は前記隣接する２本の走査線に検査用信号を供給する第１の検査用配線と、
    前記表示領域の外側に形成され、前記各スイッチ素子に、該各スイッチ素子の導通状態を制御する制御信号を供給する第２の検査用配線と、
    を備えることを特徴とするディスプレイパネル。
11. 前記２つのスイッチ素子は第１のスイッチ素子と第２のスイッチ素子とを有し、前記第１のスイッチ素子の電流路の一端と前記第２のスイッチ素子の電流路の一端が前記隣接する２本の信号線又は前記隣接する２本の走査線にそれぞれ接続され、
    前記第１の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の電流路の接続点に接続され、
    前記第２の検査用配線は、前記第１のスイッチ素子と前記第２のスイッチ素子の制御端子に共通に接続されていることを特徴とする請求項１０に記載のディスプレイパネル。
12. 前記第２の検査用配線は前記制御信号が印加される制御信号入力端子を有し、該入力端子に、前記制御信号として、前記各画素の検査を実行するときに前記各スイッチ素子の電流路を導通状態とする第１の信号電圧が印加され、前記各画素の検査を実行しないときに前記各スイッチ素子の電流路を非導通状態とする第２の信号電圧が印加されることを特徴とする請求項１０又は１１に記載のディスプレイパネル。
13. 前記第１の検査用配線は、前記隣接する２本の信号線に前記検査用信号を供給する信号線検査用配線と、前記隣接する２本の走査線に前記検査用信号を供給する走査線検査用配線と、を有し、
    前記信号線検査用配線は前記検査用信号が印加される第１の検査用信号入力端子を有し、前記走査線検査用配線は前記検査用信号が印加される第２の検査用信号入力端子を有することを特徴とする請求項１０乃至１２の何れかに記載のディスプレイパネル。
14. 前記第１の検査用配線からその第１の検査用配線の片側に延出し、櫛歯状に配列された複数の共通入力電極と、
    前記第２の検査用配線は前記第１の検査用配線に沿って形成され、該第２の検査用配線からその第２の検査用配線の片側に延出し、櫛歯状に配列され、前記各共通入力電極の両側に配置された複数の制御電極と、
    前記各制御電極の両側のうち前記共通入力電極の反対側に配置され、櫛歯状に配列され、前記複数の走査線又は前記複数の信号線にそれぞれ接続された複数の出力電極と、を備え、
    前記第１のスイッチ素子は、前記共通入力電極と、前記共通入力電極の片側に配置された前記制御電極及び前記出力電極とを有して構成され、
    前記第２のスイッチ素子は、前記共通入力電極と、前記共通入力電極のもう片側に配置された前記制御電極及び前記出力電極とを有して構成されていることを特徴とする請求項１０乃至１３の何れかに記載のディスプレイパネル。
15. 前記複数の共通入力電極は前記第２の検査用配線を跨るようにして設けられていることを特徴とする請求項１４に記載のディスプレイパネル。

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