JP5392646B2

JP5392646B2 - 表示素子用基板装置

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Publication number: JP5392646B2
Application number: JP2009015552A
Authority: JP
Inventors: 哲生森田; 英幸高橋
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2009-01-27
Filing date: 2009-01-27
Publication date: 2014-01-22
Anticipated expiration: 2029-01-27
Also published as: JP2010175632A

Description

本発明は、駆動回路と表示用のスイッチング素子とを電気的に接続した表示素子用基板装置に関する。

従来、液晶表示素子である液晶パネルは、表示素子用基板装置であるアレイ基板と対向基板との間に液晶層が介挿されて構成されている。

アレイ基板の基板であるガラス基板上には、複数の走査線および信号線が互いに絶縁されて交差して配設され、かつ、これら走査線と信号線との交差位置のそれぞれに対応して、画素を駆動させる表示用のスイッチング素子である薄膜トランジスタ(ＴＦＴ)が配設されている。

各走査線および各信号線それぞれの端部には、これら走査線および信号線のいずれかに対して傾斜して配設された複数の斜め配線の一端部が電気的に接続されている。また、これら斜め配線のそれぞれの他端部には、走査線および信号線のいずれかに対して平行に配設された直線配線の一端部がそれぞれ電気的に接続されている。そして、これら直線配線電極部のそれぞれは、対向基板よりも外側に配設されている(例えば、特許文献１参照。)。

特開２０００−１８７２３６号公報

各配線には、容量が寄生するが、斜め配線の最も外側に位置する配線は、一側のみにしか配線が隣接しないため、配線に寄生する容量が、他の斜め配線と大きく異なり、信号線および走査線への書き込み特性が異なる。その結果、斜め配線端部に接続された信号線および走査線のライン上の画素の明るさが他の画素と異なり、全体で均一な表示が行えないおそれがあるという問題を有している。

本発明は、このような点に鑑みなされたもので、表示の均一化が可能な表示素子用基板装置を提供することを目的とする。

本発明は、基板と、この基板上に配置された表示用の複数のスイッチング素子と、これらスイッチング素子を駆動させる駆動回路と、この駆動回路と前記スイッチング素子とを電気的に接続する複数の第１配線部と、この第１配線部中の最も外側に位置するものの外側に配置された第２配線部とを具備し、前記第１配線部と前記第２配線部とは互いに絶縁され、前記第１配線部中の最も外側の位置でのライン／スペース比と、前記第１配線部中の最も外側に位置するものと前記第２配線部とのライン／スペース比とが、略等しく設定されて前記第１配線部全体に亘って寄生容量が均一化されているものである。

そして、第１配線部中の最も外側の位置でのライン／スペース比と、第１配線部中の最も外側に位置するものとこの第１配線部の外側に配置された第２配線部とのライン／スペース比とを、略等しく設定して第１配線部全体に亘って寄生容量を均一化する。

本発明によれば、第１配線部と接続された各スイッチング素子を介して、表示の均一化が可能になる。

本発明の第１の実施の形態の表示素子用基板装置の要部を拡大して示す平面図である。同上表示素子用基板装置の寄生容量分布を示すグラフである。同上表示素子用基板装置を示す模式図である。同上表示素子用基板装置を備えた表示素子を示す分解斜視図である。本発明の第２の実施の形態の表示素子用基板装置の要部を拡大して示す平面図である。本発明の第３の実施の形態の表示素子用基板装置の要部を拡大して示す平面図である。本発明の第４の実施の形態の表示素子用基板装置の要部を拡大して示す平面図である。本発明の第５の実施の形態の表示素子用基板装置の要部を拡大して示す平面図である。従来例の表示素子用基板装置の要部を拡大して示す平面図である。同上表示素子用基板装置の寄生容量分布を示すグラフである。

以下、本発明の第１の実施の形態の表示素子用基板装置の構成を図１ないし図４を参照して説明する。

図３および図４において、11は表示素子としての液晶表示素子である液晶パネルを示し、この液晶パネル11は、表示素子用基板装置としての液晶表示素子用基板装置であるアレイ基板12と対向基板13とが対向配置され、これら基板12，13間に図示しない液晶層が介在されるように基板12，13が、これら基板12，13のそれぞれ周縁に沿って、シール材15によって密閉されるように貼り合わせられて構成されている。そして、この液晶パネル11は、平面視で四角形状に形成され、複数の画素(副画素)Ｐをマトリクス状に有する画像表示領域である四角形状の画素エリア16がシール材15によって周囲を囲まれて中央部に形成され、この画素エリア16の外方に、四角形枠状の額縁領域である額縁エリア17が形成されている。すなわち、液晶層は、画素エリア16に対応する位置に封止されている。

なお、以下、液晶パネル11を透過型のものとして説明するが、反射型あるいは半透過型であっても対応させて用いることができる。

アレイ基板12は、液晶パネル11の背面側であるバックライト側に対向して位置するもので、基板としてのアレイ基板本体である絶縁性(透光性)を有するガラス基板21の一主面上に、水平(Ｈ)方向に沿う複数の走査線22および垂直(Ｖ)方向に沿う複数の信号線23が、互いに絶縁された状態で格子状に形成され、これら走査線22と信号線23とのそれぞれの交差位置には、各画素Ｐを構成する画素電極24と、これら画素電極24のそれぞれを駆動するための表示用のスイッチング素子としての薄膜トランジスタ(画素ＴＦＴ)25とが配置されている。そして、これらを覆って、液晶層を構成する液晶分子の配向用の図示しない配向膜が形成されている。

各走査線22および各信号線23それぞれの一端部には、第１配線部31(第１配線部31a，31b)の一端部がそれぞれ電気的に接続されている。これら第１配線部31は、それぞれ画素エリア16を囲むシール材15の外方、すなわち額縁エリア17にて外部とそれぞれ接続される接続部としてのＯＬＢ(Outer Lead Bonding)パッド33(ＯＬＢパッド33a，33b)を介して、接続基板部34(接続基板部34a，34b)と電気的および物理的に接続されている。

なお、以下、各走査線22に対応する構成の符号にａを付し、各信号線23に対応する構成の符号にｂを付すことがある。また、これら符号ａ，ｂを付さない場合には、各構成の少なくともいずれか、あるいは全体をいうことがある。例えば、第１配線部31aは走査線22に接続される第１配線部31を示し、第１配線部31bは信号線23に接続される第１配線部31を示す。また、単に第１配線部31と記載した場合には、第１配線部31a，31bの少なくともいずれか、あるいは全体をいうことがある。

各第１配線部31は、例えばアルミニウム、あるいは銅などの、導電性を有する部材によって通常の成膜工程およびパターニング工程を繰り返すことで膜状に形成されている。また、各第１配線部31(第１配線部31a，31b)は、図１に示すように、各走査線22あるいは各信号線23に電気的に接続される直線状の第１直線配線部37(第１直線配線部37a，37b)と、ＯＬＢパッド33(ＯＬＢパッド33a，33b)に電気的に接続される直線状の第２直線配線部38(第２直線配線部38a，38b)と、これら第１直線配線部37と第２直線配線部38とを傾斜状に接続する直線状の第１傾斜配線部である第１斜め配線部39(第１斜め配線部39a，39b)とを備えている。さらに、第１配線部31(第１配線部31a，31b)は、ＯＬＢパッド33毎に対応するブロックＢ(ブロックBa，Bb)をなしている。さらに、各第１配線部31のうち、最も外側に位置するもの(第１配線部31a1，31b1)の外側には、複数、例えば２本ずつの第２配線部40(第２配線部40a，40b)が配置されている。なお、ここで外側とは、ブロックＢ(ブロックBa，Bb)単位で考えた場合の外側(端)を意味している。このため、図１に示すように、ブロックＢを隣接させた配置の場合、第２配線部40はブロックＢ，Ｂの間に位置することがある。

各第１直線配線部37は、垂直(Ｖ)方向あるいは水平(Ｈ)方向に沿って、すなわち液晶パネル11のアレイ基板12の外形辺に沿って形成されており、例えば走査線22あるいは信号線23と略等しいピッチを有している。

各第２直線配線部38は、垂直(Ｖ)方向あるいは水平(Ｈ)方向に沿って、すなわち液晶パネル11のアレイ基板12の外形辺に沿って形成されており、各第１直線配線部37と略等しいピッチを有している。

各第１斜め配線部39は、第２直線配線部38側から第１直線配線部37側へと拡開状に、互いに略一定の間隙G1を介して、すなわち略一定の距離に離間されて配置されている。また、これら第１斜め配線部39は、これら第１斜め配線部39のそれぞれが略一定の線幅W1を保って形成されている。すなわち、各第１斜め配線部39は、一定のライン／スペース比を有している。

また、第２配線部40(第２配線部40a，40b)は、第１配線部31と同一の導電性の材料によって同一の工程で形成されており、第１配線部31の第２直線配線部38(第２直線配線部38a，38b)と略平行な直線状の直線配線部43(直線配線部43a，43b)と、これら直線配線部43に傾斜状に接続され第１配線部31の第１斜め配線部39と略平行な直線状の第２傾斜配線部である第２斜め配線部44(第２斜め配線部44a，44b)とを備えている。また、第２配線部40は、ダミー配線部であり、外部から電気的に入力のない、いわゆるフローティング状態となっている。

第２斜め配線部44は、第１斜め配線部39，39間の間隙G1と略等しい略一定の間隙G2を介して、すなわち略一定の距離に離間されて配置され、かつ、最も外側に位置する第１配線部31a1，31b1の第１斜め配線部39との間隙も、間隙G2に設定されている。また、これら第２斜め配線部44は、これら第２斜め配線部44のそれぞれが第１斜め配線部39の線幅W1と略等しい略一定の線幅W2を保って形成されている。すなわち、各第２斜め配線部44は、第１斜め配線部39と略等しい一定のライン／スペース比を有している。

また、ＯＬＢパッド33a，33bは、液晶パネル11のアレイ基板12の額縁エリア17の短手方向の一端縁、および、長手方向一側縁にそれぞれ水平(Ｈ)方向、あるいは垂直(Ｖ)方向に並んで複数形成されている端子部である。

また、接続基板部34(接続基板部34a，34b)は、フレキシブル基板である本体部51と、この本体部51に実装された駆動回路としてのドライバＩＣ52と、このドライバＩＣ52と接続された複数の接続配線部53と、これら接続配線部53を液晶パネル11側と接続するための複数の接続端子54とを有しており、例えば液晶パネル11の水平(Ｈ)方向に沿って複数が並んで配置されている。なお、これら接続基板部34は、全て同様の構成を有しているため、図３中において、それぞれ１つの接続基板部34a，34bのみを示し、他のものを省略している。

本体部51は、平面視で四角形状に形成され、長手方向の一端部が液晶パネル11側に接続されている。

ドライバＩＣ52は、ＯＬＢパッド33a側がゲートドライバＩＣ52aであり、ＯＬＢパッド33b側がソースドライバＩＣ52bである。そして、ゲートドライバＩＣ52aは、外部から入力される制御信号であるゲート信号を画素エリア16内の各走査線22に供給させるものであり、ソースドライバＩＣ52bは、外部から入力される画像信号であるビデオ信号を画素エリア16内の各信号線23に供給させるものである。

接続配線部53は、ドライバＩＣ52の各端子と各接続端子54とを直線状に電気的に接続するもので、互いに略平行に形成されている。

接続端子54は、各ＯＬＢパッド33に対して、異方性導電フィルム(ＡＣＦ)などを介して電気的および物理的に接続されている。

また、画素電極24は、例えばＩＴＯなどの透明な導電部材により形成されている。

薄膜トランジスタ25は、例えば多結晶シリコン膜(ｐ−Ｓｉ)を半導体層とした多結晶シリコンＴＦＴであり、ゲート電極が走査線22に接続され、ソース電極が信号線23に接続され、かつ、ドレイン電極が画素電極24に接続されている。そして、これら薄膜トランジスタ25は、ゲートドライバＩＣ52aからのゲート信号が走査線22を介してゲート電極に印加されることでスイッチング制御され、ソースドライバＩＣ52bから信号線23を介して入力されたビデオ信号に対応して画素電極24に電圧を印加することで、画素Ｐをそれぞれ独立して点灯(オン)／消灯(オフ)制御可能となっている。

一方、対向基板13は、液晶パネル11の表示側に位置するもので、基板としての対向基板本体である絶縁性(透光性)を有するガラス基板61の一主面上に、バックライトから照射された白色の面状光を着色するための図示しないカラーフィルタ層と、アレイ基板12の各画素電極24との間で液晶容量素子63を形成する共通電極である対向電極64と、液晶層を構成する液晶分子の配向を制御する図示しない配向膜とが形成されている。

対向電極64は、例えばＩＴＯなどの透明導電部材によって形成されている。

次に、上記第１の実施の形態の作用を説明する。

最も外側に位置する第１配線部31a1，31b1の外側に、第２配線部40を配置し、第１配線部31中の最も外側の位置でのライン／スペース比、すなわち最も外側に位置する第１配線部31a1，31b1と、この第１配線部31a1，31b1の内側に隣接する第１配線部31a2，31b2とのライン／スペース比と、第１配線部31a1，31b1と第２配線部40とのライン／スペース比とを略等しく設定する。

このため、第２配線部40を設けない従来の構成では、図２の想像線L1に示すように、最も外側に位置する第１配線部31の寄生容量が、他の第１配線部31と比較して極端に小さくなり、この第１配線部31に接続される走査線22および信号線23への書き込み特性が、他の走査線22および信号線23と異なってしまうことにより、図３に示すような表示不良領域65が生じるおそれがあるのに対して、最も外側に位置する第１配線部31a1，31b1の寄生容量を、他の第１配線部31の寄生容量と略等しくすることができ(図２の実線L2)、この寄生容量を液晶パネル11全体で均一化できる。

したがって、この寄生容量の均一化によって、各走査線22および各信号線23に接続された薄膜トランジスタ25による画素電極への書き込み特性を均一化でき、これら薄膜トランジスタ25を介して、表示の均一化が可能になる。

また、第２配線部40を複数本形成することにより、第１配線部31a1，31b1の寄生容量を、他の第１配線部31a，31bと、より同等にすることができる。

さらに、第２配線部40は、第１配線部31を形成する際に同工程および同材料で同時に形成できるので、工程が増加することもなく、製造コストが嵩むことがない。

なお、上記第１の実施の形態において、図５に示す第２の実施の形態のように、第１配線部31a1，31b1を、ＯＬＢパッド33、接続端子54および接続配線部53を介してドライバＩＣ52の余剰の出力に接続してもよい。この場合には、第１斜め配線部39a1，39b1への書き込み特性を他の第１斜め配線部39と、より均一化できる。

また、上記第１の実施の形態において、図６に示す第３の実施の形態のように、第１配線部31a1，31b1を、ＯＬＢパッド33、接続端子54および接続配線部53を介して、別途、外部から入力される図示しない電源に接続してもよい。

次に、第４の実施の形態を図７を参照して説明する。なお、上記各実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。

本実施の形態において、図７に示すように、第１配線部31は、第１直線配線部37のピッチが第２直線配線部38のピッチよりも広く形成され、第１斜め配線部39の間隙G1が、第２直線配線部38側から第１直線配線部37側へと徐々に増加するように形成され、かつ、隣接する第１配線部31，31間でも、間隙G1が徐々に変化するように形成されている。すなわち、第１配線部31は、ライン／スペース比が徐々に変化するように形成されている。

この場合でも、第２配線部40を、第１配線部31の形成ルールに従って配置、すなわち第１配線部31と同様に第２配線部40の間隙G2を、直線配線部43側から他端側へと徐々に増加するように形成することにより、最も外側に位置する第１配線部31a1，31b1の寄生容量を、他の第１配線部31の寄生容量と同等にすることが可能になり、上記各実施の形態と同様の作用効果を奏することができる。

なお、上記第４の実施の形態において、第１配線部31の線幅W1が徐々に変化することによりライン／スペース比が徐々に変化するように構成されている場合でも、同様に第２配線部40を形成することにより、同様の作用効果を奏することができる。

次に、第５の実施の形態を図８を参照して説明する。なお、上記各実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。

本実施の形態は、上記各実施の形態の複数の第１配線部31(第１配線部31a，31b)において、一のブロックB1(ブロックB1a，B1b)での第１斜め配線部39(39a，39b)が屈曲状に形成されているものである。

すなわち、一のブロックB1での第１斜め配線部39は、第１直線配線部37から他のブロックB2側に接近する方向へと、他のブロックB2の第１斜め配線部39と略平行に傾斜した第１傾斜部71(第１傾斜部71a，71b)と、第１直線配線部37と第２直線配線部38との中間の位置で、他のブロックB2から離間される方向へと傾斜した第２傾斜部72(第２傾斜部72a，72b)とを備えている。

また、第２配線部40は、一のブロックB1側では、第１配線部31a1，31b1の第２傾斜部72に対して平行に形成され、他のブロックB2側では、一のブロックB1側と略等しい長さに形成されている。

そして、例えば、図９に示す従来例のように、第１配線部31pの第１斜め配線部39pの傾斜角度が、各ブロックB1，B2間で均等でなく、第１斜め配線部39pが均等に接続されていない場合は、ブロックB1，B2間での寄生容量が図１０の実線L3に示すように大きく異なるのに対して、本実施の形態では、一のブロックB1での第１斜め配線部39を他のブロックB2での第１斜め配線部39に対応させた形状に屈曲させることにより、ブロックB1，B2間の寄生容量のばらつきを揃え、さらに、第２配線部40を第１配線部31a1，31b1の外側に配置することにより、上記各実施の形態と同様の作用効果を奏することができる。

なお、上記各実施の形態において、第１配線部31の形状は任意に設定できる。この場合、第２配線部40を、第１配線部31の形状に対応させて形成することで、上記各実施の形態と同様の作用効果を奏することができる。

また、第２配線部40は、それぞれ１本ずつでもよい。この場合には、この第２配線部40と、最も外側に位置する第１配線部31a1，31b1とのライン／スペース比を、少なくとも第１配線部31a1，31b1と第１配線部31a2，31b2とのライン／スペース比と略等しくすることにより、上記各実施の形態と同様の作用効果を奏することができる。

さらに、アレイ基板12は、例えば有機ＥＬ素子などの表示素子に用いてもよい。

12 表示素子用基板装置としてのアレイ基板
21 基板としてのガラス基板
25 スイッチング素子としての薄膜トランジスタ
31 第１配線部
40 第２配線部
52 駆動回路としてのドライバＩＣ

Claims

基板と、
この基板上に配置された表示用の複数のスイッチング素子と、
これらスイッチング素子を駆動させる駆動回路と、
この駆動回路と前記スイッチング素子とを電気的に接続する複数の第１配線部と、
この第１配線部中の最も外側に位置するものの外側に配置された第２配線部とを具備し、
前記第１配線部と前記第２配線部とは互いに絶縁され、
前記第１配線部中の最も外側の位置でのライン／スペース比と、前記第１配線部中の最も外側に位置するものと前記第２配線部とのライン／スペース比とが、略等しく設定されて前記第１配線部全体に亘って寄生容量が均一化されている
ことを特徴とする表示素子用基板装置。
前記第２配線部は、複数配置され、これら第２配線部間のライン／スペース比が、前記第１配線部中の最も外側の位置でのライン／スペース比、および、前記第１配線部中の最も外側に位置するものと前記第２配線部とのライン／スペース比と略等しく設定されている
ことを特徴とする請求項１記載の表示素子用基板装置。
前記第２配線部は、ダミー配線部である
ことを特徴とする請求項１または２記載の表示素子用基板装置。
前記第２配線部は、一端側が前記駆動回路に接続されている
ことを特徴とする請求項３記載の表示素子用基板装置。