JP2011009604A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】製造が簡単で、製造コストの削減に寄与できる半導体装置を提供する。
【解決手段】本発明の半導体装置１は、基板２に半導体チップ３がバンプ４を介してフリップチップ接続された半導体装置である。半導体装置１は、基板２と半導体チップ３との間の空間に充填された第１封止体６１と、半導体チップ３を被覆する第２封止体６２と、を備える。第２封止体６２は、第１封止体６１に比べて、無機フィラーの含有量が多い。基板２と半導体チップ３との間の空間に熱膨張係数の低い部材を別途、配置する必要がないので、半導体装置の製造が簡単で、半導体装置の製造コストの削減に寄与できる。
【選択図】図１

Description

本発明は半導体装置及び半導体装置の製造方法に関する。
フリップチップタイプの半導体装置は、基板に半導体チップがバンプを介して接続されている。このような半導体装置は、基板と半導体チップとの間の空間に所謂チャピラリーフロー技術を用いて封止体を充填している。封止体は、基板と半導体チップとの接続部を保護する。このとき、封止体には、基板と半導体チップとの接続部を良好に保護するために、無機フィラーが含有される。しかし、無機フィラーを入れすぎると、封止体の粘度が増加し、当該封止体を基板と半導体チップとの間の空間に充填することが困難となる。
そこで、特許文献１の技術は、基板と半導体チップとの間の空間に封止体の熱膨張係数よりも低い熱膨張係数の値を持つ固体材料よりなる部材を配置し、当該部材の他の部分に封止体を充填している。基板と半導体チップとの間の空間に当該部材を配置することで、封止体に含有する無機フィラーを少なくすることができ、封止体の充填性を向上させている。
特開２００８−２７０２５７号公報
特許文献１の技術は、基板と半導体チップとの間の空間に当該部材を配置する必要があるので、半導体装置の製造が煩雑になり、半導体装置の製造コストが嵩む。
本発明に係る半導体装置は、基板に半導体チップがバンプを介してフリップチップ接続された半導体装置であって、前記基板と前記半導体チップとの間の空間に充填された第１封止体と、前記半導体チップを被覆する第２封止体と、を備え、前記第２封止体は、前記第１封止体に比べて、無機フィラーの含有量が多い。つまり、半導体チップ３の下部に無機フィラー含有率が小さく、且つ弾性率の小さい層（第１封止体６１）を形成することでボード実装における応力緩和効果が得られる。よって、基板と半導体チップとの間の空間に熱膨張係数の低い部材を別途、配置する必要がないので、半導体装置の製造が簡単で、半導体装置の製造コストの削減に寄与できる。
本発明に係る半導体装置の製造方法は、基板に半導体チップをバンプを介してフリップチップ接続し、前記基板と前記半導体チップとの間の空間に充填される第１封止体と、前記半導体チップを被覆する第２封止体と、を射出成型で成形し、前記第２封止体は、前記第１封止体に比べて、無機フィラーの含有量を多くする。これにより、基板と半導体チップとの間の空間に熱膨張係数の低い部材を別途、配置する必要がないので、半導体装置の製造が簡単で、半導体装置の製造コストの削減に寄与できる。
本発明によれば、製造が簡単で、製造コストの削減に寄与できる半導体装置及び半導体装置の製造方法を提供することができる。
本発明に係る実施の形態の半導体装置を概略的に示した断面図である。 図１の部分拡大断面図である。 本発明に係る実施の形態の半導体装置の製造方法を概略的に示す工程図である。 本発明に係る実施の形態の半導体装置の製造方法を概略的に示す工程図である。 本発明に係る実施の形態の半導体装置の製造方法を概略的に示す工程図である。 本発明に係る実施の形態の半導体装置の製造方法を概略的に示す工程図である。 本発明に係る実施の形態の半導体装置の製造方法を概略的に示す工程図である。 本発明に係る実施の形態の半導体装置の製造方法を概略的に示す工程図である。
本発明に係る半導体装置及び半導体装置の製造方法の実施の形態について説明する。但し、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
半導体装置１は、図１に示すように、基板２に半導体チップ３がバンプ４を介してフリップチップ接続されている。すなわち、基板２は配線２１を備える。基板２の上面側には、半導体チップ３が搭載されている。半導体チップ３の下面には、外周に沿って複数個のバンプ４が間隔を開けて形成されている。バンプ４は、基板２の配線２１と電気的に接続されている。基板２の下面側では、バンプ５が基板２の配線２１と電気的に接続されている。バンプ５は、実装基板１００と電気的に接続される。
この半導体装置１は、第１封止体６１、第２封止体６２を備える。第１封止体６１は、基板２と半導体チップ３との間の空間に充填されている。第２封止体６２は、半導体チップ３を被覆する。このとき、第２封止体６２は、第１封止体６１に比べて、無機フィラーの含有量が多い状態とされる。これにより、充填し難い基板２と半導体チップ３との間の空間には、無機フィラーの含有量が少ない第１封止体６１が充填され、半導体チップ３を保護するために硬さが要求される当該半導体チップ３の上面及び側面は、無機フィラーの含有量が多い第２封止体６２で覆われる。このように特別な部材を用意しなくても、基板２と半導体チップ３との接続部を保護しつつ、当該半導体チップ３の上面及び側面を保護することができるので、半導体装置１の製造が簡単で、しかも製造コストの削減に寄与できる。また、基板２と半導体チップ３との間の空間には、無機フィラーの含有量が少ない第１封止体６１を充填するので、半導体装置１が実装された実装基板１００が熱膨張した際に、半導体チップ３の熱膨張を阻害しない。つまり、半導体チップ３の下部に無機フィラー含有率が小さく、且つ弾性率の小さい層（第１封止体６１）を形成することでボード実装における応力緩和効果が得られる。よって、実装基板１００の熱膨張を半導体チップ３でも吸収することができ、当該半導体チップ３の損傷を軽減することができる。
第１封止体６１は、図２に示すように、有機樹脂７、第１無機フィラー８１を備える。有機樹脂７は、エポキシ樹脂やポリイミド系樹脂、シリコーン系樹脂などである。第１無機フィラー８１は、シリカやアルミナなどである。第１無機フィラー８１は、隣接するバンプ４と基板２と半導体チップ３とで囲まれた隙間を通過可能な径を有する。すなわち、第１無機フィラー８１は、球状である必要はないが、径（すなわち断面形状）が当該隙間を通過可能な大きさ（形状）とされている。これにより、第１無機フィラー８１は、当該隙間を通過することが可能となる。ちなみに、第１無機フィラー８１の径は、０．１μｍ以上２０μｍ以下であることが好ましい。但し、第１無機フィラー８１の径は、隣接するバンプ４の間隔などによって、適宜変更される。ここで、第１無機フィラー８１の径は、球状であれば直径、断面が楕円形であれば短径を云う。要するに、第１無機フィラー８１は、当該隙間を通過することができる断面形状であれば良い。
第２封止体６２は、有機樹脂７、第２無機フィラー８２を備える。有機樹脂７は、第１封止体６１と共通である。第２無機フィラー８２は、第１無機フィラー８１と同一の材料から成る。但し、第２無機フィラー８２は、第１無機フィラー８１よりも径が大きい。すなわち、第２無機フィラー８２は、球状である必要はないが、径（すなわち断面形状）が当該隙間の幅寸法又は高さより大きい。これにより、第２無機フィラー８２は、当該隙間から基板２と半導体チップ３との間の空間に侵入しようとしても、バンプ４や基板２、半導体チップ３に引っ掛かる。ちなみに、第２無機フィラー８２の径は、２０μｍより大きく１２０μｍ以下であることが好ましい。但し、第２無機フィラー８２の径も、隣接するバンプ４の間隔などによって、適宜変更される。ここで、第２無機フィラー８２の径も、球状であれば直径、断面が楕円形であれば短径を云う。要するに、第２無機フィラー８２は、当該隙間を通過することができない断面形状であれば良い。
第１封止体６１及び第２封止体６２は、射出成型されることが好ましい。すなわち、有機樹脂７に第１無機フィラー８１及び第２無機フィラー８２を含有し、当該第１無機フィラー８１及び第２無機フィラー８２が含有された有機樹脂７を射出する。これにより、第１無機フィラー８１の一部は当該隙間から有機樹脂７と共に、基板２と半導体チップ３との間の空間に充填され、第１無機フィラー８１と有機樹脂７とで第１封止体６１を成す。それと共に、当該有機樹脂７の射出の条件や当該隙間への侵入条件等により当該隙間から侵入しなかった残りの第１無機フィラー８１と、バンプ４や基板２、半導体チップ３に引っ掛かった第２無機フィラー８２とが含有された有機樹脂７が半導体チップ３の上面及び側面を被覆し、第１無機フィラー８１と第２無機フィラー８２と有機樹脂７とで第２封止体６２を成す。その結果、第２封止体６２は、第１封止体６１に比べて、無機フィラーの含有量が多くなる。
このような半導体装置１は、径の異なる第１無機フィラー８１及び第２無機フィラー８２が含有された有機樹脂７を射出成型するだけで、簡単に基板２と半導体チップ３との間の空間に第１封止体６１を充填でき、半導体チップ３の上面及び側面を第２封止体６２で被覆することができる。そのため、半導体装置１をより簡単に製造することができ、製造コストの削減に寄与できる。すなわち、本発明のように半導体チップ３の上面及び側面を封止体で被覆する際には、所謂キャピラリーフロー技術で基板と半導体チップとの間の空間に封止体を充填した後に、一般的なモールド技術で半導体チップ３の上面及び側面を被覆しなくても、一度に封止体を射出成型するだけで良く、効果は絶大である。
ちなみに、第１封止体６１の無機フィラーの含有量は、３０重量％以下であり、第２封止体６２の無機フィラーの含有量は、７０重量％以上であることが好ましい。このとき、第１封止体６１の無機フィラーの含有量と第２封止体６２の無機フィラーの含有量とを合わせて１００重量％とされる。
このような半導体装置１は、図３乃至８に示すように製造される。
先ず、図３に示すように、基板２を形成する。すなわち、支持体９上に載置したポリイミド膜等にフォトリソグラフィ等の手段で配線２１を形成し、フレキシブルな基板２を形成する。さらに基板２の上面に配線２２を形成し、当該配線２２に電極２３を形成する。
次に、図４に示すように、基板２の上面側に半導体チップ３を載置し、基板２の電極２３と半導体チップ３の下面に形成されたバンプ４とを電気的に接続する。このとき、半導体チップ３の下面には、当該半導体チップ３の外周に沿ってバンプ４が配置されている。
次に、図５に示すように、基板２と半導体チップ３との接続部、及び半導体チップ３の上面及び側面を封止体で保護するべく、半導体チップ３が電気的に接続された基板２を金型１０内に配置する。そして、真空状態とされた金型１０内に封止体１１を射出する。封止体１１は、上述したように有機樹脂に第１無機フィラー８１と第２無機フィラー８２とが含有されている。これにより、図２、図６及び７に示すように、第１無機フィラー８１の一部は隣接するバンプ４と基板２と半導体チップ３との隙間から有機樹脂７と共に、基板２と半導体チップ３との間の空間に充填され、第１無機フィラー８１と有機樹脂７とで第１封止体６１を成す。それと共に、当該有機樹脂７の射出の条件や当該隙間への侵入条件等により当該隙間から侵入しなかった残りの第１無機フィラー８１と、バンプ４や基板２、半導体チップ３に引っ掛かった第２無機フィラー８２とが含有された有機樹脂７が半導体チップ３の上面及び側面を被覆し、第１無機フィラー８１と第２無機フィラー８２と有機樹脂７とで第２封止体６２を成す。その結果、第２封止体６２は、第１封止体６１に比べて、無機フィラーの含有量が多くなる。
次に、図８に示すように、封止体で被覆された基板２及び半導体チップ３を、金型１０から脱型して支持体９を取り外し、最後に基板２の下面から露出する配線２１にバンプ５を接続すると、図１に示す半導体装置１が完成する。
このような半導体装置１の製造方法は、径の異なる第１無機フィラー８１及び第２無機フィラー８２が含有された有機樹脂７を射出成型するだけで、簡単に基板２と半導体チップ３との間の空間に第１封止体６１を充填でき、半導体チップ３の上面及び側面を第２封止体６２で被覆することができる。そのため、半導体装置１をより簡単に製造することができ、製造コストの削減に寄与できる。すなわち、本発明のように半導体チップ３の上面及び側面を封止体で被覆する際には、所謂キャピラリーフロー技術で基板と半導体チップとの間の空間に封止体を充填した後に、一般的なモールド技術で半導体チップ３の上面及び側面を被覆しなくても、一度に封止体を射出成型するだけで良く、効果は絶大である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、フレキシブルな基板を用いたが、これに限らず、通例の半導体装置に用いられる基板であれば良い。このとき、製造工程において、支持体９を省略することができる。また、上記実施の形態では、基板２と半導体チップ３との間の空間に、第１無機フィラー８１が含有された第１封止体６１が充填されているが、第１封止体６１には第１無機フィラー８１が含有されていなくても良い。さらに、上記実施の形態では、最後に基板２の下面から露出する配線２１にバンプ５を接続しているが、当該配線２１にバンプ５を接続した後に、封止工程を行っても良い。
１ 半導体装置
２ 基板
３ 半導体チップ
４、５ バンプ
７ 有機樹脂
９ 支持体
１０ 金型
１１ 封止体
１２ バンプ
２１、２２ 配線
２３ 電極
６１ 第１封止体
６２ 第２封止体
８１ 第１無機フィラー
８２ 第２無機フィラー
１００ 実装基板

Claims (12)

  1. 基板に半導体チップがバンプを介してフリップチップ接続された半導体装置であって、
    前記基板と前記半導体チップとの間の空間に充填された第１封止体と、
    前記半導体チップを被覆する第２封止体と、を備え、
    前記第２封止体は、前記第１封止体に比べて、無機フィラーの含有量が多い半導体装置。
  2. 前記第１封止体及び前記第２封止体は、射出成型されることを特徴とする請求項１に記載の半導体装置。
  3. 前記バンプは、前記半導体チップの外周に沿って配置されることを特徴とする請求項１に記載の半導体装置。
  4. 前記無機フィラーは、隣接する前記バンプと前記基板と前記半導体チップとで囲まれた隙間を通過可能な径を有する第１無機フィラーと、前記第１無機フィラーよりも径が大きい第２無機フィラーと、を備え、
    前記第１封止体には、前記第１無機フィラーの一部が含有され、
    前記第２封止体には、残りの前記第１無機フィラーと前記第２無機フィラーとが含有されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１無機フィラーの径は、０．１μｍ以上２０μｍ以下であることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２無機フィラーの径は、２０μｍより大きく１２０μｍ以下であることを特徴とする請求項４に記載の半導体装置。
  7. 前記第１封止体の無機フィラーの含有量は、３０重量％以下であり、前記第２封止体の無機フィラーの含有量は、７０重量％以上であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 基板に半導体チップをバンプを介してフリップチップ接続し、
    前記基板と前記半導体チップとの間の空間に充填される第１封止体と、前記半導体チップを被覆する第２封止体と、を射出成型で成形し、前記第２封止体は、前記第１封止体に比べて、無機フィラーの含有量を多くする半導体装置の製造方法。
  9. 前記半導体チップの外周に沿って配置され隣接する前記バンプと前記基板と前記半導体チップとで囲まれた隙間を通過可能な径を有する第１無機フィラーと、前記第１無機フィラーよりも径が大きい第２無機フィラーと、を有機樹脂に含有し、
    前記第１無機フィラー及び前記第２無機フィラーが含有された有機樹脂を射出成型し、前記第１無機フィラーの一部を前記隙間から有機樹脂と共に通過させて、前記第１無機フィラーの一部が有機樹脂に含有された第１封止体を前記基板と前記半導体チップとの間の空間に充填すると共に、残りの前記第１無機フィラーと前記第２無機フィラーとが有機樹脂に含有された第２封止体で前記半導体チップを被覆することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第１無機フィラーの径は、０．１μｍ以上２０μｍ以下であることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２無機フィラーの径は、２０μｍより大きく１２０μｍ以下であることを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記第１封止体の無機フィラーの含有量は、３０重量％以下であり、前記第２封止体の無機フィラーの含有量は、７０重量％以上であることを特徴とする請求項８乃至１１のいずれか１項に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053381A (ja) * 2012-09-05 2014-03-20 Denso Corp 半導体装置
JP2014107375A (ja) * 2012-11-27 2014-06-09 Toyota Motor Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745754A (ja) * 1993-07-30 1995-02-14 Kyocera Corp Ｉｃ封止樹脂
JP2000294692A (ja) * 1999-04-06 2000-10-20 Hitachi Ltd 樹脂封止型電子装置及びその製造方法並びにそれを使用した内燃機関用点火コイル装置
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053381A (ja) * 2012-09-05 2014-03-20 Denso Corp 半導体装置
JP2014107375A (ja) * 2012-11-27 2014-06-09 Toyota Motor Corp 半導体装置及び半導体装置の製造方法

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