JP2005167242A - ゆがみ防止パッケージおよびその製造方法 - Google Patents

ゆがみ防止パッケージおよびその製造方法 Download PDF

Info

Publication number
JP2005167242A
JP2005167242A JP2004344216A JP2004344216A JP2005167242A JP 2005167242 A JP2005167242 A JP 2005167242A JP 2004344216 A JP2004344216 A JP 2004344216A JP 2004344216 A JP2004344216 A JP 2004344216A JP 2005167242 A JP2005167242 A JP 2005167242A
Authority
JP
Japan
Prior art keywords
chip
packaging substrate
package
structural
structural reinforcement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004344216A
Other languages
English (en)
Other versions
JP4184333B2 (ja
Inventor
Kuo-Chung Yee
國寵 余
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of JP2005167242A publication Critical patent/JP2005167242A/ja
Application granted granted Critical
Publication of JP4184333B2 publication Critical patent/JP4184333B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

【課題】パッケージング基板と、チップと、および構造強化材からなるゆがみ防止パッケージを提供する。
【解決手段】チップがパッケージング基板の上面に配置され、構造強化材が、パッケージング基板の下面側の、チップを囲む領域の真下に相当する位置に配置され、構造強化材を配置することにより、チップをモールディング化合物で包み込む時に、パッケージング基板をゆがませようとする力が相殺されるゆがみ防止パッケージ。
【選択図】 図1

Description

本発明はパッケージ構造に関する。より詳しくは、ゆがみ防止パッケージおよびその製造方法に関する。
半導体パッケージングプロセスは、概略、ウェハーソーイングと、チップ載置と、ワイヤボンディングと、モールディングと、プリンティングと、およびパッケージングの一連の工程に分けることができる。前記一連の工程の一つであるモールディングの目的は、水分の侵入を防ぐバリアの提供と、内部で発生した熱を外部に放散させる役割と、手で持ちやすい形にするためと、および内部の電子デバイスを外部の電子デバイスから電気的に絶縁するためである。通常、前記モールディングプロセスは、半導体チップまたは電子デバイスが載置された基板をモールドの内側に置く工程と、ある量の固体のエポキシモールディング化合物を加熱して液体にする工程と、およびプランジャーを介して加圧しながら前記液体となったモールディング化合物をモールド内部のモールドキャビティーに注入する工程からなる。最終的に、前記モールディング化合物が前記基板上の前記半導体チップまたは電子デバイスを包み込み、気密性のパッケージが形成される。前記モールディング化合物を硬化させた後、前記パッケージを前記モールドから取りはずす。
大量のパッケージを製造するためには、複数の半導体チップまたは電子デバイスがパッケージング基板上に配置され、すべての部品が同時にモールディング化合物によって封入される。その後、前記パッケージング基板は裁断され、複数の個々に独立したパッケージユニットが作られる。しかし、カプセル封入するために用いられる前記モールディング化合物の材料と、前記パッケージング基板の材料は、通常、異なった熱膨張率を有する。そのため、硬化プロセスの温度変化にともない、前記パッケージング基板および前記モールディング化合物の間の膨張または収縮の度合いが応力を発生させ、前記パッケージング基板にゆがみを生じる可能性がある。一般に、硬化温度が高いほど、および、硬化時間が長いほど、前記パッケージング基板のゆがみの程度が大きくなる。そのため前記パッケージング基板の裁断がより困難になる。しかも前記半導体チップおよび前記電子デバイスは前記パッケージング基板に接合されているため、前記パッケージ内部でゆがみを生じさせる力がほんのわずかなものであっても前記半導体チップまたは前記電子デバイスに伝わり、曲げトルクとして作用する可能性がある。前記曲げトルクが過度に大きくなると、前記半導体チップまたは前記電子デバイスが損傷を受ける可能性がある。
しかしながら、上述したパッケージ構造を有するランドグリッドアレイ(LGA)パッケージ構造などの光学デバイスでは、前記パッケージング基板のゆがみの程度が大幅に増加する可能性がある。その理由は前記モールディング化合物として透明な樹脂を使う必要があるためである。通常、透明なパッケージング樹脂の熱膨張率は、ほとんどの不透明なパッケージング樹脂の熱膨張率よりも大きく、そのため、前記パッケージング基板のゆがみの程度が増加する。したがって、モールディング後に起こるゆがみを最小限に抑えることの可能な構造を有するパッケージング基板を提供する必要がある。
以上から、本発明の目的は、ゆがみを防止するパッケージ構造を提供することであり、本発明のパッケージング基板により、ゆがんだパッケージング基板に起因する問題点および欠点が解決される。
本発明の目的は、パッケージ構造の製造方法を提供することであり、本発明のパッケージング基板により、ゆがんだパッケージング基板に起因する問題点および欠点を防止できる。したがって、パッケージ製造の歩留まりおよび信頼性を向上できる。
本明細書に実施例を示し概略を説明するように、本発明の目的は、ゆがみを防止するパッケージ構造を提供することである。前記パッケージ構造は、パッケージング基板と、チップと、構造強化材を備えている。前記チップは、前記パッケージング基板の上面に配置される。前記構造強化材は、前記パッケージング基板の下面側の、前記チップを囲む領域の真下に相当する位置に配置される。前記チップをモールディング化合物で封入する時に生じる前記パッケージング基板をゆがませようとする力は、構造強化材を配置することにより相殺される。
本発明の目的は、以下のステップからなるパッケージの製造方法を提供することである。初めにパッケージング基板を用意する。チップは、前記パッケージング基板の上面に配置される。その後、構造強化材は、前記パッケージング基板の下面側の、前記チップを囲む領域の真下に相当する位置に配置される。その後、前記パッケージング基板上の前記チップを包み込む形でカプセルが形成される。カプセルが形成された後、前記パッケージング基板は裁断され、複数の個別のパッケージユニットが作られるとともに、前記構造強化材が除去される。個々のパッケージユニットには前記チップが搭載されている。本発明の一実施例では、カプセルは例えば以下のようなステップにしたがって形成される。初めに、上部モールドと、下部モールドと、ゲートを有するカプセル形成用モールドを用意する。前記上部モールドには前記チップに対応するモールドキャビティーがある。前記下部モールドには前記構造強化材に対応するランナーがある。前記ゲートは前記カプセル形成用モールドの端部近辺に位置し、前記上部モールドのキャビティーおよび前記下部モールドのキャビティーの両方を接続している。前記パッケージング基板は前記カプセル形成用モールドの前記上部モールドおよび前記下部モールドの間に設置され、前記チップは前記モールドキャビティーに収まり、前記構造強化材は前記ランナーモールドキャビティーに収まる。その後、前記ゲートを介してモールディング化合物が注入され、前記パッケージング基板上の前記チップおよび前記構造強化材を包み込む。
したがって、本発明は、パッケージング基板の下部に構造強化材を配置した後、引き続いてモールディングプロセスを実施することで、前期パッケージング基板のチップを配置している領域をゆがませようとする力を相殺する。したがって、前記パッケージ構造はゆがんだパッケージング基板に起因するすべての問題点および欠点を防ぐことができる。
前記の概要および以下に記す詳述は、ともに模範的な例を示すものであり、本発明のより詳しい説明は特許請求の範囲に記載される。
本発明の好ましい実施例の詳細について記述する。好ましい実施例が添付図に示される。どのような場合でも可能であれば、同一の、または、類似の部分を示すために、図面および明細書本文において同一の参照番号を使用する。
図1は、本発明の一実施例のパッケージ構造の平面図である。図2は、本発明の一実施例のパッケージ構造の下面図である。図3は、図1の線A−Aについての横断面図である。図1と、図2と、および図3に示したように、パッケージング基板10は上面12および下面14を有する。パッケージング基板10の上面12に、例として、2つのチップ配置領域16が明示される。個々のチップ配置領域16にはチップ18が載置される。チップ18はチップ配置領域16内にアレー状に整然と並べて配置される。また個々のチップ配置領域16を囲む周辺領域20が前記パッケージング基板10に明示される。さらに、構造強化用リング22は、図2に示したように、下面14の、個々の周辺領域20の真下に相当する領域に配置される。
図4は、パッケージ基板上の構造強化用リングの配置方法を示す見取り図である。図4に示したように、構造強化用リング22の下面24は、下に突き出た複数の位置決めピン26を有する。さらに、位置決めピン26は構造強化用リング22の下面24に均等に配置される。加えて、パッケージング基板10の下面14は複数の位置決めホール28を有し、位置決めホールの位置は位置決めピン26に対応する。構造強化用リング22は、位置決めピン26および対応する位置決めホール28を介して、パッケージング基板10の下面14に堅固に取り付けられる。望ましくは、構造強化用リング22の下面24に接着剤を塗布し、構造強化用リング22をパッケージング基板10の下面14に永久に接合する。
本発明の一実施例では、構造強化用リング22は耐熱性プラスチックあるいは金属を用いて製造される。通常、構造強化用リング22の材料は、少なくとも耐熱性モールディング化合物の融点温度に耐える必要がある。そのような材料を用いることで、構造強化用リング22はパッケージング基板のゆがみを防ぐことができる。
図5は、図3に示すパッケージング基板がカプセル形成用モールドの中にどのように配置されるかを示す横断面図である。本実施例では、モールド30内部で、パッケージング基板10の下面14が上方を向き、パッケージング基板10の上面12が下方を向いている。カプセル形成用モールド30は、下部モールド32と、上部モールド34と、およびゲート36を有する。下部モールド32は、パッケージング基板10の上面12と相対し、2つのモールディングキャビティー38を備えている。それら2つのモールディングキャビティーの中にはチップ配置領域16内のチップ18が収まり、チップ18をおおう形でモールディング化合物を注入するためのスペース40がある。上部モールド34は、パッケージング基板10の下面14と相対し、2つのリング状のランナー42を備えている。それら2つのリング状のランナーの中には構造強化用リング22が収まり、構造強化用リング22をおおう形でモールディング化合物を注入するためのスペース44がある。さらに、ゲート36は、カプセル形成用モールド30の上部モールド34に設置され、図示されていない他のランナーを介してモールディングキャビティー38およびリング状のランナー42につながっている。パッケージング基板10をモールドするために、モールディング化合物46がゲート36の中に注入され、モールディングキャビティー38およびリング状のランナー42によって決められたスペ−ス40および44に充填される。このようにして、チップ18および構造強化用リング22は、図6に示されるようにモールディング化合物46により包み込まれる。
注目すべきは、モールド30内部で、パッケージング基板10の下面14が上方を向き、それにより、モールドが注入されている間に構造強化用リング22がパッケージング基板10の下面14からはずれるのを防いでいる点である。しかしながら、構造強化用リング22がパッケージング基板10の下面14に、ラッチまたは接着剤を塗布した位置決めピン26を用いるなど、何らかの方法を介して固定されている場合、モールドが注入されている間、パッケージング基板10の下面14を下方に向けておくことが可能である。
モールディングプロセスおよびその後に引き続く硬化プロセスを完了した時のパッケージング基板の平面図および下面図を図7および図8に示す。硬化したモールディング化合物46がパッケージング基板10の上面12のチップ18を包み込み、チップを包み込むカプセル50を形成する。同様に、硬化したモールディング化合物46がパッケージング基板10の下面14の構造強化用リング22を包み込み、構造強化用リングを包み込むカプセル48を形成する。最後に、シンギュレーションプロセスにおいて、パッケージング基板10が裁断され個別のパッケージユニットが形成される。個々のパッケージユニットの中にはチップ18が包み込まれている。シンギュレーションプロセスにおいて、構造強化用リング22は、線C−Cと、D−Dと、C1−C1と、およびD1−D1に沿って裁断され除去される。
本発明の最も良い実施例はオプティカルランドグリッドアレイ(LGA)パッケージの製造への応用である。本発明をオプティカルLGAパッケージの製造に応用する場合、図7のチップ18は光学デバイスを含み、チップ18を包み込むモールディング化合物46は透明な樹脂である。注目すべきは、本発明のパッケージング基板は、透明なモールディング樹脂およびパッケージング基板の間の熱膨張率の差から生じる基板をゆがませるほんのわずかな力をも相殺可能な構造を有する点である。
図9は、4つのチップ配置領域を有するパッケージのモールドされた構造を示す平面図である。図10は、4つのチップ配置領域を有するパッケージのモールドされた構造を示す下面図である。本実施例では、パッケージング基板10の上面12は全部で4つのチップ配置領域16を有する。個々のチップ配置領域16にはチップ18が載置される。さらに、構造強化用リング22は、パッケージング基板10の下面14の側の、チップ配置領域16周辺領域の真下に相当する位置に配置され、パッケージング基板10を強化する。その後、カプセルが形成されパッケージング基板上のチップを包み込む。本実施例では、モールディング化合物が注入され、チップ18を包み込むチップカプセルが形成される。さらに、構造強化材を包み込むカプセルがモールディングプロセスにより形成され、例えば、個々の構造強化用リング22を包み込む。最後に、構造強化用リング22はシンギュレーションプロセスにおいて除去され、パッケージング基板は、チップ18を包み込んでいる個々のパッケージユニットに裁断される。
前述の実施例によれば、本発明は複数のチップ配置領域を有するパッケージング基板に応用可能である。パッケージング基板の下面側の、個々のチップ配置領域に対応する位置に構造強化用リングを配置することにより、モールド注入に起因して生じるパッケージング基板をゆがませようとする力が相殺される。
本発明の別の実施例では、図10の構造強化用リング22は、図11に示すような複数の構造強化用バー22aで代替可能であり、それによりパッケージング基板のゆがみを防止できる。さらに、注目すべきは、パッケージング基板の下面14の構造強化用リングまたは構造強化用バーによって包み込まれ補強されるチップ配置領域の数は1ヶ所または2ヶ所に制限されない点である。一般に、複数のチップ配置領域を補強するために、複数の構造強化用リングまたは構造強化用バーを用いることが可能である。
要約すれば、本発明の一つの主要な特徴は、パッケージング基板の下面に構造強化用リングまたはひとまとまりの構造強化用バーなどの構造強化材を配置し、パッケージング基板の構造強度を強めることである。さらに、チップおよび構造強化材をモールディング化合物で包み込みカプセルを形成するプロセスで、構造強化材は、パッケージング基板の上面および下面の間の熱膨張率の差から生じる基板をゆがませる力をも相殺可能である。最終的に、パッケージング基板に生じるゆがみの総量は実質的に最小限に抑えられる。
本発明の範囲または本旨を離れることなく、本発明の構造に様々な変更および変形を加えることができることは、当業者にとっては明らかであろう。したがって、本発明の変更および変形は、それらが添付のクレームおよびクレームの相当物の範囲に該当する限り、本発明に含まれるものである。
本発明のより深い理解のために本明細書の一部として図面を添付する。添付図面は本発明の実施例を示し、明細書本文とともに本発明の本質を説明するものである。
本発明の一実施例のパッケージ構造の平面図である。 本発明の一実施例のパッケージ構造の下面図である。 図1の線A−Aについての横断面図である。 パッケージング基板上の構造強化用リングの配置方法を示す見取り図である。 図3に示すパッケージング基板がカプセル形成用モールドの中にどのように配置されるかを示す横断面図である。 モールド内部にモールディング化合物を注入した後の図5に示すパッケージング基板の状態を示す横断面図である。 モールディングおよび硬化後のパッケージ構造全体を示す平面図である。 モールディングおよび硬化後のパッケージ構造全体を示す下面図である。 4つのチップ配置領域を有するパッケージのモールドされた構造を示す平面図である。 4つのチップ配置領域を有するパッケージのモールドされた構造を示す下面図である。 本発明の他の実施例によるパッケージング基板の上の構造強化用バーを示す平面図である。

Claims (25)

  1. 上面および下面を有し、前記上面に少なくともチップ配置領域を有するパッケージング基板と、
    前記チップ配置領域に配置された第1のチップと、
    前記パッケージング基板の前記下面の側の、前記チップ配置領域の周辺領域の真下に相当する位置に配置される構造強化材と、
    を有することを特徴とするゆがみ防止パッケージ。
  2. 請求項1に記載のパッケージにおいて、さらに、前記チップ配置領域内の前記第1のチップを包み込むチップカプセル、および、前記構造強化材を包み込む構造強化材カプセルを有することを特徴とするパッケージ。
  3. 請求項2に記載のパッケージにおいて、前記チップカプセルおよび前記構造強化材カプセルの材質が透明なモールディング樹脂からなることを特徴とするパッケージ。
  4. 請求項3に記載のパッケージにおいて、前記第1のチップが光学デバイスからなることを特徴とするパッケージ。
  5. 請求項1に記載のパッケージにおいて、さらに、複数の第2のチップを有し、前記第1のチップおよび前記第2のチップが前記チップ配置領域内にアレー状に整然と並べて配置されることを特徴とするパッケージ。
  6. 請求項1に記載のパッケージにおいて、前記パッケージング基板の前記下面に複数の位置決めホールを有し、前記構造強化材が、位置決めホールに対応する複数の位置決めピンを有することにより、前記位置決めピンが前記位置決めホールに差し込まれ、前記構造強化材が前記パッケージング基板に堅固に固定されることを特徴とするパッケージ。
  7. 請求項1に記載のパッケージにおいて、前記構造強化材が構造強化用リングからなることを特徴とするパッケージ。
  8. 請求項7に記載のパッケージにおいて、前記構造強化材の材質が金属からなることを特徴とするパッケージ。
  9. 請求項7に記載のパッケージにおいて、前記構造強化材の材質がプラスチックからなることを特徴とするパッケージ。
  10. 請求項1に記載のパッケージにおいて、前記構造強化材が複数の構造強化用バーからなることを特徴とするパッケージ。
  11. 請求項10に記載のパッケージにおいて、前記構造強化材の材質が金属からなることを特徴とするパッケージ。
  12. 請求項10に記載のパッケージにおいて、前記構造強化材の材質がプラスチックからなることを特徴とするパッケージ。
  13. 次の段階からなるパッケージの製造方法であって、
    上面および下面を有し、前記上面にチップ配置領域を有するパッケージング基板を用意し、
    前記チップ配置領域にチップを配置し、前記パッケージング基板の前記下面の側の、前記チップ配置領域の周辺領域の真下に相当する位置に構造強化材を配置し、
    前記パッケージング基板上の前記チップを包み込むカプセルを形成し、
    前記パッケージング基板を裁断して、複数のパッケージユニットを形成するとともに前記構造強化材を除去し、個々のパッケージユニットは前記チップを包み込んでいること、
    を特徴とするパッケージの製造方法。
  14. 請求項13に記載の方法において、前記ゲートを介して前記モールドの中に前記モールディング化合物を注入する際、前記パッケージング基板の下面が上方を向き、前記パッケージング基板の上面が下方を向いており、そのようにして、前記パッケージング基板が上下逆さの状態で前記モールディング化合物を注入することを特徴とする方法。
  15. 請求項13に記載の方法において、前記モールディング化合物が透明なモールディング樹脂からなることを特徴とする方法。
  16. 請求項15に記載の方法において、前記チップが光学デバイスからなることを特徴とする方法。
  17. 請求項13に記載の方法において、個々のパッケージユニットがランドグリッドアレイ(LGA)パッケージからなることを特徴とする方法。
  18. 請求項13に記載の方法において、複数の位置決めホールが前記パッケージング基板の下面に配置され、位置決めホールに対応する複数の位置決めピンが前記構造強化材に配置され、それにより、前記位置決めピンが前記位置決めホールに差し込まれ、前記構造強化材が前記パッケージング基板に堅固に固定されることを特徴とする方法。
  19. 請求項13に記載の方法において、前記構造強化材が構造強化用リングからなることを特徴とする方法。
  20. 請求項19に記載の方法において、前記構造強化材の材質が金属からなることを特徴とする方法。
  21. 請求項19に記載の方法において、前記構造強化材の材質がプラスチックからなることを特徴とする方法。
  22. 請求項13に記載の方法において、前記構造強化材が複数の構造強化用バーからなることを特徴とする方法。
  23. 請求項22に記載の方法において、前記構造強化材の材質が金属からなることを特徴とする方法。
  24. 請求項22に記載の方法において、前記構造強化材の材質がプラスチックからなることを特徴とする方法。
  25. 請求項22に記載の方法において、前記パッケージング基板上の前記チップを包み込む前記カプセルの形成方法が、
    上部モールドと、下部モールドと、およびゲートを有するカプセル形成用モールドを用意し、前記下部モールドは、前記チップに対応するモールディングキャビティーを有し、前記上部モールドは、前記構造強化材に対応するランナーを有し、前記ゲートは、前記カプセル形成用モールド上に設置され前記モールディングキャビティーおよび前記ランナーの両方を接続し、
    前記パッケージング基板を前記カプセル形成用モールドの前記上部モールドおよび前記下部モールドの間に設置し、前記チップが前記モールディングキャビティーの中に収まり、前記構造強化材が前記ランナーの中に収まり、
    モールディング化合物を前記ゲートを通して前記モールドの中に注入し、パッケージング基板上の前記チップおよび前記構造強化材を包み込む、
    ことを特徴とする方法。
JP2004344216A 2003-12-01 2004-11-29 ゆがみ防止パッケージおよびその製造方法 Expired - Fee Related JP4184333B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW092133698A TWI231578B (en) 2003-12-01 2003-12-01 Anti-warpage package and method for making the same

Publications (2)

Publication Number Publication Date
JP2005167242A true JP2005167242A (ja) 2005-06-23
JP4184333B2 JP4184333B2 (ja) 2008-11-19

Family

ID=34618014

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004344216A Expired - Fee Related JP4184333B2 (ja) 2003-12-01 2004-11-29 ゆがみ防止パッケージおよびその製造方法

Country Status (3)

Country Link
US (1) US7352071B2 (ja)
JP (1) JP4184333B2 (ja)
TW (1) TWI231578B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013058465A (ja) * 2011-09-07 2013-03-28 Hyundai Motor Co Ltd 撓み防止プレートを有する燃料電池用エンドプレート
JP2014138088A (ja) * 2013-01-17 2014-07-28 Dainippon Printing Co Ltd 樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体
JP6468455B1 (ja) * 2017-10-13 2019-02-13 第一精工株式会社 樹脂封止金型及び樹脂封止方法
KR20190086358A (ko) * 2018-01-12 2019-07-22 신꼬오덴기 고교 가부시키가이샤 지지체 부착 기판 및 지지체 부착 기판의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080085572A1 (en) * 2006-10-05 2008-04-10 Advanced Chip Engineering Technology Inc. Semiconductor packaging method by using large panel size
JP4769697B2 (ja) 2006-11-29 2011-09-07 富士通株式会社 プリント基板の製造方法、プリント基板組立体の製造方法、及びプリント基板の反り矯正方法
US10032692B2 (en) 2013-03-12 2018-07-24 Nvidia Corporation Semiconductor package structure
US9760132B2 (en) * 2013-09-19 2017-09-12 Nvidia Corporation Stiffening electronic packages by disposing a stiffener ring between substrate center area and conductive pad
TWI518854B (zh) * 2013-12-30 2016-01-21 財團法人工業技術研究院 模封組件及模封材料
CN115954277B (zh) * 2023-02-21 2023-12-22 深圳市芯海微电子有限公司 一种超薄芯片的封装工艺

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
JPH10284525A (ja) * 1997-04-03 1998-10-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2000223608A (ja) * 1999-01-29 2000-08-11 Nec Corp 半導体パッケージ及びその製造方法
JP3339838B2 (ja) * 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
US6469530B1 (en) * 2000-02-15 2002-10-22 Agilent Technologies, Inc. Method and apparatus for testing of ball grid array circuitry
US6348399B1 (en) * 2000-07-06 2002-02-19 Advanced Semiconductor Engineering, Inc. Method of making chip scale package
US6355499B1 (en) * 2000-07-06 2002-03-12 Advanced Semiconductor Engineering. Inc. Method of making ball grid array package
US6770959B2 (en) * 2000-12-15 2004-08-03 Silconware Precision Industries Co., Ltd. Semiconductor package without substrate and method of manufacturing same
US7259448B2 (en) * 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
TW498443B (en) * 2001-06-21 2002-08-11 Advanced Semiconductor Eng Singulation method for manufacturing multiple lead-free semiconductor packages
JP2003031736A (ja) * 2001-07-13 2003-01-31 Hitachi Ltd 半導体装置およびその製造方法
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
JP4002143B2 (ja) * 2002-07-10 2007-10-31 株式会社ルネサステクノロジ 半導体装置の製造方法
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
TW571409B (en) * 2002-12-03 2004-01-11 Advanced Semiconductor Eng Optical device and packaging method thereof
KR20050083322A (ko) * 2004-02-23 2005-08-26 삼성테크윈 주식회사 반도체 패키지용 리이드 프레임과 이의 제조방법
US7205178B2 (en) * 2004-03-24 2007-04-17 Freescale Semiconductor, Inc. Land grid array packaged device and method of forming same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013058465A (ja) * 2011-09-07 2013-03-28 Hyundai Motor Co Ltd 撓み防止プレートを有する燃料電池用エンドプレート
US9263759B2 (en) 2011-09-07 2016-02-16 Hyundai Motor Company End plate for fuel cell including anti-bending plate
JP2014138088A (ja) * 2013-01-17 2014-07-28 Dainippon Printing Co Ltd 樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体
JP6468455B1 (ja) * 2017-10-13 2019-02-13 第一精工株式会社 樹脂封止金型及び樹脂封止方法
JP2019075428A (ja) * 2017-10-13 2019-05-16 第一精工株式会社 樹脂封止金型及び樹脂封止方法
KR20190086358A (ko) * 2018-01-12 2019-07-22 신꼬오덴기 고교 가부시키가이샤 지지체 부착 기판 및 지지체 부착 기판의 제조 방법
JP2019125615A (ja) * 2018-01-12 2019-07-25 新光電気工業株式会社 支持体付基板及びその製造方法
JP7065617B2 (ja) 2018-01-12 2022-05-12 新光電気工業株式会社 支持体付基板及びその製造方法
KR102505525B1 (ko) * 2018-01-12 2023-03-03 신꼬오덴기 고교 가부시키가이샤 지지체 부착 기판 및 지지체 부착 기판의 제조 방법

Also Published As

Publication number Publication date
US7352071B2 (en) 2008-04-01
US20050116359A1 (en) 2005-06-02
TWI231578B (en) 2005-04-21
JP4184333B2 (ja) 2008-11-19
TW200520178A (en) 2005-06-16

Similar Documents

Publication Publication Date Title
KR100731842B1 (ko) 반도체 장치 및 그 제조방법
CN104584209B (zh) 薄型衬底PoP结构
KR101323978B1 (ko) 회로 다이의 패키징 방법 및 전자 디바이스
KR19980024503A (ko) 반도체 패키지 및 그 형성 방법
US20050184404A1 (en) Photosensitive semiconductor package with support member and method for fabricating the same
JP4184333B2 (ja) ゆがみ防止パッケージおよびその製造方法
KR20090046282A (ko) 반도체 패키지 및 그의 제조방법
JP2008004570A (ja) 樹脂封止型半導体装置の製造方法、樹脂封止型半導体装置の製造装置、および樹脂封止型半導体装置
CN109801846A (zh) 一种封装结构及封装方法
KR20040012896A (ko) 플라스틱 패키지, 배선 보드, 주입 몰드, 전자 구성 요소,플라스틱 패키지 생성 방법
WO1996013054A2 (en) Integrated circuit package and method of making the same
US6867483B2 (en) Stress-free lead frame
US7358598B2 (en) Process for fabricating a semiconductor package and semiconductor package with leadframe
KR101380385B1 (ko) 일괄 봉지 기술을 이용하는 led 패키지 제조방법
US7084003B2 (en) Method for manufacturing semiconductor device packages
US6921974B2 (en) Packaged device with thermal enhancement and method of packaging
US20050258552A1 (en) Semiconductor molding method and structure
KR101364020B1 (ko) 반도체 패키지 및 그 제조 방법
US9293395B2 (en) Lead frame with mold lock structure
US11309236B2 (en) Semiconductor device
JP2011009604A (ja) 半導体装置及び半導体装置の製造方法
JP5233288B2 (ja) 半導体装置の製造方法及び基板
KR20000001008A (ko) 반도체칩을 내장한 플라스틱 패키지 몰드 장치와 그의 몰딩방법
KR200284111Y1 (ko) 서브스트레이트 및 이를 이용한 반도체팩키지 성형용 금형
KR200292790Y1 (ko) 반도체 패키지용 리드프레임의 탑재판 구조

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070921

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080118

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080903

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees