JP2010525329A - 単一化ダイをテストする方法及び装置 - Google Patents

Abstract

本発明の一実施形態によれば、単一化ダイのテスト方法を実行できる。かかる方法を実施するためには、ウェハを取得してそのダイを個別のダイ片に単一化する。単一化されたダイは分離したテスト用配列に配列でき、また一体の配列の一部として複数のウェハのダイを一体化することもできる。その後、かかる一体のテスト用配列上でテストを実行できる。
【選択図】図１

Description

半導体回路の製造においては通常シリコンウェハを使用し、かかるシリコンウェハの表面に多数の個別回路を形成する。このことにより、各々のダイ上で回路を大量生産し、製造工程が完了したらダイをシリコンウェハから分離し、チップキャリアに戴置することができる。つまり、シリコンウェハは、各々が自らの回路を具備する多数のダイからなる。

シリコンウェハのテストは通常、ウェハが完全なウェハ形状をとどめている状態で行われる。つまり、テストは各々のダイがウェハの一部を形成している状態で行われる。ウェハからダイが分離された後にテストを行うこともできるが、そのようなテストでは、多数のダイを同時にテストしない。

多くの場合、シリコンウェハのテストは非常に複雑で時間がかかる作業である。そのため、シリコンウェハのテストが回路製造コストの大半を占めることがある。今日、殆どのテストは回路がまだシリコンウェハの一部になっている状態で行われている。しかし、個々のダイが近接していることから頻繁に問題が生じる。例えば、テストルーチンを実行するにはウェハ上の各々のダイに入力線と出力線を結合する必要があるが、テストインターフェースの所望の表面積に入出力線の全てを結集することは困難である。つまり、多数のダイからなるウェハにテストインターフェース（ウェハに使用する場合はプローブカードとしても知られる）がシングルタッチダウン方式でテストを行うのは困難である。つまり、そのような状況でテストインターフェースとテストの対象となる全てのダイとの接点、または結合点を１箇所で確立することはできない。

例えば、一部の現行テストシステムでは、プローブカードが、テスト対象ウェハの寸法に相当する直径３００ｍｍのほぼ円形のテストヘッド又はテストインターフェースに多数の信号線を通さなければならない。その結果、プローブカードのテストヘッドピンへ接続された信号線は互いに密接することになる。さらに、信号線はそれらの出所からテストヘッドピンにかけて相当な距離におよぶ。その結果、それらの信号線にわたって高周波信号が伝送されると、信号線の長さと（抵抗、容量、誘導効果）１つのまとまりになった信号の近接によって著しい劣化が生じる。その結果、周波数は制限される。例えば、周波数が１５０乃至２００ＭＨｚを上回る信号ではメモリを確実にテストすることはできない。

現在のシリコンウェハテストを制限するさらなる要因として、テスト対象のシリコンウェハの温度範囲がある。現在、ダイのテスト許容温度範囲には限界がある。この範囲は具体的には約−４０℃から＋８０℃である。その理由として、通常シリコンウェハはテープ等の粘着材によってテスト面に保持される。この粘着材により、ウェハはテスト中に動かないよう適所に保持される。しかし、テープの物理的特性によってシリコンウェハの許容温度範囲は制限される。テープは−４０℃を下回る低温では粘着力を失い、８０℃を上回る温度では液化するため、多くの場合、それらの温度範囲外ではシリコンウェハのテストは行われない。

上記の通り、シリコンウェハのテストで個々のダイに配置された回路を十分にテストするには多大な時間を要する。回路の全てのコストのうち、このテスト時間がかなりの部分を占める。従来のテストにおいては、シリコンウェハのサイズによってテスト可能な回路の数が決まる。例えば、直径約３００ｍｍのウェハにはそれなりの数のダイしか形成できない。つまり、テスト可能なダイの数の上限はウェハ上のダイの数によって決まる。

[関連出願の相互参照]
該当なし。

[政府援助研究又は開発に基づく発明に対する権利の陳述]
該当なし。

[配列表、表、またはコンピュータプログラムリスト別表のＣＤ提出の参照]
該当なし。

したがって、シリコンウェハ上に形成されたダイのテストに関わる難点の少なくとも一部を解消できるシステムが求められている。

本発明の一実施形態によれば、シリコンウェハをテストする方法を実装でき、同方法では、第１の複数のダイを有する第１のシリコンウェハを取得し、第２の複数のダイを有する第２のシリコンウェハを取得し、第１の単一化ダイの組を形成するため前記第１のウェハから前記第１の複数のダイを単一化し、第２の単一化ダイの組を形成するため前記第２のウェハから前記第２の複数のダイを単一化し、前記第１の単一化ダイの組と前記第２の単一化ダイの組をともに支持面上の一体のダイ配列に配列して、前記一体のダイ配列のダイの合計数が前記第１のシリコンウェハ上に形成されたダイの数を上回るようにし、且つ単一テストシーケンスの一部として前記一体のダイ配列をテストする。

本発明の別の実施形態によれば、シリコンウェハをテストする装置を実装でき、同装置は、第１のウェハを単一化ダイとして単一化するよう構成されたウェハ単一化用装置と、前記第１のウェハから単一化ダイのテスト用配列に前記単一化ダイを配置するよう構成されたダイ配置用装置と、を備え、前記ウェハ単一化用装置はさらに、第２のウェハを単一化ダイとして単一化するよう構成され、前記ダイ配置用装置はさらに、前記第２のウェハから前記単一化ダイのテスト用配列に前記単一化ダイを配置するよう構成され、同装置はさらに、前記単一化ダイのテスト用配列へ入力及び出力信号を供給するよう構成されたテストデバイスインターフェースを備える。

本発明のさらに別の実施形態は単一化したダイからなる配列を提供し、同配列は、第１のウェハから単一化された第１の単一化ダイの組と、第２のウェハから単一化された第２の単一化ダイの組と、一体のダイ配列に配列された前記第１の単一化ダイの組と前記第２の単一化ダイの組と、を備え、各々の単一化ダイは他の単一化ダイからオフセットされる。

本発明のさらに別の実施形態はテストデバイスインターフェースを提供し、同テストデバイスインターフェースは、テストコンピュータと連結するよう構成された第１のインターフェースと、複数の単一化ダイと連結するよう構成された第２のインターフェースと、を備え、前記単一化ダイは、第１のウェハと第２のウェハから一体のテストパターンに配列された単一化ダイを備え、前記第２のインターフェースは、前記一体のテストパターン内の前記単一化ダイの全てと同時に結合するよう構成される。

他の実施形態については、本明細書、図面、及び請求の範囲に目を通すことで明らかとなろう。

本発明の一実施形態による、複数のウェハから単一化されたダイをテストするシステムを示す図である。 本発明の一実施形態による、コンピュータ化した装置を実装するコンピュータシステムのブロック図である。 本発明の一実施形態による、複数のダイの単一化と、一体の単一化ダイのテスト用配列の配置とを示す図である。 本発明の一実施形態による、代替的な単一化ダイ配列を示す図である。 本発明の一実施形態による、単一化ダイのテスト方法を示すフローチャートを示す図である。 本発明の一実施形態による、単一化ダイのテスト方法を示すフローチャートである。 本発明の一実施形態による、単一化ダイのテスト方法を示すフローチャートである。

図１を参照すると、本発明の一実施形態に係るダイをテストするシステムが示されている。図１に示すシステムにより、ウェハを単一化してテスト用配列に配列することが可能となる。このテスト用配列にテストインターフェースを使用し、ダイをテストできる。さらに、単一化されたダイのテストにより複数のウェハのダイをまとめてテストできる。このためテスト工程が非常に容易になり、また従来のテスト方法及びシステムにはない利点が提供される。

一例として、単一化ダイの分離配列により、テストインターフェースの信号密度を抑えることができる。テストインターフェース表面のテストピンに至る信号線密度の低減により、結集した領域に信号線が集中することによって生じる信号干渉、信号劣化、ＲＦ効果が低減される。

図１はシリコンウェハ１０４、１０８、及び１１２を示す。シリコンウェハの製造業者は、例えばアセンブリライン方式で個々のウェハをテストデバイスまで搬送する。図１はさらに単一化用装置１１６とダイ配置用装置１１８とを示す。さらに図１は、単一化用装置とダイ配置用装置とによって予めウェハから単一化されて配置された単一化ダイ配列１２２を示す。さらに図１は、テストインターフェース１２６と結合したテストコンピュータ１３０を示す。テストインターフェース１２６は単一化ダイと連結する。

図１の実施においては、個々のダイ１０４、１０８、及び１１２を取得し、単一化用装置１１６を利用して各々のウェハのダイを個別の単一化ダイに分割する。このことは、ウェハ上のダイ間にスクライブ線をスクライブする等、様々な方法で果たすことができる。このことにより、個々のダイをウェハの残りの部分から分離することができる。ダイを分離する代替的な方法は当業界で周知である。単一化されたダイは、例えばダイを機械的に結合してテストパターン１２２に配置するロボット制御グリッパにより把持できる。図１では、この機械的結合装置をブロック１１８として示す。

図１に示すテストパターン１２２は複数のウェハのダイを用いて実施できる。つまり、ウェハ１０４及び１０８に示すダイを各々のウェハから分離し、レイアウト１２２として図示された一体のテスト用配列に配置できる。これらのダイを支持面上に戴置し、適所に保持することができる。支持面を密閉することで、テスト中の温度範囲を拡大することもできる。

ダイのレイアウトは所望のパターンに形成できる。ダイとダイの間に十分な間隔を設けて配置すれば、テストインターフェース上の信号線も互いに隔てられるため、信号線が互いに近接することによって生じる干渉効果は抑えられる。さらに、テストインターフェースはテストコンピュータに近接して配置できるため、信号線の短縮も可能である。ブロック１２６はテストデバイスインターフェースを表している。当業界においては、単一ウェハ用のテストデバイスインターフェースは頻繁にプローブカードと呼ばれる。ただし、インターフェース１２６であれば、複数のウェハのダイを同時にテストできる。さらにこれは、従来のプローブカードを大幅に上回る表面積で構成される。テスト中はダイの間隔を隔てることができるため、広い表面積を役立てることができる。例えば、プローブカードの直径３００ｍｍの表面積の代わりに、正方形の表面積を有するテストインターフェースを利用できる。

テストインターフェースは、個々のダイとの結合を可能にするＩＯハードウェアを用いて構成される。通常、この構成はダイ上に構成された回路の接点にピンをタッチダウンすることによって果たす。

インターフェース１２６はさらに、テストコンピュータ１３０と結合、または連結する。このため、テストインターフェース１２６へ入力信号を供給し、その応答として出力信号を受信する、テストシーケンスをテストコンピュータで生成することができる。単一化テスト用配列の柔軟性により、実際にはテストインターフェースの真上にテストコンピュータを配置できる。その結果、信号線は短縮され、信号線のインダクタンス、静電容量、抵抗によるＲＦ効果は低減される。

図１には３つのウェハが示されているが、１つのウェハ、２つのウェハ、又は３つ以上のウェハのダイからテストパターンが形成可能であることは理解されよう。

図２は、各システム要素の実装の仕方を概略的に示す図である。図示のシステム２００は、バス２０８を通じて電気的に結合されるハードウェア要素からなり、これはプロセッサ２０１、入力装置２０２、出力装置２０３、記憶装置２０４、コンピュータ可読記憶媒体読取装置２０５ａ、通信システム２０６、処理加速部（ＤＳＰ、専用プロセッサ等）２０７、及びメモリ２０９を含む。コンピュータ可読記憶媒体読取装置２０５ａはさらにコンピュータ可読記憶媒体２０５ｂへ結合され、記憶装置２０４、メモリ２０９、及び／又は他のアクセス可能なシステム２００リソース等、それらの総体が一時的及び／又は永久的にコンピュータ可読情報を収容するリモート、ローカル、固定、及び／又は取外可能の記憶装置、記憶媒体、メモリ等に相当する。システム２００はまた、オペレーティングシステム２９２と、プログラム、アプレット、データ等その他コード２９３とを含むソフトウェア要素（作業中メモリ２９１中に存在するものとして図示）を備える。

システム２００は柔軟性と設定可能性能に優れる。そのため、例えば、単独のアーキテクチャで１つ以上のサーバを実装し、それらのサーバは所望のプロトコル、プロトコルバリエーション、エクステンション等に従って構成できる。ただし、より具体的な応用的要求に応じて実施形態を利用できることは当業者にとって明白であろう。例えば、１つ以上のシステム要素をシステム２００コンポーネント内（例えば通信システム２０６内）の従属要素として実装することもできる。カスタマイズされたハードウェアを利用することもできる、及び／又は特定の要素をハードウェア、ソフトウェア（アプレット等、所謂「ポータブルソフトウェア」を含む）、又は両方で実装することもできる。ネットワーク入力／出力装置（図示せず）等、他の計算装置へ至る接続を利用できるほか、他の計算装置へ至る有線、無線、モデム、及び／又はその他の接続も利用できることは理解されよう。

図３を参照すると、２つのウェハ３０４及び３０８を単一化し、テスト用配列３１２として一体化する様子が示されている。図示したウェハ３０４上には３２枚のダイが形成されている。各々のダイは自らの回路を有する。同様に、シリコンウェハ３０８は３２枚のダイを含む。本例では３２枚のダイを使用するが、多くの製造工程では直径３００ｍｍのシリコンウェハ上に少なくとも５１２枚のダイを構成するのが一般的である。図３ではシリコンウェハが各々個別のダイに単一化され、６４枚のダイからなる正方形の配列に配置されている。本例から分かるように、テスト用配列のテスト面積は当初のウェハ２枚のそれを大幅に上回っている。そのため、テストインターフェースの表面に至る入力・出力信号の間隔を大きくとることができる。上述の通り、この入力・出力信号の分離により、特にＲＦ周波数の場合には信号の信頼性を向上させ、ダイのテスト周波数の範囲を拡大することができる。周波数の拡大によりダイのテスト時間を短縮することができる。さらに、大きな周波数の範囲にわたってダイの信頼性をテストすることができる。

図４は一体のダイのテスト用配列のさらなる例を示す。図４では単一化されたダイの配置パターンに行が追加されており、不図示のこれらの行は省略記号で表される。図４にはテストインターフェース４０４の概要も示されているが、テストインターフェース４０４は一体の単一化ダイのテスト用配列の真上に配置できる。つまり、図４は、一体のテスト用配列上に１つのテストインターフェースを配置し、これを動かすことなく全てのダイをテストできることを表している。当業界では、これを頻繁にシングル「タッチダウン」によるテストと称する。第１の位置からではテストできないダイをテストするために第２の位置へテストインターフェースを動かす必要がないため、ダイのテスト速度は向上する。消費電力の観点から容認されない場合や、断念を余儀なくされる場合もあるが、図４に示すテストインターフェースであれば複数のダイを並行して同時にテストすることもできる。また、複数のウェハの複数のダイを並行してテストすることもできる。それには通常かなりの消費電力が要求されることが分かっている。そのため、かかる事情から同時テストを選ばない場合でも、一体のダイ配列のテストにおいては、ダイ配列に対してテストインターフェースを移動させる必要はない。

図５を参照すると、フローチャート５００は単一化ダイのテスト例を示している。ブロック５０４では第１のシリコンウェハを取得する。このシリコンウェハは複数のダイからなる。同様に、ブロック５０８では第２のダイの組を有する第２のシリコンウェハを取得する。ブロック５１２に示すように、第１のシリコンウェハは単一化され、第１のウェハから個々のダイが分離される。同様に、ブロック５１６は第２のシリコンウェハ上のダイをも単一化できることを示している。ブロック５２０では、第１及び第２の単一化ダイがともに支持面上の一体のダイ配列に配列される。一体のダイ配列のダイの合計数は１枚のウェハ上に戴置することのできるダイの数を上回っている。つまり、かかる一体のダイ配列によって１枚のシリコンウェハをテストする場合より多くのダイをテストできる。ブロック５２４では、単一テストシーケンスの一部として一体のダイ配列をテストする。

図６Ａ及び６Ｂのフローチャート６００は単一化ダイのより詳細なテスト例を示す。ブロック６０４では、複数のダイをその上に形成した第１のシリコンウェハを製造する。各々のダイは集積回路等の回路を有する。ただし各々の回路が同じである必要はない。同様に、ブロック６０８では複数のダイをその上に有する第２のシリコンウェハを製造する。ブロック６１２では第１のシリコンウェハを単一化し、第１の単一化ダイの組を形成する。同様に、ブロック６１６では第２のシリコンウェハを単一化し、第２の単一化ダイの組を形成する。ブロック６２０に示すように、第１の単一化ダイの組と第２の単一化ダイの組はともに支持面上の一体のダイ配列に配列される。一体のダイ配列のダイの合計数は第１のシリコンウェハ上に形成されたダイの数を上回る。ブロック６２４ではロボット制御アーム等の搬送装置を利用し、単一化ダイを機械的に結合し、支持面上に配置できる。例えば、ピックアンドプレース機構は当業界で周知である。

ブロック６２８は、複数のダイが配置された第３のシリコンウェハをも取得できることを示す。さらに、ブロック６３２に示すように第３のシリコンウェハを単一化し、第３の単一化ダイの組を形成できる。本発明の実施形態によって１つ以上のシリコンウェハを単一化し、一体のテスト用配列にまとめることができることは理解されよう。追加的なウェハのダイの使用は、単にテスト領域を拡大するに過ぎず、より大きなテストインターフェースで対処できる。ブロック６３６では、一体のダイ配列の一部として第３の単一化ダイの組を配列できる。

本発明の一態様によると、一体のダイ配列へのシングルタッチダウンを利用し、一体のダイ配列に含まれる全てのダイをテストできる。従来のウェハテストでこれを果たすことは困難であった。すなわち、それはシリコンウェハのテストにおいて十分な面積に入力・出力信号の全てを結集することが困難だったためである。本発明の一実施形態によれば、単一化ダイに間隔を設けることにより、テストインターフェースで入力・出力信号を隔てることができ、深刻な信号劣化又は干渉は生じない。つまり、単一化ダイ配列の大きな表面積に対応するようテストインターフェースを大きく構成し、シングルタッチダウンを果たすことができる。テストシーケンスの実施において、テスト位置に配置されたテストデバイスインターフェースを動かしたり取り除いたりする必要はない。ブロック６４４では、一体のダイ配列に含まれる各々のダイをテストデバイスインターフェースと同時に結合することもできる。そのような場合は、電気的結合を同時に果たして各々のダイを同時にテストできる。代替的には、消費電力を抑えるために個々のダイを順次テストしたり、ブロック単位でテストすることもできる。ブロック６４８では、単一テストシーケンスの一部として一体のダイ配列をテストする。

上記で開示した実施形態はさらに下記の通りに改良可能である。例えば、ウェハダイの極限温度範囲テストを実施できる。現在、ダイのテスト許容温度範囲には限界がある。この範囲は具体的には約−４０度から＋８０度である。この問題はウェハの接着に用いるテープの物理的特性に起因する。テープは低温では粘着力を失い、高温では液化する。ダイを単一化し、多孔板を通じて真空を引き込む装置等を利用すれば、テープを使わずにテスト中のダイを適所に保持できる。これにより、−５５度から＋１５０度等、温度範囲の拡大が可能となる。さらに、現在行われているようにダイをチャックから加熱するのではなく、ダイをチャンバに封入することで温度範囲を拡大することもできる。

加えて、パッケージに配置される前のダイを研磨して薄くする工程が一般的になりつつある。このことは、例えばパッケージで複数のダイを積み重ねる場合に必要となる。ウェハは、例えば厚さ２５０ミクロンから７０ミクロンまで薄くできる。結晶シリコンの機械的応力等、この研磨によって回路に機械的欠陥が生じることがある。これまでは研磨の前にテストが行われ、そのような機械的欠陥が捕捉されることはなかった。１つの改良方法によれば、パッケージに配置される前の、単一化されて研磨されたダイをテストできる。これで研磨が原因の欠陥をテストできる。

現在ウェハは、精度がおよそ＋／−１００ミクロン以内の装置で切断されている。ボンディングパッドへの接触に耐えるパッケージにダイを配置するのであればこれで十分である。ただし、単一化ダイのテストの場合はダイ上の正確な位置に、例えば目標位置から１０ミクロン以内のところに、テストインターフェースをタッチダウンさせる必要がある。テストインターフェースのピンが適切な場所でタッチダウンしなければ、電気接続が得られない場合や、接続の誤りがテスト信号の入出力において生じるおそれがある。このことは通常、テストレイアウトへのダイ配置において所望の位置からの許容差（１０ミクロン等）を極力抑えることによって克服できる。代替的には、機械的結合装置で単一化ダイを把持することができる。その後にダイを光学的に観察し、パターン認識によりダイ上の基準点を特定する。そして、光学的に認識されたダイ位置がダイのレイアウト上のどの箇所に位置するのかが分かれば、ダイを正確な位置に置くことができる。同様に、ダイの整列に役立つ基準点をダイに設けることができる。

現在、十分な極限温度でダイのテストを行うことはできない。１つの改良方法によれば、温度制御チャンバ内に単一化ダイ配列を戴置することができる。この場合は広範囲にわたって温度範囲を変えることができる。１つのバリエーションによると、テストインターフェースはかかる状況でテストチャンバの上部を形成する。

単一化ダイを取り、テストレイアウトに配置し、テストレイアウトから取り除く処理装置は現在市販されていないようである。通常はスクライビング後に単一化ダイをダイキャリアに置き、ダイキャリアを取り除く。上記の本発明の実施形態によれば、テストの前にウェハから単一化ダイを除去してテストレイアウトに配置し、さらにテスト後にテストレイアウトから単一化ダイを除去するピックアンドプレース装置を実装できる。

テストにおいてはダイ上の正確な位置にタッチダウンするだけの精度が要求されるため、ダイが適切に整列することが重要である。１つの改良方法によると、プレハブ式のダイ用トレイを利用し、その窪みにダイを入れることにより、この問題に対処できる。ダイの外のり寸法が精密に切断されるとすれば、ダイを窪みに置き、ダイの下から僅かな吸引力をかけることで、ダイは窪みの寸法によって正確に整列する。これは銀器を銀器トレイに置くことに似ている。

レイアウト上でダイが整列したら、単一化ダイのテスト中にダイが動かないようにする必要がある。この点は、ダイの下から真空を引き込む多孔ダイキャリアを利用することによって解決できる。このため、薄いダイを傷めることなく適所に保持できる。

フラッシュメモリに特有の１つの改良方法も適用できる。フラッシュメモリは非終端装置と呼ばれている。このため、フラッシュメモリセルへの入力信号は、あたかも伝送路の末端に整合する終端インピーダンスがないかのように反射される。この状況は、長いテスト線を使ってフラッシュメモリをテストするテストシステムで悪化する。この問題は、信号線が非常に短いシステムを利用することによって対処できる。これは、例えば信号線の長さが従来の２フィートの代わりに２インチとなる、本システムの新しいテストインターフェースにより達成できる。

上述の通り、プローブピンを正確な目標位置にタッチダウンさせるには単一化ダイの精密配置が重要となる。メタライズ層を含む薄く軽いダイは磁力で動かすことができる。かかる磁力を用いて粗く配置されたダイをトレイの窪みに引き込むことができる。加えて、ダイが磁場に反応しやすくするため、かなりの部分を金属が占めるようダイを設計、製造してもよい。

単一化ダイ全体の配置には時間がかかることがある。この配置時間を利用して配置済みダイのテストを開始することができる。この場合は、ダイに対して複数のプロセスを同時に実行できる。長く薄いテストインターフェースを使用し、テストレイアウトにダイが配置されている際に数列のダイに対してテストを開始できる。ダイのテストが一列ずつ終了するにつれ、テストが完了したダイはレイアウトから取り出すことができる。

（単一化されていない）ウェハ全体のテストでテストインターフェースのピンに欠陥があると、ウェハ上の少なくとも１枚のダイはテストされなくなる。欠陥ピンを回避することはできない。この場合はテストされないダイが無駄になるか、テストインターフェースの修理のためダウンタイムが発生する。本発明の実施形態によれば、この問題を克服できる。新しいテストインターフェース（一辺が１メートルのもの等）に欠陥ピンがある場合は、その欠陥ピンを特定でき、以降のレイアウト工程で欠陥ピンの下にダイを戴置せずにすむ。レイアウトのどの位置にダイを置けばよいかを即座に判断できるため、全てのダイがテストされ、テストインターフェースの修理のためダウンタイムが発生することはない。

ダイの配置は時間のかかる工程である。テストレイアウトにダイを配置する工程を加速する方法が求められている。１つの改良方法によれば、マルチヘッドピッカーを使用し、複数のダイを同時に取り出して配置することにより、これに対処できる。この場合は、ダイ用トレイからテストレイアウトに至るアームの動きを減らすことができる。

テストにおいてはダイの精密配置が課題である。そこで、テストが失敗しないようダイを精密に配置するシステムが求められている。一実施形態によれば、ダイを一定の幅に切断し、各々のダイを粗い精度でレイアウト上に配置することができる。次に、２つのＬ字形メカニカルコンタクトを使ってダイを反対のコーナーから押して、Ｌ字形コンタクトの最終停止点を示す所定の座標により適所に配置する。

ダイを精密に整列させるため、ダイの外縁を僅かな誤差で把握できるようにダイを切断すると有利である。現在の切断手法では必要とされる精密切断を果たせない。レーザを利用してダイを高い精度で切断することが１つの選択肢である。

ダイの整列は困難で時間がかかる。ウェハから完全に取り除かれた後のダイをテストするのが有利だが、それには時間的な不利益もある。そこで、１つの改良方法によれば、ウェハから帯状のダイを切断する。ただし個別のダイとして完全には単一化しない。このことにより、帯状のダイが速やかに配置され、一次元のみ整列すればよい。

ダイが最終的にテストレイアウトに配置されたら、ダイが適所から動かないようにすることが大切である。１つの解決方法として、粘着テープでダイを受け付けるキャリアを用意し、テープにダイを付着させダイの動きを防ぐ。ただし、場合によってはダイを下から、例えばビアがある場所の下から、テストする必要がある。粘着テープによってダイが固定されると、これらの接続点は遮られる。この問題は、テープの中に導線を貫通させて背面コンダクタンスを成すことによって対処できる。

これまで本発明を実施する方法又は装置として本発明の様々な実施形態を説明してきたが、コンピュータに内在するコードやコンピュータによるアクセスが可能なコード等、コンピュータに結合されたコードによって本発明を実施できることは理解されよう。例えば、上述した方法の多くはソフトウェアとデータベースを用いて実施できる。本発明がハードウェアによって達成される実施形態に加え、本説明で開示した機能を実現するコンピュータ可読プログラムコードを具備するコンピュータ用媒体を構成する製品を使用し、本実施形態を達成できることに留意されたい。したがって、本発明の実施形態はプログラムコード手段としても本特許により保護されるものとしてみなされることが望まれる。さらに、本発明の実施形態はコンピュータ可読メモリに記憶されたコードとしても実現可能であり、かかるコンピュータ可読メモリはＲＡＭ、ＲＯＭ、磁気式媒体、光学式媒体、光磁気式媒体を含むが、それらに限定されず、実際にはいかなる種類のものであってもよい。より一般的に、本発明の実施形態は汎用プロセッサで実行するソフトウェア、マイクロコード、ＰＬＡ、又はＡＳＩＣを含むが、これらには限定されず、ソフトウェア、ハードウェア、又はそれらの組み合わせで実施できる。

伝送媒体を通じて伝搬される搬送波ならびに信号（電気信号、光信号等）により実現されるコンピュータ信号として本発明の実施形態が実現されることも想定される。したがって、上記の様々な情報はデータ構造等の構造にフォーマットでき、電気信号として伝送媒体内で伝送であり、もしくはコンピュータ可読媒体に記憶できる。

本明細書に記載した構成、素材、及び行為の多くは、機能を実行するための手段または機能を実行するための工程として説明してもよい。したがって、そのような説明は本明細書に記載の構成、素材、及び行為、及びその等価物を包含する権利を有するものと理解されたい。

本発明の実施形態による装置及び方法とそれらに付随する利点は、本明細書より理解されるものと思料される。上記の説明は、本発明の特定の実施形態についての全面的な説明であるが、かかる説明は請求の範囲により定義される発明の範囲を限定するものではない。

１０４，１０８，１１２ シリコンウェハ
１１６ 単一化用装置
１１８ ダイ配置用装置（ブロック）
１２２ ダイ配列（テストパターン）
１２６ テストインターフェース
１３０ テストコンピュータ

Claims (22)

1. シリコンウェハをテストする方法であって、前記方法が、
   第１の複数のダイを有する第１のシリコンウェハを取得することと、
   第２の複数のダイを有する第２のシリコンウェハを取得することと、
   第１の単一化ダイの組を形成するため前記第１のウェハから前記第１の複数のダイを単一化することと、
   第２の単一化ダイの組を形成するため前記第２のウェハから前記第２の複数のダイを単一化することと、
   前記第１の単一化ダイの組と前記第２の単一化ダイの組をともに支持面上の一体のダイ配列に配列することと、
   単一テストシーケンスの一部として前記一体のダイ配列をテストすること、を有し、
   前記一体のダイ配列のダイの合計数が前記第１のシリコンウェハ上に形成されたダイの数を上回ること、
   を特徴とするシリコンウェハテスト方法。
2. 前記一体のダイ配列が、前記第１のシリコンウェハ上に製造された前記ダイの全てと前記第２のシリコンウェハ上に製造された前記ダイの全てとからなること、を特徴とする請求項１に記載のシリコンウェハテスト方法。
3. 前記一体のダイ配列をテストすることが、前記一体のダイ配列内の各々のダイをテストデバイスインターフェースと同時に結合することを有すること、
   を特徴とする請求項１に記載のシリコンウェハテスト方法。
4. 前記一体のダイ配列をテストすることが、テストデバイスインターフェースによる前記一体のダイ配列へのシングルタッチダウンを実行することを有し、前記テストデバイスインターフェースの除去の前に前記一体のダイ配列内の全てのダイのテストを実行すること、
   を特徴とする請求項１に記載のシリコンウェハテスト方法。
5. 前記第１の単一化ダイの組と前記第２の単一化ダイの組をともに配列することが、各々の単一化ダイを前記支持面上に配置するためロボット制御搬送装置を利用することを有すること、
   を特徴とする請求項１に記載のシリコンウェハテスト方法。
6. 第３の複数のダイを有する第３のシリコンウェハを少なくとも取得することと、
   第３の単一化ダイの組を形成するために前記第３のウェハから少なくとも前記第３の複数のダイを単一化することと、
   前記一体のダイ配列の一部として少なくとも前記第３の単一化ダイの組を配列することと、をさらに含むこと、
   を特徴とする請求項１に記載のシリコンウェハテスト方法。
7. 前記第１の単一化ダイの組と前記第２の単一化ダイの組との各々の前記ダイが、各々のダイの一部として構成された回路を備えること、を特徴とする請求項１に記載のシリコンウェハテスト方法。
8. シリコンウェハをテストする装置であって、前記装置が、
   第１のウェハを単一化ダイとして単一化するよう構成されたウェハ単一化用装置と、
   前記第１のウェハから単一化ダイのテスト用配列に前記単一化ダイを配置するよう構成されたダイ配置用装置と、を備え、
   前記ウェハ単一化用装置はさらに、第２のウェハを単一化ダイとして単一化するよう構成され、
   前記ダイ配置用装置はさらに、前記第２のウェハから前記単一化ダイのテスト用配列に前記単一化ダイを配置するよう構成され、
   前記装置はさらに、前記単一化ダイのテスト用配列へ入力及び出力信号を供給するよう構成されたテストデバイスインターフェースを備えること、
   ことを特徴とする装置。
9. 前記ウェハ単一化用装置が前記第１及び第２のシリコンウェハをスクライブするスクライビング装置を備えること、を特徴とする請求項８に記載の装置。
10. 前記ダイ配置用装置が前記第１のウェハから前記単一化ダイの全てを前記単一化ダイのテスト用配列に配置するよう構成されること、を特徴とする請求項８に記載の装置。
11. 前記ダイ配置用装置が前記第２のウェハから前記単一化ダイの全てを前記単一化ダイのテスト用配列に配置するよう構成されること、を特徴とする請求項１０に記載の装置。
12. 前記単一化ダイのテスト用配列が、前記第１のウェハ上に製造された前記ダイの全てと前記第２のウェハ上に製造された前記ダイの全てとからなること、を特徴とする請求項８に記載の装置。
13. 前記テストデバイスインターフェースが、前記単一化ダイのテスト用配列内の各々のダイと同時に結合するよう構成されること、を特徴とする請求項８に記載の装置。
14. 前記テストデバイスインターフェースが前記単一化ダイのテスト用配列へのシングルタッチダウンを実行するよう構成され、前記テストデバイスインターフェースの除去の前に前記単一化ダイのテスト用配列内の全てのダイのテストを実行すること、
    を特徴とする請求項８に記載の装置。
15. 前記ダイ配置用装置が前記ダイのテスト用配列に各々のダイを配置するよう構成されたロボット制御搬送装置を備えること、を特徴とする請求項８に記載の装置。
16. 前記単一化ダイのテスト用配列のサイズが少なくとも３つのウェハのダイによって決まること、を特徴とする請求項８に記載の装置。
17. 各々の単一化ダイが回路を備えること、を特徴とする請求項８に記載の装置。
18. 単一化済みのダイからなる配列であって、前記配列が、
    第１のウェハから単一化された第１の単一化ダイの組と、
    第２のウェハから単一化された第２の単一化ダイの組と、
    一体のダイ配列に配列された前記第１の単一化ダイの組と前記第２の単一化ダイの組と、を備え、各々の単一化ダイが他の単一化ダイからオフセットされること、
    を特徴とする単一化ダイ配列。
19. 前記第１の単一化ダイの組が第１のウェハ上に形成された前記ダイの全てを含むこと、を特徴とする請求項１８に記載の単一化ダイ配列。
20. 前記一体のダイ配列が、第１のウェハ上に形成された前記ダイの全てと第２のウェハ上に形成された前記ダイの全てとからなること、を特徴とする請求項１８に記載の単一化ダイ配列。
21. 前記一体のダイ配列がテストデバイスインターフェースと連結するよう構成され、前記テストデバイスインターフェースは前記一体のダイ配列内の各々のダイとシングルタッチダウンで連結できること、を特徴とする請求項１８に記載の単一化ダイ配列。
22. テストコンピュータと連結するよう構成された第１のインターフェースと、
    複数の単一化ダイと連結するよう構成された第２のインターフェースと、を備え、
    前記単一化ダイが、第１のウェハと第２のウェハから一体のテストパターンに配列された単一化ダイを備え、
    前記第２のインターフェースは、前記一体のテストパターン内の前記単一化ダイの全てと同時に結合するよう構成されること、
    を特徴とするテストデバイスインターフェース。

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