TW201909314A - 用於獲得具有具一或多個匹配或類似特徵或特性的多個組件之基於半導體的電路或系統的方法和系統 - Google Patents

用於獲得具有具一或多個匹配或類似特徵或特性的多個組件之基於半導體的電路或系統的方法和系統 Download PDF

Info

Publication number
TW201909314A
TW201909314A TW107124296A TW107124296A TW201909314A TW 201909314 A TW201909314 A TW 201909314A TW 107124296 A TW107124296 A TW 107124296A TW 107124296 A TW107124296 A TW 107124296A TW 201909314 A TW201909314 A TW 201909314A
Authority
TW
Taiwan
Prior art keywords
die
row
dies
wafer
pick
Prior art date
Application number
TW107124296A
Other languages
English (en)
Other versions
TWI682479B (zh
Inventor
喬斯 Ｌ. 蘇亞瑞茲
葛布利拉 麥可桑茲
奧德爾 桑茲
米契爾 Ｌ. 米拉
法米歐 赫納茲羅德古茲
Original Assignee
美商恩智浦美國公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商恩智浦美國公司 filed Critical 美商恩智浦美國公司
Publication of TW201909314A publication Critical patent/TW201909314A/zh
Application granted granted Critical
Publication of TWI682479B publication Critical patent/TWI682479B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67271—Sorting devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/04—Mounting of components, e.g. of leadless components
    • H05K13/0404—Pick-and-place heads or apparatus, e.g. with jaws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/54466—Located in a dummy or reference die

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本文公開用於獲得具有多個元件的基於半導體的電路或系統的方法和系統，該多個元件具有一個或多個匹配或類似特徵或特性。在一個例子實施例中，系統包括處理裝置，該處理裝置包括第一、第二和第三電路。第一電路被配置成產生控制信號，該控制信號至少間接地使抓放頭部機構嘗試抓放第一和第二管芯中的至少一些。第二電路被配置成基於晶片圖資訊來評估是否應跳過嘗試實施第一和第二管芯中的一個或多個。此外，第三電路被配置成確定該第二管芯中的第一個管芯的第二位置是否足夠接近於第一位置，使得適合於實施該第二管芯中的該第一個管芯。

Description

用於獲得具有具一或多個匹配或類似特徵或特性的多個組件之基於半導體的電路或系統的方法和系統
發明領域 本公開涉及用於組裝、製造或以其它方式獲得基於半導體的電路或系統的方法和系統，且更具體來說，涉及使用多個管芯的基於半導體的電路或系統，該基於半導體的電路或系統提供具有一個或多個匹配或類似特徵或特性的多個元件。
發明背景 多個基於半導體的電路或系統具有以下設計：其中需要在一個或多個元件特徵或特性，包括(例如)電氣參數或特徵的方面彼此匹配或以其它方式類似的多個元件。例如，多路徑放大器電路可以採用多個放大器電路部分，為了獲得總體放大器電路的所需性能，該放大器電路部分在電氣性能的一些方面中應基本上相同。獲得具有多個匹配或以其它方式類似的元件的此類基於半導體的電路或系統的一個方式是分別使用多個管芯製造此類電路或系統，該多個管芯分別充當多個匹配元件，其中在由同一晶片或密切相關的半導體晶片製造期間獲得多個管芯。
然而，使用來自同一晶片或密切相關晶片的多個管芯未必保證由此提供的多個管芯或元件將展示足夠匹配或類似的特徵或特性。相反，晶片處理例如，相對於化學氣相沉積常常產生例如，厚度在物理上顯著變化或具有顯著梯度的管芯(或具有例如，厚度在物理上顯著變化或具有顯著梯度的膜)。因此，通過形成於同一晶片或密切相關晶片上的不同管芯提供的元件通常會自然地展示相對於彼此顯著不同的電子參數或其它特徵或特性。實際上，可以顯著地影響元件特徵和特性的晶片變型不僅在批次間基礎上，或晶片間基礎上發生，而且甚至在單個晶片內發生。
因此，為了使用從同一晶片或密切相關晶片提供的管芯獲得具有足夠匹配或類似的多個元件的基於半導體的電路或系統，重要的是以某種方式選擇和實施管芯，使得增強管芯以及由此提供的元件將展示所需特徵或特性的可能性。在某種程度上，此選擇和實施方案自然地涉及某些管芯的某種丟棄，因為管芯相對於另一管芯不夠匹配或類似，或因為某些管芯具有使得那些管芯不可用的特徵或特性。然而，當借助於從晶片提供的管芯製造基於半導體的電路和系統時，期望被實施的晶片上的潛在可用管芯的比例增加，並且被丟棄的晶片上的潛在可用管芯的比例減小。
因此，出於至少這些原因，如果可以開發新的或改進的方法或系統用於使用多個管芯組裝、製造或以其它方式獲得基於半導體的電路或系統以通過某種方式提供具有一個或多個匹配或類似特徵或特性的多個元件，使得增強被實施且不被丟棄的潛在可用管芯的比例，以便獲得更高效率或更低成本目標，或使得符合一個或多個其它目標，則將是非常有利的。
發明概要 根據本發明的第一方面，提供一種獲得具有匹配或類似元件的半導體系統的至少一部分的方法，所述方法包括： 借助於與裝配機相關聯的處理裝置引導抓放頭部機構，以移動到在單體化半導體晶片的第一行的第一列處的第一位置，所述單體化半導體晶片具有包括所述第一行的多個行以及多個列，所述多個列包括第一組列，所述第一組列各自包括第一類型的多個第一管芯；以及第二組列，所述第二組列各自包括第二類型的多個第二管芯，所述第一組列包括所述第一列； 引導所述抓放頭部機構從一個或多個基板上的第一位置處的所述第一位置實施所述第一管芯中的第一個管芯，其中所述第一管芯中的所述第一個管芯包括第一組件； 確定所述第一管芯中的所述第一個管芯是否如引導在所述第一位置處實施； 在確定所述第一管芯中的所述第一個管芯如引導在所述第一位置處實施之後，確定所述第二管芯中的第一個管芯存在於第二列處的第二位置處，所述第二列還處於所述第一行內並且滿足指示晶片上可以分離匹配或類似管芯的最大距離的接近度標準，所述第二組列包括所述第二列；以及 在確定所述第二管芯中的所述第一個管芯存在於滿足所述接近度標準的所述第二列處的所述第二位置處之後，引導所述抓放頭部機構以從所述第二位置處的所述第二位置實施所述第二管芯中的所述第一個管芯，其中所述第二管芯中的所述第一個管芯包括第二元件，由於第一和第二類型匹配或類似，所述第二元件匹配或類似於所述第一元件； 其中在所述第一管芯中的所述第一個管芯和所述第二管芯中的所述第一個管芯實施於所述一個或多個基板上之後，所述一個或多個基板構成具有匹配或類似元件的所述半導體系統的所述至少一部分，所述匹配或類似元件包括第一和第二元件。
在一個或多個實施例中，所述方法進一步包括： 引導所述抓放頭部機構以從所述第一行的第三列處的第三位置到所述一個或多個基板上的所述第二位置實施所述第二管芯中的第二個管芯，所述第二組列包括所述第三列，其中在所述第二管芯中的所述第二個管芯未如引導在所述第二位置處實施之後，出現確定所述第二管芯中的所述第一個管芯存在於所述第二位置處。
在一個或多個實施例中，所述方法進一步包括在確定所述第二管芯中的所述第二個管芯未如引導在所述第二位置處實施之後，以及在所述確定所述第二管芯中的所述第一個管芯存在於滿足所述接近度標準的所述第二位置處之前： 確定所述第二管芯中的第三個管芯存在於第四列處的第四位置處，所述第四列還處於所述第一行內並且滿足所述接近度標準； 引導所述抓放頭部機構以從所述一個或多個基板上的所述第二位置處的所述第四位置實施所述第二管芯中的所述第三個管芯；以及 確定所述第二管芯中的所述第三個管芯未如引導在所述第二位置處實施。
在一個或多個實施例中，所述方法進一步包括： 在確定所述第二位置或第四位置處於或接近於所述晶片的邊緣之後，引導所述抓放頭部機構移動到第二行的第一列處的第五位置。
在一個或多個實施例中，所述方法進一步包括： 引導所述抓放頭部機構以在所述一個或多個基板的第一基板上，或所述一個或多個基板的第二基板上的第三位置處從所述第一行的第四列處的第六位置實施第一管芯中的第二個管芯； 確定所述第一管芯中的所述第二個管芯如引導在所述第三位置處實施； 在確定所述第一管芯中的所述第二個管芯如引導在所述第三位置處實施之後，引導所述抓放頭部機構從所述第一基板或所述第二基板上的第四位置處的所述第四位置實施所述第二管芯中的第三個管芯； 其中隨後引導所述抓放頭部機構以當所述第四位置確定為處於或接近於所述晶片的所述邊緣時移動到所述第五位置，並且相應地丟棄所述第一管芯中的第二個管芯。
在一個或多個實施例中，所述第三列在所述第一行中的所述第一列的右側，其中所述第二列在所述第一行中的所述第三列的右側， 其中如果所述晶片上的從左到右軸被視為橫軸並且垂直於所述從左到右軸的另外一個軸被視為縱軸，則所述第二行在所述第一行下方平行於所述第一行延伸，以及 其中關於在第一和第二行內的移動的所述抓放頭部機構的一系列方向使所述抓放頭部機構遵循跨越所述晶片的基本上Z形路徑。
在一個或多個實施例中，所述方法進一步包括： 引導所述抓放頭部機構以在所述一個或多個基板的第一基板，或所述一個或多個基板的第二基板上的第三位置處從所述第一行的第三列處的第三位置實施所述第一管芯中的第二個管芯； 在確定所述第一管芯中的所述第二個管芯未如引導在所述第三位置處實施之後，丟棄所述第二管芯中的第二個管芯，所述第二管芯中的所述第二個管芯存在於與所述第三列相鄰的所述第一行的第四列處的第四位置處，以及另外任一個： 引導所述抓放頭部機構從所述第一行的第五列處的第五位置實施所述第一管芯中的第三個管芯；或 在確定所述第三位置或所述第四位置處於或接近於所述晶片的邊緣之後，引導所述抓放頭部機構移動到第二行的第一列處的第六位置。
在一個或多個實施例中，所述方法進一步包括： 引導所述抓放頭部機構以在所述一個或多個基板的第一基板，或所述一個或多個基板的第二基板上的第三位置處從所述第一行的第三列處的第三位置實施所述第一管芯中的第二個管芯；以及 在確定所述第一管芯中的所述第二個管芯如引導在所述第三位置處實施之後，進一步確定存在於還處於所述第一行內的第四列處的第四位置處的所述第二管芯中的第三個管芯未能滿足所述接近度標準，以及使所述第一管芯中的所述第二個管芯被丟棄。
在一個或多個實施例中，所述方法進一步包括： 從晶片探針系統接收所述晶片；以及 從所述晶片探針系統接收晶片圖，所述晶片圖指定所述第一管芯和所述第二管芯中的哪些管芯適用於實施，以及 其中如相對於所述第一行確定，所述第二列在所述第一列的右側或所述第一列的左側。
在一個或多個實施例中，所述多個列進一步包括至少一個另外的列組，其中每個另外的列組具有相應另外類型的相應另外多個另外管芯，並且除了所述第一和第二元件之外，所述匹配或類似元件包括至少一個另外元件，由於通過所述裝配機將所述另外管芯中的至少一個實施於所述一個或多個基板上，因此所述至少一個另外元件設置在所述一個或多個基板上。
在一個或多個實施例中，所述一個或多個基板包括選自法蘭、印刷電路板(PCB)、載帶、疊片包裝、JEDEC托盤和膜框的一個或多個基板。
在一個或多個實施例中，當引導所述抓放頭部機構以從所述第二位置處的所述第二位置實施所述第二管芯中的所述第一個管芯時，引導所述抓放頭部機構以實施所述第二管芯中的所述第一個管芯，以便具有在所述一個或多個基板上的第二管芯旋轉位置，所述第二管芯旋轉位置與所述第一位置處的第一管芯中的所述第一個管芯的所述一個或多個基板上的第一管芯旋轉位置對準。
在一個或多個實施例中，當引導所述抓放頭部機構以從所述第二位置處的所述第二位置實施所述第二管芯中的所述第一個管芯時，引導所述抓放頭部機構以實施所述第二管芯中的所述第一個管芯，以便具有在所述一個或多個基板上的第二管芯旋轉位置，所述第二管芯旋轉位置與所述第一位置處的第一管芯中的所述第一個管芯的所述一個或多個基板上的第一管芯旋轉位置基本上垂直。
在一個或多個實施例中，所述第一管芯中的每一個與所述第二管芯中的每一個相同或基本上相似，或所述第一管芯不同於所述第二管芯，因為所述第一管芯中的每一個具有比所述第二管芯中的每一個的第二尺寸更小或更大的第一尺寸。
在一個或多個實施例中，所述第一和第二元件構成所述匹配或類似元件，至少因為所述第一元件和所述第二元件在共用介電厚度、擊穿電壓、導通電阻參數或另一參數中的一個或多個方面相同或基本上相似。
根據本發明的第二方面，提供一種獲得具有匹配或類似元件的半導體系統的至少一部分的方法，所述方法包括： 借助於第一處理裝置引導晶片探針以移動到在單體化半導體晶片的初始行的初始列處的初始位置，晶片具有包括所述初始行的多個行以及多個列，所述多個列包括第一組列，所述第一組列各自包括第一類型的多個第一管芯，以及第二組列，所述第二組列各自包括第二類型的多個第二管芯，所述第一組列包括所述初始列； 基於關於所述初始位置處的所述第一管芯中的初始管芯傳送到所述晶片探針或從所述晶片探針傳送的至少一個信號，確定所述第一管芯中的所述初始管芯是否適用於實施，以及將關於所述第一管芯中的所述初始管芯是否適用於實施的初始資訊存儲在晶片圖中； 將所述晶片探針引導到所述第一行內的多個另外位置並且隨後在所述多個行中的一個或多個另外行中，基於關於所述另外位置處的第一和第二管芯中的另外管芯傳送到所述晶片探針或從所述晶片探針傳送的一個或多個另外信號來確定所述第一和第二管芯中的所述另外管芯是否適用於實施，以及將關於所述第一和第二管芯中的所述另外管芯是否適用於實施的另外信號存儲在所述晶片圖中； 借助於所述第一處理裝置或第二處理裝置引導抓放頭部機構，以沿著一個或多個基板上的第一位置處的所述多個行中的第一行從第一位置實施所述第一管芯中的第一個管芯，其中所述第一管芯中的所述第一個管芯包括第一組件； 在確定所述第一管芯中的所述第一個管芯如引導在所述第一位置處實施之後，引導所述抓放頭部機構以沿著所述一個或多個基板上的第二位置處的所述第一行從第二位置實施所述第二管芯中的第一個管芯，其中所述第一管芯中的第二個管芯包括第二元件，以及 基於存儲在所述晶片圖中的指示所述第一管芯中的第二個管芯或所述第二管芯中的第二個管芯不適用於實施的初始和另外資訊中的至少一些，使所述抓放頭部機構跳過嘗試沿著所述一個或多個基板上的所述第一行在另外一個位置處實施所述第一管芯中的所述第二個管芯或所述第二管芯中的所述第二個管芯， 其中在所述第一管芯中的所述第一個管芯和所述第二管芯中的所述第一個管芯實施於所述一個或多個基板上之後，所述一個或多個基板構成具有所述匹配或類似元件的所述半導體系統的所述至少一部分，所述匹配或類似元件包括第一和第二元件。
在一個或多個實施例中，所述晶片探針由具有所述第一處理裝置的晶片探針系統組成，並且所述抓放頭部機構由具有所述第二處理裝置的裝配機組成。
在一個或多個實施例中，所述方法進一步包括： 引導所述抓放頭部機構以沿著所述一個或多個基板上的第三位置處的所述第一行從第三位置實施所述第一管芯中的第三個管芯； 在確定所述第一管芯中的所述第三個管芯如引導在所述第三位置處實施之後，引導所述抓放頭部機構以沿著所述一個或多個基板上的第四位置處的所述第一行從第四位置實施所述第二管芯中的第三個管芯；以及 在確定所述第二管芯中的所述第三個管芯未如引導在所述第四位置處實施之後，確定滿足接近度標準的所述第二管芯中的第四個管芯可用於實施並且引導所述抓放頭部機構以在所述第四位置處實施所述第二管芯中的所述第四個管芯。
根據本發明的協力廠商面，提供一種用於獲得具有匹配或類似元件的半導體系統的至少一部分的系統，所述系統包括： 處理裝置； 其中所述處理裝置包括第一電路，所述第一電路被配置成：產生控制信號，所述控制信號至少間接地使抓放頭部機構連續地移動到單體化半導體晶片的第一行內的多個位置，第一類型的多個第一管芯和第二類型的多個第二管芯位於所述多個位置處，所述第一管芯和所述第二管芯沿著所述第一行以交替方式佈置在所述多個位置處，其中所述第一管芯中的第一個管芯位於所述位置中的第一位置處；以及嘗試關於一個或多個基板抓放所述第一管芯和第二管芯中的至少一些； 其中所述處理裝置包括第二電路，所述第二電路被配置成基於關於所述第一管芯和第二裝置是否適用於實施的晶片圖資訊來評估是否應跳過嘗試關於所述一個或多個基板實施第一和第二管芯中的一個或多個；以及 其中所述處理裝置包括第三電路，所述第三電路被配置成確定所述第二管芯中的第一個管芯的所述多個位置中的第二位置是否足夠接近於所述第一位置，使得在所述第一管芯中的所述第一個管芯實施於所述一個或多個基板上之後，將適合於在所述一個或多個基板上實施所述第二管芯中的第一個管芯，以便在其上提供所述匹配或類似的元件。
在一個或多個實施例中，所述系統進一步包括： 所述抓放頭部機構； 與所述抓放頭部機構相關聯的驅動器，所述驅動器被配置成響應於至少間接地從所述處理裝置接收所述控制信號而使所述抓放頭部機構移動；以及 用於所述一個或多個基板的支架；以及 其中所述處理裝置另外被配置成至少間接地基於感測到的輸入信號其它資訊來評估所述第二管芯中的第二個管芯是否未根據所述控制信號中的一個或多個在所述一個或多個基板上實施。
本發明的這些和其它方面將根據下文中所描述的實施例顯而易見，且參考這些實施例予以闡明。
較佳實施例之詳細說明 本公開涵蓋用於獲得具有多個元件的基於半導體的電路或系統的方法和系統的各種實施例，該多個元件具有一個或多個匹配或類似特徵或特性。此類實施例採用新的電子晶片映射技術，該新的電子晶片映射技術在管芯分類和/或管芯鍵合(或抓放)工藝期間結合新的管芯選擇、組裝和/或實施技術實現利用從同一半導體晶片產生的管芯的裝置組裝。在至少一些此類實施例中，兩個或更多個不同管芯設計形成於給定晶片上，映射具有匹配或類似特徵或特性的此類不同管芯設計的相關聯組，以及在形成系統或電路時實施不同相異管芯設計的兩個或更多個相關聯管芯的組，使得匹配或類似元件添加到(或形成)系統或電路。因此，本文中涵蓋的實施例用於增強同一晶片內的不同管芯設計的半導體組裝。如本文所使用，當在形成系統或電路的上下文中使用時，術語“實施管芯”(以及類似術語)意味著關於系統或電路或在系統或電路內將管芯定位在所需物理位置中(例如，法蘭、PCB或其它基板上)，包括關於系統或電路或在系統或電路內將管芯從單體化晶片內的位置移動到所需位置。在一些實施例或情形中，術語“實施管芯”(以及類似術語)還可以包括另外操作或方面，包括關於系統或電路或在系統或電路內將管芯附接或鍵合在所需物理位置處(或採取預期促進附接或鍵合的措施)，但在所有實施例或情形中並非如此。另外，術語“半導體系統”可以意指半導體裝置或組裝電路，或在形成半導體裝置或組裝電路期間的中間步驟中半導體管芯的佈置(例如，半導體管芯在臨時基板或某一類型的載體上的佈置)。
在本文涵蓋的至少一些實施例中，方法和系統通過識別具有相同或類似半導體特徵或特性的多個管芯以及將該多個管芯實施到給定系統或電路中(例如，實施於其上形成此系統或電路的基板上，或中間或臨時基板上)來實現元件中的匹配或類似特徵或特性的所需級別。在一些此類實施例中，具有相同或類似特徵或特性的管芯是彼此接近或鄰近的管芯，也就是說，通過最大化選擇和實施用於形成電路或系統的管芯的接近度或鄰近度來獲得匹配或類似的電路或系統。此類方法和系統在至少一些實施例中的使用最大化或有助於實現在產品級別上的管芯校驗。通過消除或減小管芯與相關聯元件之間的管芯間、晶片間和批次間變化，從性能或其它特徵方面增強從這些方法和系統產生的最終系統和電路(或裝置)。
從匹配或相似性的觀點來看，所關注的特定特徵或特性可以取決於實施例或情形而變化。在至少一些實施例中，需要獲得具有在電氣性能方面匹配或類似的元件的電路或系統。為了實現此，本文中的至少一些實施例用於識別和實施例如，在管芯的厚度或管芯的不同構成材料層(例如，介電或其它層)方面具有相同或類似物理特徵，或例如，相對於化學氣相沉積具有顯著梯度(或在膜沉積或注入特徵方面)的管芯(或膜)。此類特徵又可以影響由那些管芯提供的元件的電氣參數，例如，不同介電層的厚度、擊穿電壓、導通電阻參數和其它參數、特性或特徵。應瞭解，如果元件關於一個或多個特徵或特性相同或類似，則那些元件未必關於其它特徵或特性相同或類似。例如，兩個元件可以具有相同擊穿電壓，但具有不同物理大小。此外，匹配或類似的兩個或更多個管芯(或通過匹配或類似的此類管芯提供的元件)可以具有相同佔用面積，但是可能可以包括具有不同大小的電晶體，或具有更多或不同數目的互相交叉指狀物行或不同佈局或配置方面的電晶體。
在至少一些實施例中，本公開涉及用於採用兩個相鄰管芯的群組，即，相鄰管芯對的半導體組裝的方法。該方法利用電子晶片映射和組裝技術，該電子晶片映射和組裝技術實現從具有兩個不同管芯設計的半導體晶片的裝置組裝，從而保持最大管芯校驗。方法的一個方面涉及晶片掩模方法，根據該晶片掩模方法提供管芯的群組(例如，一對管芯，例如，可以提供峰化放大器和主放大器或載波放大器)，其中不同管芯具有相同X、Y尺寸，但具有內部設計差。在此方法中，晶片單遍地進行單元探測(測試)以與探測過程保持相容性，並且設定電子晶片圖(SEMI E142)，其方式為使得每行具有偶數個管芯並且總是開始於管芯A並結束於管芯B，以便在整個晶片空間中保持百分之百(100%)校驗完整性。為了啟用此電子映射方法(管芯成對)，開發後處理演算法以確保產生良好配對，以便保持探測結果、檢查篩選、探測優化演算法(即，DPAT、GDBC(良好管芯不良集群)等)中的每一個的完整性，並保留前一個故障種類(資料完整性)，並且管芯隨後按類型分組(例如，峰化和載波)。
此外，在此方法中，配對的管芯電子晶片圖(SEMI E142)隨後用作用於驅動或控制管芯鍵合器或其它裝配機(例如，抓放機器、管芯分類機器、被配置成將多個單體化和佈置的半導體管芯從一個位置移動到另一位置的設備的一個或多個其它零件等)的基礎，該粘片機或裝配機根據以某種方式控制組裝過程，使得獲得高機器產量和高(或最大化)管芯校驗的另外程式設計(或演算法)操作。借助於此方法，減小作為元件性能變化的來源的晶片變化的潛在影響，該晶片變化已知影響設計應用、電路或其中多個管芯在使用的系統(例如，在例如多爾蒂放大器的多路徑放大器中)。因此，增強使用來自同一晶片的不同管芯的此類設計應用、電路或系統的可製造性，並且相鄰管芯可以用於具有較少(或不具有)晶片間、批次間或晶片內變化將不利地影響性能的問題的此類設計應用、電路或系統的組裝。因此，就半導體特徵或特性而言，可以實現採用具有所需級別的元件匹配或相似性的元件的電路或系統，並且另外可以減小或最小化部分到部分的變化。
參考圖1，提供簡化框圖以示出採用匹配或以其它方式類似的多個(在此例子中，兩個)電氣元件的放大器系統100。在此例子中，系統100是多爾蒂功率放大器，但這僅是可以採用預期涵蓋在本文中的多個匹配或以其它方式類似的電氣元件的多個電路或系統的例子。如圖所示，系統100包括輸入節點101、輸出節點170、功率分配器140、RF放大器裝置150和功率組合器160。功率分配器140連接在輸入節點101與到RF放大器裝置150的輸入端102、103之間，並且功率組合器160連接在RF放大器裝置150的輸出端104、105與輸出節點170之間。在輸入節點101處接收到的輸入信號通過放大器系統100放大並且通過輸出節點170提供到負載180。
更具體地說，在操作期間，功率分配器140被配置成將在節點101處接收到的輸入信號的功率劃分成輸入信號的多個部分(例如，相同部分)，其中輸入信號的相應部分被提供到輸入端102、103。例如，功率分配器140的第一輸出可以連接到對應於第一放大器路徑122的輸入端102，該第一放大器路徑122還可以稱為主放大器路徑。而且例如，功率分配器140的第二輸出可以連接到對應於第二放大器路徑123的輸入端103，該第二放大器路徑123還可以稱為峰化放大器路徑。功率分配器140可以在放大器路徑122、123當中相等地劃分輸入功率，使得大致一半的輸入信號功率被提供到放大器路徑122、123中的每一個。可替換的是，功率分配器140可以不相等地劃分功率。
放大器系統100包括第一相位轉換元件142，該第一相位轉換元件142處於功率分配器140的第二輸出與對應於峰化放大器路徑123的輸入端103之間。例如，第一相位轉換元件142可以被實施為四分之一波傳輸變壓器(例如，90°相位長度傳輸線路)或90°相位變壓器的集總元件實施方案。放大器系統100還包括第二相位轉換元件162，該第二相位轉換元件162處於對應於主放大器路徑122的輸出端104與功率組合器160的求和節點164之間。峰化放大器路徑123的輸出端105還連接到求和節點164。正如第一相位轉換元件142，第二相位轉換元件162可以被實施為四分之一波傳輸變壓器(例如，90°相位長度傳輸線路)或90°相位變壓器的集總元件實施方案。相位轉換元件142、162的組合確保基本上彼此同相地提供電流，該電流最終通過相應放大器路徑122、123提供到求和節點164。因此，通過求和節點164提供到輸出節點170(以及提供到負載180)的電流錶示通過放大器路徑122、123提供的電流的同相總和。
在可替換實施例中，正相和反相移位元可以沿著裝置150的輸入端處的兩個放大器路徑122、123施加，以沿著主放大器路徑122和峰化放大器路徑123在通過裝置150處理的信號之間實現大致90°的相位差。類似地，正相和反相移位元可以沿著裝置150的輸出端處的兩個放大器路徑122、123施加，以確保信號在求和節點164處同相組合。在另一可替換實施例中，放大器系統可以通過“反相多爾蒂”配置來配置。在此配置中，輸入側相位轉換元件包括在主放大器路徑的輸入端處(而不是峰化放大器路徑的輸入端處)，並且輸出側相位轉換元件包括在峰化放大器路徑的輸出端處(而不是主放大器路徑的輸出端處)。
如已經提及，RF放大器裝置150包括多個放大器路徑，即，主放大器路徑122和峰化放大器路徑123。放大器路徑122和123中的每一個相應地包括相應地輸入阻抗匹配電路110和112、相應地放大器級(或在一些實施例中，多於一個此放大器級)120和121，以及相應地輸出阻抗匹配電路130和132。更具體來說，如圖所示，主放大器路徑122的輸入阻抗匹配電路110、放大器級120和輸出阻抗匹配電路130在裝置150的輸入端102與輸出端104之間彼此串聯連接。此外如圖所示，峰化放大器路徑123的輸入阻抗匹配電路112、放大器級121和輸出阻抗匹配電路132在裝置150的輸入端103與輸出端105之間彼此串聯連接。另外，每個放大器級120、121可以通過一對端106(例如，PCB或法蘭上的導電特徵)中的相應端連接到電壓參考面(例如，接地)。
另外參考圖2，積體電路200的俯視圖(或佈局圖)更詳細地示出形成其RF放大器裝置150的圖1的放大器系統100的部分。圖2所示的部分具體來說是可以借助於第一管芯202和第二管芯204實施的放大器系統100的那些部分，該第一管芯202和該第二管芯204兩者安裝在可以充當基板的銅法蘭206上。如上所述並且另外示為由圖2的積體電路200涵蓋，RF放大器裝置150包括形成主放大器路徑122的元件，該元件通過第一管芯202提供，以及形成峰化放大器路徑123的元件，該元件通過第二管芯203提供。應瞭解，圖2的積體電路200可以實施於印刷電路板(printed circuit board，PCB)上，放大器系統100的其它部分，例如功率分配器140和功率組合器160將呈現在該PCB上(此PCB還可以被視為構成或包括基板)。
更具體來說，如圖所示，形成主放大器路徑122的元件包括放大器級120、連接在放大器級120與形成輸出端104的相關聯輸出封裝引線之間的輸出阻抗匹配電路130，以及連接在主放大器級120與形成輸入端102的相關聯輸入封裝引線之間的輸入阻抗匹配電路110。相比而言，形成峰化放大器路徑123的元件包括放大器級121、連接在放大器級121與形成輸出端105的相關聯輸出封裝引線之間的輸出阻抗匹配電路132，以及連接在放大器級121與形成輸入端103的其相關聯輸入封裝引線之間的輸入阻抗匹配電路112。
已知多種類型的多爾蒂放大器，包括例如，對稱和不對稱多爾蒂放大器，以及具有多於一個峰化放大器路徑的多路徑多爾蒂放大器。在圖1和2的本例子實施例中，放大器級120和120中的每一個包括實施於半導體管芯上的單級或多級功率電晶體。例如，但非限制性地，功率電晶體可以是場效應電晶體((field effect transistor，FET)，例如，橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor，LDMOS)FET、高電子遷移率電晶體(high electron mobility transistor，HEMT))、雙極結晶體管，或實施於矽(Si)、絕緣體矽片(silicon on insulator，SoI)、氮化鎵(gallium nitride，GaN)、砷化鎵(gallium arsenide，GaAs)和其它半導體基板上的其它類型的電晶體。在圖1和2的本例子實施例中，相應地通過相應地第一管芯202和第二管芯204實施的放大器級120和121不對稱，因為兩個放大器級相對於彼此具有基本上不同的電晶體大小。這從圖2中顯而易見，圖2將放大器級121示為大小(例如，外周，如從俯視平面圖看到)基本上大於放大器級120。然而，如上文所論述，在本實施例中，放大器級120和121可以被視為匹配或類似，並且同樣，相應地提供那些放大器級120和121的管芯202和204相應地可以被視為匹配或類似。儘管放大器級不對稱(包括具有基本上不同大小的電晶體，但是管芯本身可以具有相同或不同物理大小)，但是提供那些放大器級的管芯202和204共用共同的各種物理和/或化學特性，該物理和/或化學特性使由管芯，且具體來說放大器級120和121中的每一個提供的電路以基本上類似(如果不相同)的方式操作，如下文將進一步詳細論述。
除了示出不對稱(即使匹配或類似)的放大器級120和121之外，圖2還示出RF放大器裝置150的放大器級120和121在其相應朝向方面物理地對準。也就是說，對於放大器級120和放大器級121中的每一個，電信號流(以及通過其傳送此類信號的導線或引線)的物理方向從積體電路200的底部延伸到圖2中所示的積體電路的頂部。換句話說，當如圖2中所示查看時(其中應瞭解，本說明書不應理解為暗示積體電路200的實際豎直佈置)，放大器級120和放大器級121中的每一個的信號流一般從輸入端102和103所處的底部向上前進到輸入阻抗匹配電路110和112的電平，接著另外向上前進到放大器級120和121的電平，隨後另外向上前進到輸出阻抗匹配電路130和132的電平，以及最後向上前進到輸出端104和105所處的頂部。放大器級120和121以及可能RF放大器裝置150的其它元件的此對準可以適合於促進積體電路上的不同電氣元件之間的互連，或促進具有存在於積體電路外部的元件的積體電路200上的組件之間的互連。此外，由於阻抗匹配電路110和112各自可以包括實施為半導體管芯的一個或多個集成無源裝置(integrated passive device，IPD)，因此本文所描述的各種方法實施例還可以用於從單體化半導體晶片抓放此類IPD，該IPD從該單體化半導體晶片形成組成部分。
儘管上文關於圖1和2描述的放大器系統100、積體電路200和RF功率裝置150的特性，但是本公開預期涵蓋用於獲得具有匹配或類似的多個元件的多種其它類型的基於半導體的電路或系統的方法和系統。例如，圖3提供示出還構成多爾蒂放大器的可替換放大器系統310的另外一個積體電路300的俯視圖(或佈局圖)。在圖3(相比於圖2)中，積體電路300被示為包括整個RF功率模組350。更具體來說，RF功率模組350包括構成主管芯或載體管芯的第一管芯302，以及構成峰化管芯的第二管芯304。第一管芯302可以提供例如第一或主放大器級的第一元件，並且第二管芯304可以提供例如第二或峰化放大器級的第二元件。第一管芯302和第二管芯304可以提供於PCB型基板上。另外，RF功率模組350還包括功率分配器(或分路器)340，該功率分配器340包括或採用“集總元件反相器”；以及形成於第二管芯304上的功率組合器360。此外，RF功率模組350還包括反相器362，該反相器362被實施為第一管芯302和第二管芯304的輸出端之間的印刷傳輸線(並且該反相器362在其它實施例中可以通過存在於功率分配器340中的“集總元件反相器”替換)。另外，提供輸出跡線370，該輸出跡線370連接到反相器360並且(至少間接地)連接到第一管芯302和第二管芯304的放大器級中的每一個的輸出端。
具有可替換放大器系統310的另外一個積體電路300類似於具有放大器系統100的積體電路200，不僅因為兩個電路提供多爾蒂放大器，而且還因為兩個電路通過使用匹配或類似的管芯實施匹配或類似的元件。也就是說，正如積體電路200採用第一管芯202和第二管芯204來提供匹配或類似的放大器級120和121，積體電路300採用第一管芯302和第二管芯304來提供具有匹配或類似的放大器級的RF放大器裝置。此外，在圖3的實施例中，通過第一管芯302和第二管芯304提供的放大器級可以通過與圖2的放大器級120和121匹配或類似的相同方式匹配或類似。此外，與圖2的放大器級120、121相比較，通過圖3的第一管芯302和第二管芯304提供的放大器級在一個方面甚至更高度匹配，因為通過第一管芯302和第二管芯304提供的放大器級具有相同大小，即，對稱。
然而，相比於圖2的實施例，如同圖2的第一管芯202和第二管芯204的情況，第一管芯302和第二管芯304不對準。相反，第一管芯302和第二管芯304相對於彼此以九十(90)度角朝向。此佈置可以有利於促進元件之間的所需互連，或減小或避免第一管芯302和第二管芯304的元件之間的電磁串擾。因此，應瞭解，本公開預期涵蓋用於獲得具有多個元件的基於半導體的電路或系統的方法和系統，該多個元件具有一個或多個匹配或類似特徵或特性，包括其中此類多個元件彼此物理地對準的兩個此類電路或系統，以及其中此類多個元件以九十(90)度或其它量不物理對準的此類電路或系統。
另外，儘管圖1、2和3中的每一個涉及具有分別與匹配或類似的那些路徑相關聯的兩個放大器路徑和兩個放大器級的放大器系統(且確切地說，多爾蒂放大器)但是本公開還預期涵蓋其它實施例。具體來說，本公開預期涵蓋允許開發其中存在多於兩個放大器路徑以及相應地匹配或類似的多於兩個放大器級(例如，如可以通過多於兩個峰化放大器管芯形成)的電路或系統的實施例。此外，儘管上文描述單級放大器路徑，例如，放大器路徑122和123，但是本公開預期涵蓋允許開發具有多級放大器路徑的電路或系統的實施例。此外，本公開預期涵蓋允許開發放大器電路的方法和系統，其中前置放大器功率放大器(power amplifier，PA)電晶體後跟著末級PA電晶體(或驅動器PA+末級PA佈置)，或確實用於任何其它多管芯配置、推挽式配置、達林頓對配置、電流鏡配置等。
實際上，不管技術如何(例如，類比、數位、射頻或其它技術)，本公開預期允許開發具有借助於多個管芯鍵合應用提供的多個匹配或類似元件的電路或系統。也就是說，儘管關於放大器系統和電路的以上論述，但是本公開預期還涵蓋用於獲得具有除了放大器系統和電路之外的多個匹配或類似元件的電路或系統(例如，通過實施多個匹配或類似管芯)。
現參考圖4，提供框圖以示出例子系統400，該例子系統可以用於根據本文涵蓋的方法中的一個或多個獲得具有在一個或多個特徵或特性方面匹配或類似的元件的半導體電路或系統。在本例子實施例中，系統400具體來說包括彼此通信的晶片探針系統410和管芯鍵合器系統420。儘管系統400被示為包括管芯鍵合器系統420，但是應瞭解，管芯鍵合器系統420預期表示各種不同類型的裝配機中的任一個，具體來說，可以操作以實施一個或多個管芯的裝配機，包括例如，抓放機器、管芯分類機器等。此外例如，應瞭解，管芯分類機器可以用於從晶片抓取管芯並將那些管芯放置於臨時載體(例如，載帶、疊片包裝、jedec託盤或膜框結構)上，並且隨後，稍後進一步操作以從臨時載體抓取管芯並關於最終半導體裝置、電路或系統組裝那些管芯或將那些管芯組裝到最終半導體裝置、電路或系統中。因此，應瞭解，在本文所描述的管芯鍵合器系統420用於實施管芯的操作方面，該管芯鍵合器系統420的操作預期表示各種裝配機中的任一個的操作，該裝配機例如，用於將管芯定位到各種類型的基板或目標電路或系統結構中的任一個上的上述那些裝配機中的任一個，該基板或目標電路或系統結構包括本質上臨時的目標結構，包括例如，法蘭、PCB，或臨時載體，例如上述那些臨時載體中的任一個。
如下文將進一步詳細描述，晶片探針系統410用於探測矽晶片，例如晶片402，以開發晶片圖(例如，還可以作為硬拷貝圖文檔顯示或列印出的電子晶片圖或晶片圖資料檔案)，例如，晶片上的管芯的晶片圖404。為了實現這些目標，晶片探針系統410可以，例如採用電探測技術，或電玻璃技術，或ASM技術。
在本例子實施例中，晶片探針系統410具體來說包括處理器412、記憶體414和一個或多個輸入/輸出裝置416。輸入/輸出裝置416具體來說包括探針驅動器418，該探針驅動器418用於提供電力信號(例如，用於控制一個或多個機電或電動機致動器)，以回應於從處理器412提供到探針驅動器418的控制信號將電子探針406移動到不同位置，包括晶片402上的不同位置，並且操作該電子探針406。如圖所示，所有處理器412、記憶體414和輸入/輸出裝置416可以通過一個或多個內部通信鏈路，例如匯流排408彼此通信。
此外，如圖4中所示，通過在已探測每個晶片之後將每個晶片，例如晶片402以及每個晶片圖，例如圖404提供到管芯鍵合器系統，晶片探針系統410與管芯鍵合器系統420交互以便產生對應圖。晶片402和圖404從晶片探針系統410到管芯鍵合器系統420的移動通過箭頭434表示。此外，如通過箭頭434表示，應瞭解，例如晶片圖的晶片圖可以借助於一個或多個電子通信鏈路，例如，有線或專用通信鏈路、無線通訊鏈路、互聯網類型通信鏈路，或者這些類型的通信鏈路和/或其它通信鏈路中的任一個的組合以電子方式在晶片探針系統410與管芯鍵合器系統420之間傳送。在收容晶片，例如晶片402以及相關聯晶片圖，例如晶片圖404之後，管芯鍵合器系統420至少部分基於晶片圖中包括的資訊根據組裝控制程式操作，以製造或以其它方式獲得一個或多個電路或系統。更具體來說，根據組裝控制程式的管芯鍵合器系統420製造或以其它方式獲得一個或多個電路或系統，該電路或系統各自包括在通過管芯鍵合器系統收容的晶片上發現的所映射管芯中的兩個或更多個。
如圖所示，管芯鍵合器系統420包括處理器422、記憶體424和一個或多個輸入/輸出裝置，該輸入/輸出裝置426在本例子實施例中包括抓放頭部機構驅動器428。處理器422、記憶體424和輸入/輸出裝置426可以通過一個或多個內部通信鏈路，例如匯流排430連接。抓放頭部機構驅動器428用於提供電力信號(例如，用於控制一個或多個機電或電動機致動器)，以回應於從處理器422提供到抓放頭部機構驅動器428的控制信號移動並操作抓放頭部機構432。在本實施例中，抓放頭部機構用於從晶片，例如晶片402抓握或抓取管芯，以及將那些管芯移動到接收電路或系統結構，例如基板438處的其它位置，並且將該管芯放置於該接收電路或系統結構上。例如，基板438可以是與最終產品，例如，封裝電子元件或電路的法蘭或PCB相關聯的基板。此外，在本例子實施例中，管芯鍵合器系統420用於使位於接收電路或系統結構，例如基板438上的每個管芯鍵合或附接到該目標電路或系統結構。此鍵合操作通常不通過抓放頭部機構432執行，而是通過與抓放頭部機構協調操作的其它機構執行。例如，管芯鍵合可以涉及另一工藝，例如，加熱基板/管芯以在管芯與基板之間形成鍵合。為此，某種類別的粘合材料、焊料或可燒結材料在“鍵合”操作之前安置於管芯與基板之間。材料可以應用於管芯的底部、基板的頂部或兩者。
因此，如通過箭頭436表示，管芯鍵合器系統420用於輸出電路或系統，或在此類電路或系統下方或支撐此類電路或系統的結構，例如基板438，例如管芯440的多個管芯已在該基板上實施。可替換的是，基板438可以是臨時載體，例如，載帶、疊片包裝、JEDEC託盤(矩陣託盤)、膜框，或另一臨時載體。在其中抓放頭部機構432將管芯放置於充當臨時載體的基板438上的實施例中，“管芯鍵合器系統”替代地被視為實際上未將管芯“鍵合”到基板438的管芯分類機器。替代地，臨時載體上的匹配管芯隨後可以從臨時載體移除並且實施於最終產品中。因此，術語“管芯鍵合器系統”的使用並非預期將實施例的實施僅限制於執行管芯鍵合操作的系統。
應瞭解，圖4中所示的處理器412和422預期表示各種不同類型的處理裝置中的任一個，包括例如，微處理器、可程式設計邏輯裝置(programmable logic device，PLD)和其它電腦裝置。此外，儘管僅說明處理器412和處理器422，但是在一些實施例中，多於一個此處理器或處理裝置可以存在於晶片探針系統410和管芯鍵合器系統420中的一個或兩個中。另外，記憶體414和記憶體424中的每一個預期表示各種不同類型的記憶體裝置中的任一個，包括例如，唯讀記憶體(read-only memory，ROM)裝置、隨機存取記憶體(random access memory，RAM)裝置、可程式設計唯讀記憶體(programmable read-only memory，PROM)記憶體裝置、電可擦除可程式設計唯讀記憶體裝置(electrically erasable programmable read - only memory device，EEPROM)和其它記憶體裝置。儘管圖4中僅示出記憶體裝置414和記憶體裝置424，但是應瞭解，在其它實施例中，多於一個記憶體裝置可以存在於晶片探針系統410和管芯鍵合器系統420中的一個或兩個中。
在本實施例中，晶片探針系統410和管芯鍵合器系統420是單獨的不同機器，如果該晶片探針系統410和該管芯鍵合器系統420不借助於通過箭頭434表示的各種通信鏈路中的任一個連續地彼此通信，則至少間歇地彼此通信。然而，在替代實施例中，晶片探針系統410和管芯鍵合器系統420可以一起彼此組合實施為組合晶片探針和管芯鍵合器系統。此外，應瞭解，儘管圖4示出管芯鍵合器系統420，但是本公開預期涵蓋採用除了管芯鍵合器系統之外的系統的實施例，該系統例如，抓放系統、管芯分類機器，或其中多個不同機器代替管芯鍵合器系統420的系統。此外，本公開預期涵蓋其中多個不同機器代替晶片探針系統410，或其中存在代替晶片探針系統410和/或管芯鍵合器系統420的部分或元件的機器的實施例。
另外，儘管在本實施例中，晶片探針系統410和管芯鍵合器系統420中的每一個在圖4中被示為具有自自身的專用處理和記憶體裝置，但是在一些其它實施例中，可以分佈、共用或遠端提供此類處理和記憶體裝置。例如，在一些實施例中，晶片探針系統410和管芯鍵合器系統420兩者可以共用相同處理器和/或相同記憶體裝置。此外，例如，在一些實施例中，用於晶片探針系統410和管芯鍵合器系統420中的一個或兩個的記憶體可以借助於雲存儲提供。在本實施例中，設想例如晶片圖404的晶片圖中的每一個還可以在晶片探針系統產生此類圖之後存儲在晶片探針系統410的記憶體414中，並且還可以在圖在晶片探針系統與管芯鍵合器系統420之間傳送之後存儲在管芯鍵合器系統420的記憶體424內。然而，可替換的是，此類晶片圖可以遠端存放在，例如雲存儲中。
如下文將進一步詳細描述，在本實施例中，晶片探針系統410，且確切地說其處理器412至少部分地根據晶片圖程式或程式設計操作，該晶片圖程式或程式設計的指令可以存儲在晶片探針系統410的記憶體414上。考慮到這種情況，圖4中所示的處理器412可以被視為包括(或構成)模組或電路，該模組或電路被配置成根據此晶片圖程式操作，或被配置成控制探針406的操作，該操作允許確定待評估以及待存儲在晶片圖，例如晶片圖404上的不同管芯的狀態。此外，管芯鍵合器系統420，且確切地說其處理器422至少部分根據組裝程式或程式設計操作，該組裝程式或程式設計的指令可以存儲在管芯鍵合器系統420的記憶體424中。考慮到這種情況，圖4中所示的管芯鍵合器系統420的處理器422可以被視為包括(或構成)一個或多個模組或電路，該模組或電路被配置成根據此組裝程式操作，或被配置成控制抓放頭部機構432的操作，該操作允許從晶片，例如晶片402(或管芯分類)抓放管芯，以及允許此管芯附接或鍵合到目標結構，例如基板438。
在本實施例中，組裝程式可以被理解為涵蓋至少三個不同方面，使得處理器422具體來說可以被理解為包括在圖4中分別通過第一模組444、第二模組446和第三模組448示出的三個不同模組(或子模組)或三個不同類型的電路。根據組裝程式的第一方面，處理器422的第一模組444用於確定至少間接地控制抓放頭部機構432的移動的控制信號的產生，以及涉及嘗試抓放一個或多個管芯(管芯分類)並且鍵合到目標結構，例如基板438的相關操作。根據組裝程式的第二方面，處理器422的第二模組446用於基於關於管芯是否適用於實施的晶片圖資訊來評估是否應跳過嘗試關於目標結構(例如，基板438)實施管芯中的一個或多個。
另外，根據組裝程式的協力廠商面，處理器422的第三模組448用於至少間接地基於從抓放頭部機構432返回的所感測輸入信號或其它資訊來評估管芯是否不根據控制信號中的一個或多個在目標結構(例如，基板438)上實施。此外，處理器422的第三模組448另外用於確定晶片上的一個管芯的位置是否足夠接近已從其獲得另一管芯的晶片上的位置，使得在另一管芯實施於目標結構(例如，基板438)上之後適合於將一個管芯實施於該結構上，以便獲得具有匹配或類似元件的電路或系統。如將從以下另外論述中瞭解，用於確定控制信號的產生的第一模組444的操作可以基於通過第二模組446和第三模組448進行的確定和評估。
如上文所論述，本公開預期不僅涵蓋系統400以及其晶片探針和管芯鍵合器系統410、420，而且涵蓋此類系統的各種可替換實施例。然而出於例子的目標，通過另外參考圖5，提供例子管芯鍵合器機器500的正面透視圖以示出具有可以用於獲得，或可以進行修改以獲得圖4的管芯鍵合器系統420的特性(例如，在抓放頭部機構432和抓放頭部機構驅動器428方面)的一個可能的管芯鍵合器。在本實施例中，機器500是可購自荷蘭德伊芬的BE半導體工業N.V.的DB 2100 sDplus 管芯鍵合器系統，或可替換的是，DB sD PPPplus 管芯鍵合器系統的修改版本，該修改版本具有特定修改，包括(例如)包括記憶體424和處理器422，包括圖4的模組444、446和448。也就是說，儘管在圖5中不可見(並且不是常規DB 2100 sDplus 或DB sD PPPplus 管芯鍵合器系統的一部分)，但是應瞭解，機器500包括對應於管芯鍵合器系統420的處理器422和記憶體424的一個或多個處理和一個或多個記憶體裝置，並且被變成為根據本文所描述的組裝程式操作。
在圖5的例子實施例中，機器500具體來說包括操作員輸入儀錶板502，操作員可以通過該操作員輸入儀錶板502與機器500交互並將指令提供給機器500，以及輸出監視器或顯示器504，該輸出監視器或顯示器504允許操作員監視機器的操作。輸入介面502和顯示器504中的每一個可以被視為由圖4的管芯鍵合器系統420的輸入/輸出裝置426涵蓋。在圖5中，顯示器504具體來說示出指示不同管芯如何已經或尚未放置於或鍵合到基板上的陣列506。圖5中還示出鄰近機器500的頂部510的空腔區域508。管芯鍵合頭部512在空腔508內可見，該管芯鍵合頭部512可以被理解為對應於圖4的抓放頭部機構432(或對應於其一部分)。應瞭解，管芯鍵合頭部512可以在空腔508內移動。出於說明的目的，晶片402還被示為位於空腔508內。應瞭解，管芯鍵合頭部512可以從晶片402抓取管芯，隨後將此管芯傳輸和放置於基板或其它目標結構，例如圖4的基板438(圖5中未示出)上，並且接著將此管芯鍵合到此結構以獲得組裝的電路或系統。
此外，在本實施例中，應瞭解，管芯鍵合頭部512能夠進行各種平移和旋轉運動，使得不同管芯可以在不同朝向上位於基板上。例如，管芯鍵合頭部512可以按需要執行平移或旋轉運動，以允許形成關於圖2和3描述的電路或系統中的任一個，其中成對管芯彼此對準或以90度不對準地佈置。通常操作機器500以及其管芯鍵合頭部512，使得匹配或以其它方式類似的管芯的群組中的個別管芯各自在單獨運動中單獨地進行抓放和鍵合。然而，具體來說，在一對或一組匹配或類似管芯將放置於基板或佈置(該佈置直接對應於其中管芯最初位於晶片402上(例如，對準)的佈置)中的其它目標結構上的情況下，管芯鍵合頭部512可以抓放那些多個管芯並且在一個行程中將那些多個管芯全部鍵合為一組。
儘管機器500預期表示可以充當圖4的管芯鍵合器系統420的管芯鍵合器，但是應瞭解，在一些可替換實施例中，機器500(或其修改版本)還可以執行晶片探測操作並且因此充當對應於圖4的晶片探針系統410的晶片探針系統。也就是說，機器500或其修改版本還可以被視為構成圖4的系統400。
轉向圖6，提供流程圖600以說明用於將多個匹配或類似管芯實施於目標電路或系統中，以便將多個匹配或類似元件提供到此電路或系統中的例子方法或過程的步驟。如所說明，在開始步驟602處開始之後，流程圖600開始於步驟604，在該步驟604處產生具有多個管芯的多個例子的晶片並將該晶片提供到晶片探針系統，例如，圖4的晶片探針系統410。圖6具體來說示出具有多個管芯612的被單體化的晶片402，該管芯612通過柵格線606彼此分離。另外，還示出晶片402的分解部分608以在一個例子實施例中說明晶片402的各方面。
如通過分解部分608具體示出，在需要通過提供匹配或類似的管芯對來形成具有匹配或類似的元件對的電路或系統的情況下，晶片的柵格606描繪交替列(標記為A和B)，其中每個A列後跟著B列並且每個B列後跟著A列。通過此佈置，管芯612具有兩種類型或分組，其中第一類型的管芯在A列內並且第二類型的管芯在B列內。儘管圖6中示出的此例子，但是在需要通過提供多於兩個匹配或類似管芯來獲得其中存在多於兩個(例如，三個、四個或更多)匹配或類似元件的電路或系統的另一情況下，隨後晶片的柵格線可以建立列組，每組具有多於兩個列。例如，在需要獲得其中存在三個匹配或類似元件的電路或系統的情況下，晶片可以被單體化以便具有A列，後跟著B列，後跟著C列，再次重複地後跟著另一A列、另一B列和另一C列。
在步驟604之後，在步驟610處，晶片探針系統410探測晶片，並且基於映射程式614產生指示哪些管芯612適用於實施於目標電路或系統中(“良好管芯”)以及哪些管芯610不適用於實施於目標電路或系統中(“不良管芯”)的晶片圖，例如晶片圖404。在完成步驟610之後，隨後在步驟616處，將晶片402從晶片探針系統410提供到管芯鍵合器系統420，並且晶片圖404被載入到管芯鍵合器系統420上，在本實施例中，該管芯鍵合器系統420也是管芯鍵合器500(儘管已論述，但是管芯鍵合器系統還可以是另一類型的管芯鍵合器系統或另一系統，例如，抓放系統、管芯分類機器等)。如所說明，管芯鍵合器系統420的處理器422根據組裝程式618操作，使得處理器422包括上文所論述的模組(或電路)444、446和448。因此，處理器422被程式設計用於將管芯，例如管芯612抓放和鍵合到適用於收容管芯的系統或電路結構，例如基板438上。下文更詳細地描述組裝程式618。
接下來，在步驟620處，管芯鍵合器系統420根據組裝程式618操作以將管芯612中的多個匹配或類似管芯抓放和鍵合到基板438(或其它目標結構)，以便獲得具有多個匹配或類似元件的組裝電路或系統。具有匹配或類似元件的電路或系統可以是例如，如圖所示具有關於圖3所示的RF功率模組350的積體電路300，或可替換的是，可以採用多種其它形式中的任一個(例如，具有圖2的RF放大器裝置150的積體電路200)。
最後，在完成步驟620之後，隨後在步驟630處，完成具有借助於多個匹配或類似管芯形成的多個匹配或類似元件的整個基於半導體的電路或系統，以便獲得完成的電路或系統。從步驟622產生的電路或系統可以與在完成步驟620之後獲得的電路或系統相同，或僅最低限度地不同於該電路或系統。例如，如果在步驟622處組裝過程的完成僅涉及移動/運輸作為步驟620的結果的結構，或與此相關的次要處理步驟，則這可以是這種情況。可替換的是，從步驟622產生的電路或系統可以顯著不同於從步驟620產生的電路或系統，或比該電路或系統更複雜。在本例子中，包括兩個管芯440的組合結構被說明為構成“完整”電路或系統，儘管應瞭解，完整電路通常可以採用各種形式並且通常將不限於一對管芯。在完成步驟622之後，通過流程圖600表示的方法在結束步驟624處結束，但是應瞭解，可以反復地重複整個方法。
現在參考圖7，另外一個流程圖700說明用作圖6中所示的用於開發晶片圖，例如圖404的方法或過程的一部分(例如，用作由通過圖6表示的過程涵蓋的子過程)的例子方法或過程的步驟。如已經提及，圖404根據圖6的方法識別適用於實施於電路或系統中的管芯(良好管芯)或不適用於實施於電路或系統中的管芯(不良管芯)。由流程圖700表示的方法可以具體來說被視為執行為圖6的步驟610或圖6的步驟610的一部分，根據該步驟610探測晶片，例如晶片402以產生指示良好/不良管芯的晶片圖。此外，由流程圖700表示的方法可以根據存儲於晶片探針系統的記憶體414中的指令通過晶片探針系統410，且具體來說，通過該晶片探針系統410的處理器412執行。
為了增強對流程圖700的瞭解，可以關於圖8查看圖7。包括圖8A和圖8B作為其子部分的圖8說明晶片，例如晶片402如何可以在其上具有多個管芯，例如管芯612，以及如何可以根據圖7的方法開發晶片圖，例如圖404。更具體來說，如通過圖8A表示(以及根據已關於圖6提供的描述)，晶片，例如晶片402可以進行單體化，使得柵格，例如柵格606(還可以被稱為標線)將晶片的地域劃分成多個管芯，例如管芯612。為了清晰起見，除了整體示出晶片402之外，圖8A還示出說明位於晶片402上的管芯612群組的晶片的分解部分802(圖6的分解部分608也是如此)。更具體來說，分解部分802示出管芯612的陣列，該陣列具體來說包括六又二分之一列管芯乘七行管芯。
根據關於圖6提供的以上描述，在本例子實施例中，分解部分802的管芯612的陣列包括兩種類型的管芯，即，A型管芯和B型管芯。A型管芯佈置在晶片402上的A列804中，B型管芯佈置在晶片的B列806中，並且如圖所示，A型列與B型列交替。通過兩種類型的管芯612的此佈置，預期晶片402的管芯實施於需要匹配或類似管芯對的電路或系統上。相比而言，在需要獲得具有三個(或可能更多)匹配或類似管芯的群組的電路或系統的情況下，隨後實施方案將涉及提供三種(或更多種)不同類型的管芯的晶片。該管芯分別佈置在晶片的三組(或可能更多組)交替列(或可替換的是，行)中。應瞭解，在圖8A的實施例中，不同類型的管芯(在此例子中，A型管芯和B型管芯)是管芯的不同類型。也就是說，A型管芯在一個或多個方面與B型管芯不同，即使A型管芯和B型管芯在一個或多個方面也匹配或類似。
再次參考圖7，考慮到如圖8A中所示在晶片402上的管芯的此佈置，流程圖700的方法通過連續地針對晶片內的每個另外行連續地依序探測給定行中的每個列的管芯來開發晶片圖。在本例子中，探針跨越每個行的管芯從左到右前進，並且在到達行的末端之後，移動到下一相鄰行(當如圖8A中所示查看晶片時，在當前行下方)，並且因此探測過程遵循關於晶片402的Z(或重複Z)類型路線。然而，在可替換實施例中，可以遵循其它路線，包括例如，其中探針跨越每個行的管芯從右到左前進的路線，以及其中探針跨越每個列的管芯從上到下(或從下到上)前進並且隨後前進到下一列的路線。
更具體來說，如圖所示，在方法在開始步驟702處開始之後，晶片探針系統410的處理器412引起或引導電子探針406前進到第一行晶片(例如，晶片402)。通過第一行晶片，這具體來說預期指代其中存在作為A型或B型管芯的候選者的管芯的第一行晶片。通常，此第一行晶片將是沿著晶片的頂部邊緣或接近晶片的頂部邊緣的行。接下來，在步驟704處，處理器412另外使探針406前進到第一行中的第一列。在本實施例中，第一列是存在於具有管芯的行中的最左列，但是在其它實施例中，第一列可以是行的最右列或另一列。隨後，在步驟706處，處理器412使探針406探測存在於當前識別的列處的管芯，該當前識別的列可以被稱為當前識別的行的列C，該當前識別的行可以被識別為行R。探針406的操作具體來說允許晶片探針系統410獲取或獲得關於行R的管芯C(即，列C處的行R內的管芯)以及相鄰管芯C+1(即，同一行內的相鄰列處的管芯，即，緊靠行R中的管芯C的右側的管芯)中的每一個的特徵資訊。
接下來，在步驟708處，晶片探針系統410的處理器412基於從探針406傳送回的所感測資訊來確定在行R內的列C或列C+1處的任一管芯是否適用於實施(任一管芯是否為良好管芯)。如果在步驟708處確定在行R的列C或C+1處的管芯中的一個或兩個是良好管芯，則過程前進到步驟710，在該步驟710處，晶片探針系統410的處理器412另外確定具體來說在行R的列C處的管芯是否為良好管芯。如果確定是這種情況，則在步驟712處，晶片探針系統410的處理器412將在行R的列C處的管芯的分組指派指派或改變為在分組A內，並且管芯(位於A列中)被視為適用於實施於電路或系統中的A型管芯。假設發生這種情況，則過程隨後前進到步驟714，在該步驟714處，晶片探針系統410的處理器412確定行R的C+1列處的管芯是否也為良好管芯。如果事實上是這種情況，則在步驟716處，處理器412將對行R的列C+1處的管芯的分組指派指派或改變為在分組B內，並且管芯(位於B列中)被視為適用於實施於電路或系統中的B型管芯。在完成步驟716之後，過程前進到步驟718。
然而，如果在步驟708處確定在列C處的管芯或在行R的列C+1處的管芯都不是良好管芯，則這兩個管芯都被認為不可用且“著墨”，並且此時，過程替代地從步驟708前進到步驟718。此外，如果在步驟710處確定在行R的列C處的管芯不是良好管芯，則過程從步驟710前進到步驟720，在該步驟720處，晶片探針系統410將所討論的管芯著墨，也就是說，管芯被識別為無法實施於電路或系統中的一個管芯。隨後，在完成步驟720之後，過程還前進到步驟718。此外，如果在步驟714之後確定在行R的列C+1處的管芯不是良好管芯，則過程從步驟714前進到步驟722，在該步驟722處，晶片探針系統410將在行R的列C+1處的管芯著墨，使得該管芯被識別為無法使用的管芯。隨後，在完成步驟722之後，過程還前進到步驟718。
在從步驟716到達步驟718之後，已探測和識別與在當前識別的行R處的列C和C+1相關聯的管芯，並將該管芯歸於指示其中管芯適用於實施於電路或系統中的容量的分組值(或數位)(歸於分組A或分組B)。可替換的是，在從步驟708、720和722中的任一個到達步驟718之後，與行R處的列C和C+1相關聯的管芯中的一個或兩個已確定為不合適(和/或著墨)。不管過程如果到達步驟718，在該步驟處，晶片探針系統410另外確定在當前識別的行中是否存在另外列，在該當前識別的行處可能存在其它有用管芯。如在圖7中所指示，在本實施例中，具體來說基於在本行中是否存在列C+2的確定而通過處理器412進行此確定。如果在晶片402的當前識別的行中存在此另外一個列，則過程前進到步驟724，在該步驟724處，探針406跨越行的兩列前進(使得列的新值等於列的舊值加二)，並且過程隨後返回到步驟706處，在此處重複步驟706到722的序列。
然而，如果在步驟718處確定列C+2不存在(例如，因為探針406已到達晶片402的右邊緣)，則過程替代地從步驟718前進到步驟726。在步驟726處，晶片探針系統410的處理器412另外確定晶片402是否具有另外一個行，在該行中可能適合用作A型或B型管芯的潛在管芯可用(例如，當前識別的行是否在晶片402的底部處，或在晶片內的當前行下方是否存在至少一個另外的行)。如果另外一個行可用，則過程從步驟726前進到步驟728，在該步驟728處，當前識別的行的值以1遞增(即，R=R+1)。在完成步驟728之後，隨後過程返回到步驟706並且重複步驟706到726的序列。然而，如果在步驟726處確定晶片不具有任何另外的行，則過程替代地在結束步驟730處結束。
再次參考圖8，且具體來說，再次參考該圖8的圖8B，還象徵性地示出在建立晶片圖，例如晶片圖404時圖7的方法的例子結果。如圖所示，晶片402的分解上部區域808(即，圖8B中所示的上部區域808預期表示圖8A中所示的晶片402的對應區域，不管如在圖8A和8B中示出的那些晶片等的晶片的圓形形狀的任何差異)包括單體化管芯的四個不同行，即，分別第一行810、第二行812、第三行814和第四行816。通過此類管芯行，圖7的方法關於晶片402的性能將通過從該行內的最左邊對管芯818和820開始探測第一行810(即，最上行)中的管芯而開始。在本例子實施例中，因為沿著最上行的那些管芯沿著晶片402的外周或邊緣，所以這些管芯都不適合用作A型管芯或B型管芯。因此，那些管芯中的每一個將根據步驟708著墨。在本例子實施例中，那些管芯中的每一個被具體示為提供指示管芯沿著晶片402的外周並且不適用於構成A型或B型管芯的分組數255。隨後，還根據圖7的方法，沿著第一行810的所有管芯將被識別為不合適並歸於此分組數，並且同樣，沿著第二行812的若干管芯也將被識別為不合適並歸因於此分組數。
另外，如圖8B中所示，在根據圖7的方法的另外操作之後，探針406最後將到達在第二行812的第十七列822和第十八列824處的管芯對。在本例子中，探針406此時將認識到，在這些位置處的管芯中的每一個適合於使用，且具體來說，在第二行812的第十七列822處的管芯適合用作A型管芯並且在第二行812的第十八列824處的管芯適合用作B型管芯。因此，根據圖7的方法，在列822處的管芯將歸於指示管芯適合用作A型管芯的分組數160，並且在列824處的管芯將歸於指示管芯適合用作B型管芯的分組數161。
此外，根據圖7的方法，在考慮列822和824處的管芯之後，在本例子中，探針406將根據步驟724緊接著另外兩列前進並且考慮在第十九列826和第二十列828處的管芯。在本例子中，探針406此時將認識到，在第二行812的第十九列826處的管芯根據圖7的方法的步驟710不可用並且因此將根據該方法的步驟720對該管芯著墨。因此，列826處的管芯將歸於指示管芯不適合用作A型管芯的分組數30。此外，在此例子中，探針406將確定在第二行812的第二十列828處的管芯在圖7的方法的步驟714處不可用，並且因此將根據該方法的步驟722對該管芯著墨。因此，列828處的管芯將歸於指示管芯不合適用作B型管芯的分組數254(僅出於突出著墨管芯的目的，標記有分組數30和254的管芯在圖8B中用實心矩形顯示，而不是因為管芯具有不同大小)。因此，應瞭解，圖8B中所示的分解上部區域808說明晶片圖，例如晶片圖404的一部分，其中晶片的管芯612中的每一個歸於指示管芯適合用作A型管芯、適合用作B型管芯、不適合用作A型管芯、不適合用作B型管芯，或由於其位於晶片402的外周處或附近而不適合用作管芯的分組數。
接下來參考圖9，另外一個流程圖900示出可以用作圖6的方法或過程的一部分(例如，由圖6的方法涵蓋的子過程)的例子方法或過程的步驟，該方法或程序控制由晶片圖，例如上文所描述的晶片圖404識別的管芯612中的多個管芯的實施。為了方便示出該另外一個流程圖900(具體來說，由於流程圖中存在的數位步驟)，圖9包括圖9A和圖9B作為其一部分，其中該另外一個流程圖的一些步驟在圖9A中示出並且該另外一個流程圖的其它步驟在圖9B中示出。通過圖9的流程圖900表示的方法具體來說通過管芯鍵合器系統，例如管芯鍵合器系統420執行，以便獲得具有多個匹配或類似元件的電路或系統，但在其它實施例中，可以採用其它類型的系統，例如，抓放系統或管芯分類機器。應瞭解，圖9的方法更具體來說根據可以存儲在管芯鍵合器系統420的記憶體424中的用於執行過程的指令來通過管芯鍵合器系統420的處理器422(以及其模組444、446和448)或在該處理器422的控制下執行。此外，通過流程圖900表示的方法可以視為構成上文關於圖6描述的步驟620(或構成其一部分)，並且視為根據圖6的組裝程式618執行。
如圖所示，在開始於開始步驟902處之後，圖9的方法開始於步驟904處，在該步驟904處，管芯鍵合器系統420前進到第一行晶片，該晶片已被提供到管芯鍵合器系統，例如，晶片402(例如，根據圖6的步驟616)。也就是說，管芯鍵合器系統420的處理器422產生控制信號並將控制信號發送到抓放頭部機構驅動器428，以引起或引導抓放頭部機構432移動到第一行(R=1)晶片402。在一些情況下，第一行可以對應於如在晶片圖404中(或在該晶片圖404的產生期間)識別的第一行，但不一定在所有實施例或情況下都如此。通常，出於圖9的方法的目的，第一行將是其中存在良好管芯(適用於實施)的第一行，如通過晶片圖404所指示。接下來，在步驟906處，管芯鍵合器系統420使抓放頭部機構432前進到第一行中的第一列。在本實施例中，這將通常是第一行中的最左邊列，但不一定在所有實施例中都如此。此外，儘管第一列(C=1)是第一行的最左邊列，如已關於圖8示出，但是不同行可以具有不同長度並延伸，並且因此，應瞭解，第一行的第一列未必與後續行晶片的第一列重合。
在抓放頭部機構432前進到第一行的第一列之後，過程前進到步驟908，在該步驟908處，計數器“n”設定成初始值零(n=0)。如下文將進一步詳細描述，在某些情況下，在圖9的過程的操作期間，計數器n用於確定彼此不相鄰的管芯是否仍可以實施為匹配或以其它方式類似的管芯對。接下來，在步驟910處，管芯鍵合器系統420的處理器422使抓放頭部機構432獲取或獲得管芯Ac 。通常，步驟910的執行需要處理器422產生用於抓放頭部機構驅動器428的控制信號，以便引起或引導抓放頭部機構432嘗試從晶片402抓取管芯Ac ，移動該管芯並將該管芯放置於目標電路或系統結構(例如，基板438)上，以及將該管芯鍵合到該結構上。在本例子實施例中，管芯Ac 自然地是A型管芯，因為如已關於對應於晶片402的晶片圖404所解釋，晶片上的管芯佈置為對，其中A型管芯鄰近於B型管芯，並且其中處於第一行的最左邊位置處的管芯自然地是A型管芯。然而，在可替換的實施例中，第一行的第一列未必是存在良好管芯的第一行的最左邊列，而是可以是另一(例如，最右邊)列。
接下來，在步驟912處，確定是否成功地將在步驟910處獲取或獲得的管芯Ac 抓放到目標電路或系統結構(例如，基板438)上並且鍵合到該結構。如果管芯Ac 的抓放和鍵合成功，則方法從步驟912前進到步驟918。在步驟918處，管芯鍵合器系統420引起抓放頭部機構432使當前列前進一(C=C+1)，使得抓放頭部機構移動到與先前獲得的管芯Ac 的位置相鄰的管芯Bc 的位置，以獲取或獲得該管芯。在涉及晶片402和晶片圖404的本例子實施例中，這是適當的，假定在此實施例中，存在與具有A型管芯的每個A列相鄰(在其右側)的具有B型管芯的B列。如關於步驟910所論述，步驟918的執行通常需要處理器422產生用於抓放頭部機構驅動器428的控制信號，以便引起或引導抓放頭部機構432嘗試從晶片402抓取管芯Bc ，移動該管芯並將該管芯放置於目標電路或系統結構(例如，基板438)上，以及將該管芯鍵合到該結構上。
在完成步驟918之後，過程前進到步驟920，在該步驟920處確定是否成功地將管芯Bc 抓放到目標電路或系統結構(例如，基板438)上並且鍵合到該結構。可以基於從抓放頭部機構432(或從設置在機構上的感測器)返回接收的感測器/輸入信號而通過管芯鍵合器系統420的處理器422進行此確定。如果在步驟920處確定成功地抓放和鍵合管芯Bc ，則這表示所需對的匹配或類似管芯，即，管芯Ac 和管芯Bc 成功地實施於目標電路或系統結構(例如，基板438)上，並且因此，過程在步驟922處以指示此成功實施的方式索引化襯墊(LF)。此外，在已在步驟922處索引化匹配或類似的A型和B型管芯(管芯Ac 和Bc )對之後，方法隨後前進到步驟916，在該步驟916處確定列(C)的當前值是否處於晶片402上的行的右邊緣，使得在該行中沒有另外潛在的A型和B型管芯對可用。
返回到步驟912和920，在一些情況下，在步驟912處確定尚未成功地抓放和鍵合管芯Ac ，並且同樣，在一些情況下，在步驟920處確定尚未成功地抓放和鍵合管芯Bc 。可能出於若干原因發生這種情況，包括例如，因為已在步驟912之前的步驟910的執行期間丟失或丟棄管芯Ac ，或因為已在步驟920之前的步驟918的執行期間丟失或丟棄管芯Bc 。另外，如上文已關於步驟902所指示，應瞭解，執行圖9的方法至少部分基於根據步驟616可用於管芯鍵合器系統420的晶片圖404。因此，在本實施例中，在本實施例中在步驟912和920處的確定還可以取決於從晶片圖402獲得的資訊。
更具體來說，關於步驟910，作為此步驟的一部分，處理器422另外考慮晶片圖404以確定管芯Ac 是否良好管芯(適用於實施)。在管芯Ac 不是良好管芯的情況下，隨後管芯Ac 的獲取或獲得將僅涉及基於晶片圖404確定管芯Ac 實際上是不良管芯(不適用於實施)，並且不會涉及抓取管芯Ac 的任何嘗試。在此情況下，另外將在步驟912處確定未成功地抓放和鍵合管芯Ac 。類似地，更具體來說關於步驟918，作為此步驟的一部分，處理器422另外考慮晶片圖404以確定管芯Bc 是否是良好管芯(適用於實施)。在管芯Bc 不是良好管芯的情況下，隨後管芯Bc 的獲取或獲得將僅涉及基於晶片圖404確定管芯Bc 實際上是不良管芯(不適用於實施)，並且不會涉及抓取管芯Bc 的任何嘗試。在此情況下，另外將在步驟920處確定未成功地抓放和鍵合管芯Bc 。
不管在關於管芯Ac 的實施方案的步驟910、912與關於管芯Bc 的實施方案的步驟918、920之間的類似性，取決於該管芯是未成功地實施的A型管芯還是B型管芯，圖9的方法在那些步驟之後獲取不同類型的路徑。關於步驟912之後的步驟(該步驟在圖9B中示為與圖9A的步驟912相關)，如果發生上述情況中的任一個，使得在步驟912處確定未成功地抓放和鍵合管芯Ac ，則過程前進到步驟914，而不是步驟918。在步驟914處，因為未成功地實施管芯Ac ，所以自動地丟棄鄰近於管芯Ac 的管芯Bc 並且列(C)的當前值遞增1(C=C+1)。接著，方法隨後再次前進到步驟916，在該步驟916處確定列(C)的當前值是否在晶片402的右邊緣，使得在該行中，沒有匹配A型和B型管芯對的另外可能候選者可用。
相反，如果發生上述情況中的任一個，使得在步驟920處確定未成功地抓放或鍵合管芯Bc ，則圖9的方法遵循子過程以確定除了管芯Bc 之外是否存在可以充當已成功實施的管芯Ac 的匹配(或足夠類似於已成功實施的管芯Ac )的另一可能B型管芯。更具體來說，如圖所示，在步驟920處確定未成功地實施管芯Bc 之後，方法前進到步驟924，在該步驟924處確定當前識別的列是否在當前行的右邊緣(類似關於步驟916的上述確定)。如果在步驟924處確定當前識別的列不處於行的右邊緣，則這意味著在該行內仍存在可以相對於已實施的管芯Ac 潛在地充當匹配或類似管芯的另外的B型管芯，並且因此過程前進到步驟926。
在步驟926處，通過管芯鍵合器系統420的處理器422另外確定計數器n的當前值是否小於預定限值(n＜限值)。如果計數器n的當前值確實小於預定限值，則這意味著當前識別的列是存在可能另外的匹配或類似B型管芯的列。更具體來說，如果n＜限值，則這指示存在於當前識別的列(和行)的位置處的任何B型管芯足夠物理地接近晶片402上的已實施的A型管芯(管芯Ac )的原始位置，以使該B型管芯被視為匹配或類似於該A型管芯。如果這種情況發生，則過程從步驟926前進到步驟928，在該步驟928處計數器n增加。在本實施例中，此增加可以涉及使n的值遞增1，但是在其它實施例中，其它類型的增加或變化可以通過處理器422執行。應注意，n的值在任何時間可以存儲在管芯鍵合器系統420的記憶體424中，並且此外，預定限值還可以存儲在該記憶體中。此外，預定限值可以呈現各種值，包括例如，三、四、五等。
在步驟928之後，在步驟930處丟棄在步驟920處確定尚未成功地進行抓放或鍵合的管芯Bc 。隨後，在步驟932處，管芯鍵合器系統420使當前列前進2(C=C+2)並且使抓放頭部機構432移動，以便在該新的列位置處獲取或獲得構成新管芯Bc 的B型管芯。隨後，過程返回到步驟920，在該步驟920處確定是否成功地抓放和鍵合新的管芯Bc 。
類似於上文關於步驟918所論述，步驟932的執行通常需要處理器422產生用於抓放頭部機構驅動器428的控制信號，以便引起或引導抓放頭部機構432嘗試從晶片402抓取管芯Bc (新的管芯Bc )、移動該管芯並將該管芯放置於目標電路或系統結構(例如，基板438)上，以及將該管芯鍵合到該結構上。如果在步驟920處確定此努力是成功的，則如上所述過程前進到步驟922和916。然而，如果在步驟920處確定在實施時嘗試此努力，但不成功，則過程同樣返回到步驟924。此外，步驟932的執行可以涉及晶片圖404的諮詢以確定新的管芯Bc 是否是良好管芯(適用於實施)。如果不是，則步驟920可以涉及確定出於這個原因未成功地實施新的管芯Bc ，在這種情況下，方法同樣也返回到步驟924。
鑒於關於步驟920、924、926、928、930和932的以上描述，應瞭解，圖9的過程可以一次或多次通過此系列的步驟迴圈。只要如在步驟924處確定尚未到達行的右邊緣，以及只要如在步驟926處確定計數器n的值保持小於預定限值，那麼在如在步驟920處確定出於一個原因或另一原因未成功地實施行的連續B行管芯的情況下，可以具體地出現這種情況。然而，如果如在步驟926處確定計數器n的值達到預定限值，則最近獲得的B型管芯(即，當最近執行時在步驟920處評估的管芯Bc )是可以潛在地被視為匹配或類似於已實施的A型管芯(當最近執行時在步驟912中實施的管芯Ac )的最終B型管芯。也就是說，在此情況下，在當前識別的行內的最近獲得的B型管芯的晶片402上的位置盡可能遠離從其獲得最近實施的管芯Ac 的位置，而兩個管芯未能匹配或類似。此外，在此情況下，即使在當前識別的B型管芯(管芯Bc )右側可能存在一個或多個另外的B型管芯，那些另外的B型管芯的一個或多個特性或特徵也將大大不同於被視為匹配或足夠類似的已實施的A型管芯(當最近執行時在步驟912中實施的管芯Ac )。
如果在步驟926處確定計數器n不再小於預定限值，則過程前進到步驟934。在此情況下，可以實施與已實施的管芯Ac 足夠匹配或類似的管芯Bc ，並且因此，管芯鍵合器系統420丟棄已實施的管芯Ac 並且索引墊(LF)被標記以指示管芯Ac 不可用。隨後，在步驟936處，管芯鍵合器系統420的處理器422另外確定當前識別的列值C是否處於當前識別的行的右邊緣。
鑒於以上論述，可以看出，圖9的過程可以到達步驟916、924和936中的任一個，在該步驟處，通過管芯鍵合器系統420的處理器422關於列的當前值是否處於晶片402的右邊緣進行確定。在這些情況中的每一個情況下，如果當前列真正處於晶片402的右邊緣，則抓放頭部機構必須前進到新的行，以便繼續實施管芯。因此，在這些情況中的每一個情況下，如果在步驟916、924和936中的任一個處確定當前列處於晶片402的右邊緣，則方法前進到步驟938，在該步驟938處，另外確定晶片是否實際上具有另外一個行。此外，就此而言，具體來說如果在步驟924處確定當前列處於晶片的右邊緣，則為了從步驟924前進到步驟938，過程還執行另外步驟940，在該步驟940處丟棄已實施的A型管芯(步驟912的管芯Ac )並且索引化對應襯墊(LF)
如果在步驟938處確定當前行是晶片402的最終(例如，底部)行，則過程在結束步驟942處結束。然而，如果具有另外A型和B型管芯的一個或多個另外行仍可用，則過程從步驟938前進到步驟944處，在該步驟944處，行的當前值前進1(R=R+1)。在完成步驟944之後，隨後過程返回到步驟906，在該步驟906處管芯鍵合器系統420使抓放頭部機構432前進到新行(C=1)的第一(最左邊)列。考慮到這種情況，可以瞭解，圖9的方法以及圖6的對應組裝程式618闡述Z形組裝方法，因為跨越行延伸的管芯被視為以從左到右方式跨越行，並且隨後，當已考慮該行中的所有管芯時，在前一行下方的新行中的管芯同樣被視為以從左到右方式。此外應瞭解，因為每行可以具有與晶片402上的每行的不同寬度相對應的不同數目的列，所以新行的第一列不必與早期確定的前一行的第一列對準。
此外，如還通過圖9所示，如果在步驟916、924和936中的任一個處確定當前列不處於晶片的右邊緣，則取決於在步驟916、924還是936處進行確定，方法可以採用可替換路徑。如已經論述，如果在步驟924處確定當前列不處於右邊緣，則方法從步驟924前進到步驟926，以便允許當前行內的另外一個B型管芯被評估為用於實施的候選者。可替換的是，如果在步驟936處確定當前列不處於晶片402的右邊緣，則方法前進到步驟946，在該步驟946處管芯鍵合器系統420使當前列前進1(C=C+1)。在完成步驟946之後，方法隨後返回到步驟908以及隨後步驟910，在該步驟910處，可以獲得在當前行內的下一連續A型管芯。此外，可替換的是，如果在步驟916處確定當前列不處於晶片402的右邊緣，則方法前進到步驟948，在該步驟948處管芯鍵合器系統420也使當前列前進1(C=C+1)。在完成步驟948之後，過程再次返回到步驟908以及隨後步驟910，在該步驟910處，可以獲得在當前行內的下一連續A型管芯。
另外參考圖10，圖表1000示出關於表1004並列的類似於圖8B的分解上部區域808的示例性晶片圖1002的上部區域。具體來說提供圖10以示出在一個例子實施例中，在晶片圖中識別的管芯中的多個管芯如何根據圖9的方法的操作實施於目標電路或系統結構(例如，基板438)上。更具體來說，在此例子中，通過晶片圖1002表示的晶片的第一行(行1)包括八對A型和B型管芯，即，管芯A1、B1……A8、B8。如通過表1004所示，第一對管芯A1、B1連續地在目標電路或系統結構的襯墊1上分別實施為A型和B型管芯。然而，第二對管芯A2、B2不實施於目標電路或系統結構的任何襯墊上，因為根據圖7的探測操作，這些管芯確定不適合用於實施。也就是說，儘管管芯A1、B1兩者根據圖7的探測方法確定為合適管芯，並且根據圖9的組裝方法成功地實施，但是管芯A2、B2根據圖9的步驟910、912和914不實施而是被丟棄，因為管芯在圖7的探測過程期間確定為不合適。
另外參考圖10，如同管芯A1、B1，管芯A3、B3借助於圖7的方法確定為適合於實施並隨後根據圖9的組裝方法成功地實施，並且因此在表1004中列為實施於襯墊2上，作為該襯墊的A型和B型管芯。然而，通過下一A型管芯A4可以看出，如在步驟912處確定，關於此管芯在步驟910期間存在抓取故障。因此，根據流程圖900的步驟914丟棄或犧牲對應B型管芯B4。
晶片圖部分1002中所示的第一行的其餘A型和B型管芯示出另外操作情況。管芯A5、B5在圖7的探測方法期間再次(如同管芯A1、B1和A3、B3)被評估為適用於實施並且成功地實施於電路或系統(或基板)中，在此情況下實施於襯墊3上，作為該襯墊的A型和B型管芯。相反，儘管A6管芯在探測方法期間識別為適用於實施的良好管芯，但是如圖所示，如在圖9的過程的步驟920處確定，未成功地抓放和鍵合B6管芯。因此，根據圖9的流程圖900的步驟924、926、928、930和932，因為A6管芯不處於晶片的右邊緣處，並且因為符合相關接近度標準(例如，n＜限值)，所以行的下一B型管芯，即，管芯B7被實施為匹配或類似於A6管芯。因此，在此例子中，不僅不實施B6管芯，而且A7管芯A7作為犧牲管芯丟棄(即使該A7管芯在探測過程期間確定為良好管芯)，以允許在襯墊4上實施管芯A6和B7對。
關於第一行的最終管芯A8、B8，如圖所示在實施B8管芯時存在抓取故障。因此，根據圖9的流程圖900的步驟920、924和940，不僅不實施B8管芯，而且A8管芯被視為犧牲管芯。然而，在此情況下，目標電路或系統結構(例如，基板438)被示為已根據步驟924和940索引化，因為確定已到達第一行的右邊緣。考慮到索引化，在表1004中可以看出，襯墊5被示為具有實施為A型管芯的管芯A8，但是缺少任何B型管芯。
圖10的圖表1000另外示出如何實施或不實施行2的另外管芯A9、B9……A18、B18以及行3的A19、B19……A28、B28，並且相關地示出流程圖900的組裝方法的各個方面。在這些行2和3中，根據圖7的方法根據如通過晶片探針系統410確定的晶片圖1002，若干對管芯A9、B9、A11、B11、A12、B12、A14、B14中的每一個以及A19、B19……A28、B28中的每一個都是良好管芯。因此，如通過表1004所示，這些對管芯中的若干管芯實施於目標電路或系統結構(例如，基板438)的襯墊6、7、8、9、11、12和13上。此外，如同第一行的管芯A2、B2，管芯A10、B10在圖7的探測操作期間被排斥並且因此不在圖9的步驟912處實施。
關於管芯A13和A18，這些中的每一個是如在步驟912處確定未成功地實施的A型管芯的例子(例如，因為該管芯是飛行管芯或在抓取期間丟失)，並且因此，根據步驟914，分別是管芯A13和A18的對應部分的管芯B13和B18也分別被丟棄。儘管在這些方面類似，但是應另外理解，在管芯A13、B13和管芯A18、B18的處理之後，圖9的方法會獲取兩個不同的路徑。具體來說，在步驟914處丟棄管芯B13之後，管芯鍵合器系統420在步驟916處會確定在第二行內的丟棄管芯右側仍存在另外管芯，並且因此會前進到圖9的步驟948。相反，在步驟914處丟棄管芯B18之後，管芯鍵合器系統420在步驟916處會認識到，管芯A18、B18處於晶片的右邊緣處並因此會前進到步驟938，並且因此移動到第三行。
另外，晶片圖1002的第二行的管芯A15、B15、A16、B16、A17和B17示出其中非相鄰管芯A15和B17在目標電路或系統結構(例如，基板438)的襯墊10上實施為對的情形。根據涉及通過圖9的步驟920、924、926、928、930和932的迴圈的操作，具體來說，在如在步驟924處確定尚未到達行的右邊緣的程度上以及在計數器n的值保持小於預定限值(n＜限值)的程度上，這將是可能的。更具體來說，在此例子中，即使管芯B15在抓取期間丟失以及即使如在步驟920處確定未成功地實施管芯B16(以及即使因此犧牲管芯A16和A17)，B型管芯B17仍關於A型管芯A15實施於目標電路或系統結構(例如，基板438)的襯墊10上。此操作根據其中預定限值至少是2的情形。儘管管芯A15和B17在管芯的第二行內不彼此相鄰，但是如通過接近度標準(n＜限值)確定，A15和B17管芯彼此足夠接近，使得兩個管芯可以被視為匹配或足夠類似地實施。
考慮到圖10以及另外考慮到圖7、8和9，例示若干特定行為。除此之外，應瞭解，如果成功地抓放和鍵合A型管芯，則至少在計數器n達到預定限值之前，即使需要向前索引化以獲得與實施的A型管芯不相鄰的B型管芯，管芯鍵合器系統420也應搜索下一可用B型管芯。另外，如果成功地抓放和鍵合A型管芯並且管芯鍵合器系統420搜索對應B型管芯，但是在實施此合適的B型管芯之前達到計數器n的預定限值，則將犧牲A型管芯並且基板(LF)將進行索引化(並且因此將會有丟失襯墊)。另外應理解，任何給定A型管芯可以僅結合在同一行內的對應B型管芯實施，也就是說，僅在下一可用B型管芯與給定A型管芯處於同一行內的程度上，對下一可用B型管芯進行索引化。
另外應瞭解，如果管芯鍵合器系統420到達晶片的邊緣，即，到達最終可用的A型和B型管芯對(最後一對)並且該對的A型管芯不可用，則將犧牲B型管芯並且管芯鍵合器系統420將索引化到下一行。此操作根據圖9的步驟912、914、916 、938和944。最後，另外應瞭解，如果管芯鍵合器系統420到達晶片的邊緣(最後一對)並且抓放和鍵合A型管芯，但是緊鄰該A型管芯的對應B型管芯不可用，則該犧牲該A型管芯並且基板(LF)將進行索引化(丟失襯墊)。此操作根據步驟912、918、920、924和940。
不管上文提供的描述，本公開預期涵蓋除了上述那些實施例之外的多種其它或可替換實施例。例如，應瞭解，關於圖7、圖8、圖9和圖10提供的描述設想晶片被單體化成具有兩種類型的管芯的實施例，該管芯可以被實施為匹配或類似管芯對，即，上文所描述的A型和B型管芯。但應瞭解，在可替換實施例中，包括多於兩個管芯的匹配或類似管芯的群組，即，與僅管芯對(例如，三個管芯、四個管芯等)相比在較大程度上匹配或類似管芯的群組可能需要實施於目標電路或系統結構(或基板)上。
另外應瞭解，為了獲得系統，例如系統400的操作以製造或獲得採用匹配或類似管芯的群組的此類電路或系統，該群組涵蓋多於兩個管芯(或多於兩種類型的管芯)，可以因此修改由流程圖700和900表示的過程。更具體來說，關於圖7的探測方法，在需要識別可以被實施為涵蓋M個管芯的匹配或類似管芯的群組的合適管芯的候選者的程度上，可以修改步驟706以探測管芯C、C+1……C-1+M中的每一個。相關地，為了獲得探測確定，可以修改步驟708以確定在C、C+1……C-1+M處的管芯中的任一個是否是良好管芯。另外，可以針對集合中的每個另外管芯添加與步驟714、716和722並聯的步驟的另外一個群組。也就是說，可以針對添加到每個群組的管芯的每個另外類型執行與步驟714、716和722相對應的步驟的M-1個另外群組。另外，可以修改步驟718一確定列C+M是否存在於當前行中，並且可以修改步驟724以使當前列前進M。
關於對圖9的流程圖900的調整以適應需要實施涵蓋多於兩個管芯(或多於兩個類型的管芯)的匹配或類似管芯的群組的情況，如上文關於圖7的流程圖700所描述，可以對流程圖作出類似類型的改變。例如，為了適應需要實施涵蓋M個類型的管芯的匹配或類似管芯的群組的情況，針對超過包括在M個類型的管芯之中的兩個管芯的每個另外類型的管芯，可以修改流程圖900以包括與步驟918、920、924、926、928、930、932、934、936和940並聯的步驟的另外群組。另外，可以另外修改流程圖900，使得在確定第二類型的管芯(B型管芯)成功地在步驟920處實施之後，過程將關於下一類型的管芯前進到步驟918的對應部分。另外，還可以修改流程圖900，使得在步驟932和對應步驟處執行的遞增將當前列值增加M而不是2，並且在步驟914處執行的遞增將當前列值增加M-1而不是1。
另外，儘管在圖7、8、9和10的上述實施例中，設想第一類型的管芯(例如，A型管芯)可以僅潛在地與位於該第一管芯的右側的另一類型的管芯配對或分組(例如，與A型管芯右側的B型管芯配對或分組)，但是在其它實施例中未必如此。例如，在一些可替換實施例中，如果跳過A型管芯，則不需要丟棄後續B型管芯。相反，即使跳過A型管芯，在此類實施例中，後續B型管芯也可以被實施為新的管芯對(或其它群組)中的第一管芯。例如，參考圖10的圖示，在此類可替換實施例中，即使丟失A14管芯，B14管芯也可以結合將提供合適的匹配或相似性的後續管芯(例如，A15管芯)實施於襯墊上。
應認識到，本文涵蓋的用於獲得具有匹配或類似元件的半導體電路或系統的方法和系統在多個方面有利。例如，即使可以存在用於管芯配對的常規技術，此類技術在如何將管芯抓放到基板上或以其它方式實施為系統或電路的一部分方面也涉及多程操作。因為執行多程操作，所以此操作無法確保並常常未能提供所需級別的元件匹配或相似性。相反，本文涵蓋的方法和系統中的一個或多個可以用於選擇和實施用於通過一個回程或單程操作實施於給定系統或電路中(例如，基本上)的管芯，以及更充分地實施以獲得所需級別的元件匹配或相似性的管芯。
另外，本文涵蓋的方法和系統中的一個或多個可以用於選擇和實施用於以某種方式實施於給定系統或電路中，以獲得所需級別的元件匹配或相似性，同時還考慮即時事件以及調整以補償即時事件(例如，飛行管芯、漏抓、丟棄管芯等)的管芯。此操作允許通過減小或最小化材料損耗(或浪費)並增加或最大化產量的方式製造或以其它方式獲得具有帶有匹配或類似特徵或特性的元件的系統和電路。
還應瞭解，本文涵蓋的方法和系統允許製造或獲得半導體系統和元件，其中匹配或類似元件的群組可以涉及兩個元件的群組或多於兩個(例如，三個、四個或更多個)組件的群組。因為，為了提供元件的此類群組，實施兩個管芯的對應群組或多於兩個(例如，三個、四個或更多個)管芯的群組。在元件的數目以及實施的管芯的數目方面，本文預期涵蓋所有此類變化。此外，另外應瞭解，可以借助於本文所描述的方法和系統製造或其它方式獲得的具有匹配或類似元件的系統和電路可以呈現多種不同形式並且在多種情形下實施。例如，在至少一些實施例中，具有匹配或類似元件的系統和電路可以適用於或用於網路系統、汽車應用和其它應用中。
實際上，應瞭解，本發明預期涵蓋採用本文所描述的不同特性中的一個或多個的多種不同實施例。作為一個實例，在一個方面中，本發明涉及一種獲得具有匹配或類似元件的半導體系統的至少一部分的方法。該方法包括借助於與裝配機相關聯的處理裝置引導抓放頭部機構，以移動到在單體化半導體晶片的第一行的第一列處的第一位置，該單體化半導體晶片具有包括第一行的多個行以及多個列，該多個列包括第一組列，該第一組列各自包括多個類型的第一管芯；以及第二組列，該第二組列各自包括多個第二類型的第二管芯，該第一組列包括第一列。該方法還包括引導抓放頭部機構以從一個或多個基板上的第一位置處的第一位置實施第一管芯中的第一個管芯，其中第一管芯中的第一個管芯包括第一組件；以及確定第一管芯中的第一個管芯是否如引導在第一位置處實施。
另外，該方法還包括在確定第一管芯中的第一個管芯如引導在第一位置處實施之後，確定第二管芯中的第一個管芯存在於第二列處的第二位置處，該第二列還處於第一行內並且滿足指示晶片上可以分離匹配或類似管芯的最大距離的接近度標準，該第二組列包括第二列。該方法還包括在確定第二管芯中的第一個管芯存在於滿足接近度標準的第二列處的第二位置處之後，引導抓放頭部機構以從第二位置處的第二位置實施第二管芯中的第一個管芯，其中第二管芯中的第一個管芯包括第二元件，由於第一和第二類型匹配或類似，該第二元件匹配或類似於第一元件。在第一管芯中的第一個管芯和第二管芯中的第一個管芯實施於一個或多個基板上之後，一個或多個基板構成具有匹配或類似元件的半導體系統的至少一部分，該匹配或類似元件包括第一和第二元件。
此外，例如，在至少一個另外方面，本發明涉及一種獲得具有匹配或類似元件的半導體系統的至少一部分的方法。該方法包括借助於第一處理裝置引導晶片探針以移動到在單體化半導體晶片的初始行的初始列處的初始位置，該晶片具有包括初始行的多個行以及多個列，該多個列包括第一組列，該第一組列各自包括第一類型的多個第一管芯，以及第二組列，該第二組列各自包括第二類型的多個第二管芯，該第一組列包括初始列。該方法另外包括基於關於初始位置處的第一管芯中的初始管芯傳送到晶片探針或從晶片探針傳送的至少一個信號來確定第一管芯中的初始管芯是否適用於實施，以及將關於第一管芯中的初始管芯是否適用於實施的初始資訊存儲在晶片圖中。該方法進一步包括將晶片探針引導到第一行內的多個另外位置並且隨後在多個行中的一個或多個另外行中，基於關於另外位置處的第一和第二管芯中的另外管芯傳送到晶片探針或從晶片探針傳送的一個或多個另外信號來確定第一和第二管芯中的另外管芯是否適用於實施，以及將關於第一和第二管芯中的另外管芯是否適用於實施的另外信號存儲在晶片圖中。
另外，該方法還包括借助於第一處理裝置或第二處理裝置引導抓放頭部機構，以沿著一個或多個基板上的第一位置處的多個行中的第一行從第一位置實施第一管芯中的第一個管芯，其中第一管芯中的第一個管芯包括第一組件。該方法還包括在確定第一管芯中的第一個管芯如引導在第一位置處實施之後，引導抓放頭部機構以沿著一個或多個基板上的第二位置處的第一行從第二位置實施第二管芯中的第一個管芯，其中第一管芯中的第二個管芯包括第二元件。該方法另外包括基於存儲在晶片圖中的指示第一管芯中的第二個管芯或第二管芯中的第二個管芯不適用於實施的初始和另外資訊中的至少一些資訊，使抓放頭部機構跳過嘗試沿著一個或多個基板上的第一行在另外一個位置處實施第一管芯中的第二個管芯或第二管芯中的第二個管芯。在第一管芯中的第一個管芯和第二管芯中的第一個管芯實施於一個或多個基板上之後，一個或多個基板構成具有匹配或類似元件的半導體系統的至少一部分，該匹配或類似元件包括第一和第二元件。
此外，例如，在至少一個另外方面中，本發明涉及一種用於獲得具有匹配或類似元件的半導體系統的至少一部分的系統。該系統包括處理裝置，該處理裝置包括第一電路，該第一電路被配置成：產生控制信號，該控制信號至少間接地使抓放頭部機構連續地移動到單體化半導體晶片的第一行內的多個位置，第一類型的多個第一管芯和第二類型的多個第二管芯位於該多個位置處，第一管芯和第二管芯沿著第一行以交替方式佈置在多個位置中，其中第一管芯中的第一個管芯位於位置中的第一位置處；以及嘗試關於一個或多個基板抓放第一管芯和第二管芯中的至少一些。另外，處理裝置包括第二電路，該第二電路被配置成基於關於第一管芯和第二裝置是否適用於實施的晶片圖信息來評估是否應跳過嘗試關於一個或多個基板實施第一和第二管芯中的一個或多個。另外，處理裝置包括第三電路，該第三電路被配置成確定第二管芯中的第一個管芯的多個位置中的第二位置是否足夠接近於第一位置，使得在第一管芯中的第一個管芯實施於一個或多個基板上之後，將適合於在一個或多個基板上實施第二管芯中的第一個管芯，以便在其上提供匹配或類似的元件。
雖然上文已經結合特定的設備描述了本發明的原理，但是應當清楚地理解，此描述僅為了舉例做出，且非用作對本發明的範圍的限制。特別期望的是，本發明不限於本文中所包括的實施例和說明，而是包括那些實施例的修改形式，包括在所附申請專利範圍內出現的實施例部分和不同實施例的要素組合。
6、7、8、9、11、12、13‧‧‧襯墊
100、400‧‧‧系統
101‧‧‧輸入節點
102、103‧‧‧輸入端
104、105‧‧‧輸出端
106‧‧‧對端
110、112‧‧‧輸入阻抗匹配電路
120、121‧‧‧相應地放大器級
122、123‧‧‧放大器路徑
130、132‧‧‧輸出阻抗匹配電路
140‧‧‧功率分配器
142、162‧‧‧相位轉換元件
150‧‧‧RF放大器裝置
160‧‧‧功率組合器/A型管芯的分組數
161‧‧‧B型管芯的分組數
164‧‧‧節點
170‧‧‧輸出節點
180‧‧‧負載
200‧‧‧積體電路
202、302‧‧‧第一管芯
204、304‧‧‧第二管芯
206‧‧‧銅法蘭
300‧‧‧積體電路
310‧‧‧放大器系統
340‧‧‧功率分配器
350‧‧‧RF功率模組
360‧‧‧功率組合器/RF功率模組
362‧‧‧反相器
370‧‧‧輸出跡線
402‧‧‧晶片
404‧‧‧圖
406‧‧‧控制探針
410‧‧‧晶片探針系統
412、422‧‧‧處理器
414、424‧‧‧記憶體
416‧‧‧輸入/輸出裝置
418‧‧‧探針驅動器
420‧‧‧管芯鍵合器系統
426‧‧‧輸入/輸出裝置
428‧‧‧抓放頭部機構驅動器
430‧‧‧匯流排
432‧‧‧抓放頭部機構
434、436‧‧‧箭頭
438‧‧‧基板
440、612、A1、B1 A8、B8、A18、B18、Ac、Bc‧‧‧管芯
444、446、448‧‧‧模組
500‧‧‧機器
502‧‧‧輸入儀錶板/輸入介面
504‧‧‧顯示器
506‧‧‧陣列
508‧‧‧空腔區域
510‧‧‧頂部
512‧‧‧管芯鍵合頭部
600、700、800‧‧‧流程圖
602、604、610、616、620、622、624、706、708、710、712、714、716、718、720、722、724、726、728、730‧‧‧步驟
606‧‧‧柵格
608、802‧‧‧分解部分
614‧‧‧映射程式
618‧‧‧組裝程式
808‧‧‧分解上部區域
810‧‧‧第一行
812‧‧‧第二行
814‧‧‧第三行
816‧‧‧第四行
822、824、826、828‧‧‧列
906、908、910、912、916、918、920、922、924、926、928、930、932、934、936、938、940、942、944、946、948‧‧‧步驟
1000‧‧‧圖表
1002‧‧‧示例性晶片圖
1004‧‧‧表
A、B‧‧‧分組
A9、B9、A11、B11、A12、B12、A14、B14‧‧‧對管芯
C‧‧‧管芯/列
C+1‧‧‧相鄰管芯
R‧‧‧行
圖1是根據本文所描述的系統或方法中的一個或多個的示出具有通過多個匹配(或類似)管芯的實施提供的多個匹配(或類似)元件的例子放大器系統的示意圖；
圖2是更詳細地示出圖1的放大器系統的部分，具體來說，其RF放大器裝置的積體電路(或佈局圖)的俯視圖；
圖3是示出在某些方面與圖1和2不同的放大器系統的替代實施例的部分，具體來說，其RF放大器裝置的積體電路(或佈局圖)的俯視圖；
圖4是根據本文所描述的方法中的一個或多個的示出例子抓放機器或系統的元件或特性的框圖，該抓放機器或系統可以用於將多個匹配(或類似)管芯實施到電路或系統，例如，圖1、2和3的那些電路或系統中的任一個中，以便將多個匹配(或類似)元件提供到此電路或系統中；
圖5是示出圖4的例子抓放機器或系統的另外元件或特性的另外一個示意圖；
圖6是根據本文所涵蓋的一個實施例的示出用於將多個匹配(或類似)管芯實施到電路或系統中，以便將多個匹配(或類似)元件提供到此電路或系統中的例子方法的步驟的流程圖；
圖7是根據圖6的方法的示出例子方法的步驟的另外一個流程圖，該例子方法用作圖6中所示的方法的一部分(例如，通過圖6的方法涵蓋的子過程)以開發識別可以實施於電路或系統中或可能不適用於實施的管芯的圖；
包括圖8A和圖8B中的每一個作為其子部分的圖8象徵性地示出具有形成於其上的多個管芯的晶片(圖8A)以及可以根據圖7的方法開發的管芯的例子圖(圖8B)；
包括圖9A和圖9B中的每一個作為其子部分的圖9是示出用作圖6中所示的方法的一部分(例如，由圖6的方法涵蓋的子過程)的例子方法的步驟的另一流程圖，該方法控制由圖(例如，根據圖7和8描述的圖)識別的管芯中的多個管芯通過抓放機器或系統(例如，圖4和5的抓放機器或系統)到電路或系統中的實施，以便獲得具有多個匹配(或類似)元件(例如，圖1、2和3中所示的那些元件中的任一個)的電路或系統；以及
圖10是示出圖(例如，關於表在圖8中描述的圖)的一部分的圖表，該圖示出在例子實施例中如何根據圖9的方法的操作實施在圖中識別的管芯中的多個管芯。

Claims (20)

  1. 一種獲得具有匹配或類似元件的半導體系統的至少一部分的方法，其特徵在於，所述方法包括： 借助於與裝配機相關聯的處理裝置引導抓放頭部機構，以移動到在單體化半導體晶片的第一行的第一列處的第一位置，所述單體化半導體晶片具有包括所述第一行的多個行以及多個列，所述多個列包括第一組列，所述第一組列各自包括第一類型的多個第一管芯；以及第二組列，所述第二組列各自包括第二類型的多個第二管芯，所述第一組列包括所述第一列； 引導所述抓放頭部機構從一個或多個基板上的第一位置處的所述第一位置實施所述第一管芯中的第一個管芯，其中所述第一管芯中的所述第一個管芯包括第一組件； 確定所述第一管芯中的所述第一個管芯是否如引導在所述第一位置處實施； 在確定所述第一管芯中的所述第一個管芯如引導在所述第一位置處實施之後，確定所述第二管芯中的第一個管芯存在於第二列處的第二位置處，所述第二列還處於所述第一行內並且滿足指示晶片上可以分離匹配或類似管芯的最大距離的接近度標準，所述第二組列包括所述第二列；以及 在確定所述第二管芯中的所述第一個管芯存在於滿足所述接近度標準的所述第二列處的所述第二位置處之後，引導所述抓放頭部機構以從所述第二位置處的所述第二位置實施所述第二管芯中的所述第一個管芯，其中所述第二管芯中的所述第一個管芯包括第二元件，由於第一和第二類型匹配或類似，所述第二元件匹配或類似於所述第一元件； 其中在所述第一管芯中的所述第一個管芯和所述第二管芯中的所述第一個管芯實施於所述一個或多個基板上之後，所述一個或多個基板構成具有匹配或類似元件的所述半導體系統的所述至少一部分，所述匹配或類似元件包括第一和第二元件。
  2. 如請求項1所述的方法，其特徵在於，進一步包括： 引導所述抓放頭部機構以從所述第一行的第三列處的第三位置到所述一個或多個基板上的所述第二位置實施所述第二管芯中的第二個管芯，所述第二組列包括所述第三列，其中在所述第二管芯中的所述第二個管芯未如引導在所述第二位置處實施之後，出現確定所述第二管芯中的所述第一個管芯存在於所述第二位置處。
  3. 如請求項2所述的方法，其特徵在於，進一步包括在確定所述第二管芯中的所述第二個管芯未如引導在所述第二位置處實施之後，以及在所述確定所述第二管芯中的所述第一個管芯存在於滿足所述接近度標準的所述第二位置處之前： 確定所述第二管芯中的第三個管芯存在於第四列處的第四位置處，所述第四列還處於所述第一行內並且滿足所述接近度標準； 引導所述抓放頭部機構以從所述一個或多個基板上的所述第二位置處的所述第四位置實施所述第二管芯中的所述第三個管芯；以及 確定所述第二管芯中的所述第三個管芯未如引導在所述第二位置處實施。
  4. 如請求項2所述的方法，其特徵在於，進一步包括： 在確定所述第二位置或第四位置處於或接近於所述晶片的邊緣之後，引導所述抓放頭部機構移動到第二行的第一列處的第五位置。
  5. 如請求項4所述的方法，其特徵在於，進一步包括： 引導所述抓放頭部機構以在所述一個或多個基板的第一基板上，或所述一個或多個基板的第二基板上的第三位置處從所述第一行的第四列處的第六位置實施第一管芯中的第二個管芯； 確定所述第一管芯中的所述第二個管芯如引導在所述第三位置處實施； 在確定所述第一管芯中的所述第二個管芯如引導在所述第三位置處實施之後，引導所述抓放頭部機構從所述第一基板或所述第二基板上的第四位置處的所述第四位置實施所述第二管芯中的第三個管芯； 其中隨後引導所述抓放頭部機構以當所述第四位置確定為處於或接近於所述晶片的所述邊緣時移動到所述第五位置，並且相應地丟棄所述第一管芯中的第二個管芯。
  6. 如請求項2所述的方法， 其特徵在於，所述第三列在所述第一行中的所述第一列的右側，其中所述第二列在所述第一行中的所述第三列的右側， 其中如果所述晶片上的從左到右軸被視為橫軸並且垂直於所述從左到右軸的另外一個軸被視為縱軸，則所述第二行在所述第一行下方平行於所述第一行延伸，以及 其中關於在第一和第二行內的移動的所述抓放頭部機構的一系列方向使所述抓放頭部機構遵循跨越所述晶片的基本上Z形路徑。
  7. 如請求項1所述的方法，其特徵在於，進一步包括： 引導所述抓放頭部機構以在所述一個或多個基板的第一基板，或所述一個或多個基板的第二基板上的第三位置處從所述第一行的第三列處的第三位置實施所述第一管芯中的第二個管芯； 在確定所述第一管芯中的所述第二個管芯未如引導在所述第三位置處實施之後，丟棄所述第二管芯中的第二個管芯，所述第二管芯中的所述第二個管芯存在於與所述第三列相鄰的所述第一行的第四列處的第四位置處，以及另外任一個： 引導所述抓放頭部機構從所述第一行的第五列處的第五位置實施所述第一管芯中的第三個管芯；或 在確定所述第三位置或所述第四位置處於或接近於所述晶片的邊緣之後，引導所述抓放頭部機構移動到第二行的第一列處的第六位置。
  8. 如請求項1所述的方法，其特徵在於，進一步包括： 引導所述抓放頭部機構以在所述一個或多個基板的第一基板，或所述一個或多個基板的第二基板上的第三位置處從所述第一行的第三列處的第三位置實施所述第一管芯中的第二個管芯；以及 在確定所述第一管芯中的所述第二個管芯如引導在所述第三位置處實施之後，進一步確定存在於還處於所述第一行內的第四列處的第四位置處的所述第二管芯中的第三個管芯未能滿足所述接近度標準，以及使所述第一管芯中的所述第二個管芯被丟棄。
  9. 如請求項1所述的方法，其特徵在於，進一步包括： 從晶片探針系統接收所述晶片；以及 從所述晶片探針系統接收晶片圖，所述晶片圖指定所述第一管芯和所述第二管芯中的哪些管芯適用於實施，以及 其中如相對於所述第一行確定，所述第二列在所述第一列的右側或所述第一列的左側。
  10. 如請求項1所述的方法，其特徵在於，所述多個列進一步包括至少一個另外的列組，其中每個另外的列組具有相應另外類型的相應另外多個另外管芯，並且除了所述第一和第二元件之外，所述匹配或類似元件包括至少一個另外元件，由於通過所述裝配機將所述另外管芯中的至少一個實施於所述一個或多個基板上，因此所述至少一個另外元件設置在所述一個或多個基板上。
  11. 如請求項1所述的方法，其特徵在於，所述一個或多個基板包括選自法蘭、印刷電路板(PCB)、載帶、疊片包裝、JEDEC託盤和膜框的一個或多個基板。
  12. 如請求項1所述的方法，其特徵在於，當引導所述抓放頭部機構以從所述第二位置處的所述第二位置實施所述第二管芯中的所述第一個管芯時，引導所述抓放頭部機構以實施所述第二管芯中的所述第一個管芯，以便具有在所述一個或多個基板上的第二管芯旋轉位置，所述第二管芯旋轉位置與所述第一位置處的第一管芯中的所述第一個管芯的所述一個或多個基板上的第一管芯旋轉位置對準。
  13. 如請求項1所述的方法，其特徵在於，當引導所述抓放頭部機構以從所述第二位置處的所述第二位置實施所述第二管芯中的所述第一個管芯時，引導所述抓放頭部機構以實施所述第二管芯中的所述第一個管芯，以便具有在所述一個或多個基板上的第二管芯旋轉位置，所述第二管芯旋轉位置與所述第一位置處的第一管芯中的所述第一個管芯的所述一個或多個基板上的第一管芯旋轉位置基本上垂直。
  14. 如請求項1所述的方法，其特徵在於，所述第一管芯中的每一個與所述第二管芯中的每一個相同或基本上相似，或所述第一管芯不同於所述第二管芯，因為所述第一管芯中的每一個具有比所述第二管芯中的每一個的第二尺寸更小或更大的第一尺寸。
  15. 如請求項1所述的方法，其特徵在於，所述第一和第二元件構成所述匹配或類似元件，至少因為所述第一元件和所述第二元件在共用介電厚度、擊穿電壓、導通電阻參數或另一參數中的一個或多個方面相同或基本上相似。
  16. 一種獲得具有匹配或類似元件的半導體系統的至少一部分的方法，其特徵在於，所述方法包括： 借助於第一處理裝置引導晶片探針以移動到在單體化半導體晶片的初始行的初始列處的初始位置，晶片具有包括所述初始行的多個行以及多個列，所述多個列包括第一組列，所述第一組列各自包括第一類型的多個第一管芯，以及第二組列，所述第二組列各自包括第二類型的多個第二管芯，所述第一組列包括所述初始列； 基於關於所述初始位置處的所述第一管芯中的初始管芯傳送到所述晶片探針或從所述晶片探針傳送的至少一個信號，確定所述第一管芯中的所述初始管芯是否適用於實施，以及將關於所述第一管芯中的所述初始管芯是否適用於實施的初始資訊存儲在晶片圖中； 將所述晶片探針引導到所述第一行內的多個另外位置並且隨後在所述多個行中的一個或多個另外行中，基於關於所述另外位置處的第一和第二管芯中的另外管芯傳送到所述晶片探針或從所述晶片探針傳送的一個或多個另外信號來確定所述第一和第二管芯中的所述另外管芯是否適用於實施，以及將關於所述第一和第二管芯中的所述另外管芯是否適用於實施的另外信號存儲在所述晶片圖中； 借助於所述第一處理裝置或第二處理裝置引導抓放頭部機構，以沿著一個或多個基板上的第一位置處的所述多個行中的第一行從第一位置實施所述第一管芯中的第一個管芯，其中所述第一管芯中的所述第一個管芯包括第一組件； 在確定所述第一管芯中的所述第一個管芯如引導在所述第一位置處實施之後，引導所述抓放頭部機構以沿著所述一個或多個基板上的第二位置處的所述第一行從第二位置實施所述第二管芯中的第一個管芯，其中所述第一管芯中的第二個管芯包括第二元件，以及 基於存儲在所述晶片圖中的指示所述第一管芯中的第二個管芯或所述第二管芯中的第二個管芯不適用於實施的初始和另外資訊中的至少一些，使所述抓放頭部機構跳過嘗試沿著所述一個或多個基板上的所述第一行在另外一個位置處實施所述第一管芯中的所述第二個管芯或所述第二管芯中的所述第二個管芯， 其中在所述第一管芯中的所述第一個管芯和所述第二管芯中的所述第一個管芯實施於所述一個或多個基板上之後，所述一個或多個基板構成具有所述匹配或類似元件的所述半導體系統的所述至少一部分，所述匹配或類似元件包括第一和第二元件。
  17. 如請求項16所述的方法，其特徵在於，所述晶片探針由具有所述第一處理裝置的晶片探針系統組成，並且所述抓放頭部機構由具有所述第二處理裝置的裝配機組成。
  18. 如請求項16所述的方法，其特徵在於，進一步包括： 引導所述抓放頭部機構以沿著所述一個或多個基板上的第三位置處的所述第一行從第三位置實施所述第一管芯中的第三個管芯； 在確定所述第一管芯中的所述第三個管芯如引導在所述第三位置處實施之後，引導所述抓放頭部機構以沿著所述一個或多個基板上的第四位置處的所述第一行從第四位置實施所述第二管芯中的第三個管芯；以及 在確定所述第二管芯中的所述第三個管芯未如引導在所述第四位置處實施之後，確定滿足接近度標準的所述第二管芯中的第四個管芯可用於實施並且引導所述抓放頭部機構以在所述第四位置處實施所述第二管芯中的所述第四個管芯。
  19. 一種用於獲得具有匹配或類似元件的半導體系統的至少一部分的系統，其特徵在於，所述系統包括： 處理裝置； 其中所述處理裝置包括第一電路，所述第一電路被配置成：產生控制信號，所述控制信號至少間接地使抓放頭部機構連續地移動到單體化半導體晶片的第一行內的多個位置，第一類型的多個第一管芯和第二類型的多個第二管芯位於所述多個位置處，所述第一管芯和所述第二管芯沿著所述第一行以交替方式佈置在所述多個位置處，其中所述第一管芯中的第一個管芯位於所述位置中的第一位置處；以及嘗試關於一個或多個基板抓放所述第一管芯和第二管芯中的至少一些； 其中所述處理裝置包括第二電路，所述第二電路被配置成基於關於所述第一管芯和第二裝置是否適用於實施的晶片圖資訊來評估是否應跳過嘗試關於所述一個或多個基板實施第一和第二管芯中的一個或多個；以及 其中所述處理裝置包括第三電路，所述第三電路被配置成確定所述第二管芯中的第一個管芯的所述多個位置中的第二位置是否足夠接近於所述第一位置，使得在所述第一管芯中的所述第一個管芯實施於所述一個或多個基板上之後，將適合於在所述一個或多個基板上實施所述第二管芯中的第一個管芯，以便在其上提供所述匹配或類似的元件。
  20. 如請求項19所述的系統，其特徵在於，進一步包括： 所述抓放頭部機構； 與所述抓放頭部機構相關聯的驅動器，所述驅動器被配置成響應於至少間接地從所述處理裝置接收所述控制信號而使所述抓放頭部機構移動；以及 用於所述一個或多個基板的支架；以及 其中所述處理裝置另外被配置成至少間接地基於感測到的輸入信號其它資訊來評估所述第二管芯中的第二個管芯是否未根據所述控制信號中的一個或多個在所述一個或多個基板上實施。
TW107124296A 2017-07-14 2018-07-13 用於獲得具有具一或多個匹配或類似特徵或特性的多個組件之基於半導體的電路或系統的方法和系統 TWI682479B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/649,799 US10141227B1 (en) 2017-07-14 2017-07-14 Method and system for achieving semiconductor-based circuits or systems having multiple components with one or more matched or similar characteristics or features
US15/649,799 2017-07-14

Publications (2)

Publication Number Publication Date
TW201909314A true TW201909314A (zh) 2019-03-01
TWI682479B TWI682479B (zh) 2020-01-11

Family

ID=64315616

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107124296A TWI682479B (zh) 2017-07-14 2018-07-13 用於獲得具有具一或多個匹配或類似特徵或特性的多個組件之基於半導體的電路或系統的方法和系統

Country Status (4)

Country Link
US (1) US10141227B1 (zh)
KR (1) KR102178035B1 (zh)
CN (1) CN109256338B (zh)
TW (1) TWI682479B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397411B (zh) * 2019-08-13 2024-08-06 台湾积体电路制造股份有限公司 包含抽出装置的制程系统及其监测方法
KR20220142287A (ko) * 2021-04-14 2022-10-21 삼성전자주식회사 보호 회로를 포함하는 전력 증폭 회로, 및 전력 증폭 회로를 포함하는 전자 장치
KR20230118486A (ko) 2022-02-04 2023-08-11 주식회사 마키나락스 반도체 소자의 배치를 평가하는 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2591464B2 (ja) * 1993-12-24 1997-03-19 日本電気株式会社 ダイボンディング装置
JP2963328B2 (ja) 1994-03-17 1999-10-18 富士通株式会社 半導体ウェハのウェハマップ作成方法及び作成装置
JPH07297211A (ja) * 1994-04-26 1995-11-10 Toshiba Seiki Kk ダイボンディング装置
JP3079504B2 (ja) * 1995-10-23 2000-08-21 株式会社新川 ウェーハのダイピックアップ方法
KR100192216B1 (ko) 1996-02-29 1999-06-15 황인길 웨이퍼 맵 변환방법
JPH1092882A (ja) 1996-09-05 1998-04-10 Anam Ind Co Inc ウェーハマップ変換方法
KR20000030947A (ko) * 1998-10-20 2000-06-05 윤종용 다이 본딩 설비
US6522940B1 (en) * 1999-12-28 2003-02-18 Koninklijke Philips Electronics N.V. Method and system for varying die shape to increase wafer productivity
US7243325B2 (en) 2004-07-21 2007-07-10 Bae Systems Information And Electronic Systems Integration Inc. Method and apparatus for generating a wafer map
US20100047053A1 (en) * 2008-08-19 2010-02-25 Silverbrook Research Pty Ltd Die picker for picking printhead die from a wafer
CN103477554B (zh) * 2011-04-20 2016-08-17 飞思卡尔半导体公司 放大器和相关集成电路

Also Published As

Publication number Publication date
KR20190008142A (ko) 2019-01-23
TWI682479B (zh) 2020-01-11
KR102178035B1 (ko) 2020-11-12
CN109256338B (zh) 2022-02-01
US10141227B1 (en) 2018-11-27
CN109256338A (zh) 2019-01-22

Similar Documents

Publication Publication Date Title
US11343919B2 (en) Packaged electronic devices with top terminations
US11018104B2 (en) Semiconductor structure and method for manufacturing the same
TWI682479B (zh) 用於獲得具有具一或多個匹配或類似特徵或特性的多個組件之基於半導體的電路或系統的方法和系統
US8410592B2 (en) Semiconductor device and method for producing the same
US9984950B2 (en) Semiconductor package and method for manufacturing the same
JP5967317B2 (ja) 半導体装置
JP2004095572A (ja) 半導体装置およびその製造方法
CN105826209A (zh) 一种封装结构及其制造方法
TWI773352B (zh) 具有屏蔽傳輸線結構之射頻放大器
JP2010525329A (ja) 単一化ダイをテストする方法及び装置
TW201423953A (zh) 多組件的晶片封裝結構
US10679972B2 (en) Method of manufacturing multi-chip package
KR101142339B1 (ko) 반도체 칩
JP2023531915A (ja) マルチゾーン無線周波数トランジスタ増幅器
EP4381541A1 (en) Metal pillar connection topologies in a radio frequency transistor amplifier die for heterogeneous packaging
US11081429B2 (en) Finger pad leadframe
US20190378826A1 (en) Semiconductor package
US20230402937A1 (en) Forming integrated electronic devices for converting and downscaling alternating current
US20240096824A1 (en) Semiconductor device
CN103633231B (zh) 半导体发光装置
US20240266277A1 (en) Semiconductor device and method of manufacturing the same
JP2006332708A (ja) 半導体装置
JP2021052159A (ja) 半導体装置及び増幅器モジュール
JP6206798B2 (ja) 半導体装置
JPH0897359A (ja) 半導体装置及び半導体装置の製造方法