JP2010517288A - スーパージャンクションパワー半導体デバイス - Google Patents

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Abstract

スーパージャンクションパワー半導体デバイスは、トレンチゲートと、それぞれのゲート溝の底部からドレインとして機能する基板へ伸びており、間隔をあけて配置されているドリフト領域であって、ゲート溝の側壁部分に沿って伸びているドリフト領域と、を含んでいる。
【選択図】図１

Description

（関連出願）
本出願は、２００７年１月２４日に出願された米国特許出願第１１／６５７，１５０号に基づき優先権を主張しており、この米国特許出願は、２００６年１月２４日に出願され、発明の名称が「スーパージャンクションデバイス」である米国仮出願第６０／７６１，７０１号に対する優先権を主張しており、参照によりそれらのすべてを本願明細書に援用する。
本発明は、半導体デバイスに関し、特にスーパージャンクション配置を含むパワー半導体スイッチに関する。
スーパージャンクションＭＯＳゲートデバイスは、一方の伝導性型を有し、間隔を有して配置された複数のピラーまたはストライプを含んでおり、それらは、他方の伝導性型を有しドリフト領域として機能するシリコン本体へ垂直に伸びている。ＭＯＳゲート構造は、本体に関連した、ピラーまたはストライプへのソース電圧の接続を可能としており、本体はドレイン電圧が接続されている。スーパージャンクションの配置では、ピラーまたはストライプでの全電荷量は、取り囲んでいるシリコン本体の電荷によって少なくともおおよそ釣り合っている。したがって、本体領域や、ピラーまたはストライプは、逆電圧を阻止するための逆バイアスにおいて完全に空乏化されている。その際、本体のドーパント濃度は増大（抵抗率は減少）させられてもよいので、従来のＭＯＳＦＥＴのそれと比較すると、順方向バイアスの間、オン抵抗は減少させられる。
本発明に係る半導体デバイスは、一方の伝導性を有する半導体基板と、基板の表面にある他方の伝導性を有するエピタキシャル半導体本体と、エピタキシャル半導体本体の中のゲート溝と、少なくとも溝の底部から基板まで伸びているとともに、ゲート溝の側壁のほんの一部に沿って伸びている、一方の伝導性を有するドリフト領域であって、エピタキシャル半導体本体と電荷が釣り合っている一方の伝導性を有するドリフト領域と、ゲート溝に隣接するエピタキシャル半導体本体に形成され、溝に隣接する反転チャネル領域によって一方の伝導性を有するドリフト領域から距離をあけて配置されている、一方の伝導性を有するソース領域と、少なくともソース領域とオーム接触するソースコンタクトと、基板とオーム接触するドレインコンタクトと、を備える。
本発明の実施の形態において、ドリフト領域は基板まで伸びている。
本発明の実施の形態において、ドリフト領域は、基板に隣接する高抵抗率領域と、ゲート溝に隣接する低抵抗率領域と、を含む。
本発明に係るデバイスは、中電圧用途、例えば、約５０〜１００Ｖが特に適している。
本発明の他の特徴や効果は、添付の図面を参照した以下の本発明の説明から明らかになるであろう。
本発明の第１の実施の形態に係るパワー半導体デバイスのアクティブ領域の一部の断面図を示す。 本発明の第２の実施に形態に係るパワー半導体デバイスのアクティブ領域の一部の断面図を示す。 図２の３−３線に沿って矢印方向に見た断面図を示す。
図１を参照すると、本発明の第１の実施の形態に係るパワー半導体デバイス、好ましくはパワーＭＯＳＦＥＴは、一方の伝導性（例えばＮ型）を有する半導体基板（例えばシリコン基板）と、基板１０の表面に形成された一方の伝導性と反対の他方の伝導性（例えばＰ型）を有するエピタキシャル半導体本体１２（例えばエピタキシャル成長された半導体本体）と、を含む。距離をあけて配置された複数のゲート溝１４は、好ましくはＮ型ポリシリコンで形成された各ゲート電極１６を収容するために、エピタキシャル半導体本体１２にそれぞれ形成される。各々のゲート電極１６は、それぞれの酸化物体１８（例えばＳｉＯ２）によって、エピタキシャル本体１２から絶縁される。各酸化物体１８は、各溝の底部と側壁部分に隣接して存在する厚い酸化物部２０と、エピタキシャル本体１２の反転チャネル領域に隣接して存在するゲート酸化物部２２（厚い酸化物部より薄い）と、を含む。一方の伝導性（例えばＮ型）を有するソース領域２４は、各ゲート溝に隣接するエピタキシャル本体１２に形成され、アルミニウムやアルミニウム・シリコン等の材料で形成されるソースコンタクト２８とオーム抵抗的に接続される。ここで、酸化物キャップ３１は、各ゲート電極１６からソースコンタクト２８を絶縁する。ソースコンタクト２８は、さらに、他方の伝導性（例えばＰ型）を有する高伝導性領域２６とオーム抵抗的に接続されており、高伝導性領域もまた、エピタキシャル本体１２に形成されている。高伝導性領域２６は、周知のように、ソースコンタクト２８に低接触抵抗を付与するためにエピタキシャル本体１２よりも伝導性が大きい。第１の実施の形態に係るるデバイスは、ソースコンタクト２８の反対側の基板１０にオーム抵抗的に接続しているドレインコンタクト３０（例えば、アルミニウムまたはアルミニウム・シリコンで形成されている）を更に含む。
本発明の一態様によれば、一方の伝導性（Ｎ型）を有するドリフト領域３２は、エピタキシャル本体１２に（例えば注入などの方法で）形成され、各ゲート溝１４の底部から少なくとも基板１０まで伸びている。ここで、各ドリフト領域３２は、少なくとも反転チャネル領域（ソース領域２４とドリフト領域３２の間の各ゲート溝の側壁に隣接する領域として定義され、最も近いゲート電極１６への電圧印加で反転される）に達するまで各溝の側壁に沿って伸びてもいる。各々のドリフト領域３２は、実質的に（反対の伝導性型を有する）その周囲と釣り合いをとる電荷となり、上述のスーパージャンクション効果を実現する。好ましくは、各々のドリフト領域３２の一部は、基板１０にまで伸びている。ここで、各ドリフト領域３２は、エピタキシャル本体１２のＰ型領域によって間隔があいて配置され、お互いが分離されている。すなわち、各ドリフト領域３２は、お互いに直接に連結されておらず、単に基板１０を介して連結されているだけである。その結果、エピタキシャル本体１２の実質的な体積とその中に含まれる電荷は、スーパージャンクション効果を実現するために保たれる。一方、ドリフト領域３２によって占められる体積は、たとえその中の電荷がデバイスのオン抵抗を向上するために増加されても、最小化される。
ここで、本発明に係るデバイスでは、ドリフト領域３２はエピタキシャル本体１２に形成される。したがって、ドリフト領域３２の伝導率は、デバイスのオン抵抗を制御するものであり、注入濃度の適当な選択によって制御される。それに対して、従来技術のスーパージャンクションデバイスでは、ドリフト領域はエピタキシャルに成長されており、反対の伝導性を有する領域は、注入等の方法によってその中に形成されている。ここで、第１の実施の形態に係るデバイスでは、エピタキシャル本体１２がチャネル領域となり、それによって、注入などの方法によって形成されるチャネル領域の必要がなくなる。
第１の実施の形態に係るデバイスのトポロジーは、セル状やストライプ状であってもよく、それらのセルピッチは約２ミクロンであってもよい。７５ボルト用のデバイスに対しては、エピタキシャル本体１２は、厚さ５ミクロンであってもよい。ここで、全ての伝導性のタイプは、本願明細書において記載されているＮチャネルデバイスよりもＰチャネルデバイスを作製するために反転されていてもよい。
図２および図３では、同じ符号は同じ特徴を示すものとし、本発明の第２の実施の形態に係るデバイスでは、ドリフト領域３２は、基板１０に隣接する高抵抗率領域３４（例えば３ｋΩ）と、溝１４に隣接する低抵抗率領域３６（例えば４ｋΩ）と、を含む。第１の実施の形態と同様に、ドリフト領域３２は、ゲート酸化物２２に隣接する反転チャネル領域から基板１０まで伸びている。ここで、第２の実施の形態に係るデバイスは、ゲート酸化物２２と隣接する、他方の伝導性タイプ（例えばＰ型）を有するチャネル注入３８を更に含み、各高伝導性領域２６は、高伝導性領域２６とソース領域２４を用いるソースコンタクト２８を改善するためにその中に溝を含んでいる。ここで、各チャネル注入３８は、エピタキシャル本体１２によってお互いに間隔をあけて配置されている。好ましくは、第２の実施の形態に係るデバイスは、図３に具体的に例示されるように、セル状のトポロジを有する。
第２の実施の形態の配置を用いて７５Ｖ用デバイスを得るため、エピタキシャル本体１２は、６．５×１０１６原子／ｃｍ２の濃度に対応する約０．２５Ω・ｃｍの抵抗率を有するように形成されてもよい。そして、高抵抗率領域３４は、１×１０１７原子／ｃｍ３の濃度のヒ素注入によって形成されてもよい。
本発明は、個々の実施の形態に例示されているが、多くの変更や変形、他の用途が当業者にとって明らかになるであろう。したがって、本発明は、本願明細書における具体的な開示によって限定されるのではなく、添付の請求の範囲によってのみ限定されることが好ましい。

Claims (8)

  1. 一方の伝導性を有する半導体基板と、
    前記基板の表面にある他方の伝導性を有するエピタキシャル半導体本体と、
    前記エピタキシャル半導体本体の中のゲート溝と、
    少なくとも前記溝の底部から基板まで伸びているとともに、前記ゲート溝の側壁の一部に沿って伸びている、一方の伝導性を有するドリフト領域であって、前記エピタキシャル半導体本体と電荷が釣り合っている該一方の伝導性を有するドリフト領域と、
    前記ゲート溝に隣接するエピタキシャル半導体本体に形成され、前記溝に隣接する反転チャネル領域によって一方の伝導性を有する前記ドリフト領域から距離をあけて配置されている、一方の伝導性を有するソース領域と、
    少なくともソース領域とオーム接触するソースコンタクトと、
    基板とオーム接触するドレインコンタクトと、
    を備えるパワー半導体デバイス。
  2. 前記一方の導電性を有するドリフト領域は、前記基板にまで伸びている請求項１に記載のパワー半導体デバイス。
  3. 前記ドリフト領域は、前記基板に隣接する高抵抗率領域と、前記ゲート溝に隣接する低抵抗率領域と、を含む請求項１に記載のパワー半導体デバイス。
  4. 前記溝の内部に配列された酸化物体と、
    前記溝の内部であって前記酸化物体と隣接するゲート電極と更に備え、
    前記酸化物体は、、少なくとも前記反転チャネルに隣接するゲート酸化物部分と、ドリフト領域と隣接する厚い部分とを含む請求項１に記載のパワー半導体デバイス。
  5. 前記エピタキシャル半導体本体に形成され、前記ソースコンタクトとオーム接触をなす前記第２の伝導性を有する高抵抗率領域を更に備える請求項１に記載のパワー半導体本体。
  6. 前記ゲート電極は、ポリシリコンからなる請求項４に記載のパワー半導体本体。
  7. 前記ポリシリコンは、Ｎ型である請求項６に記載のパワー半導体本体。
  8. 前記第１の伝導性がＮ型であり、前記第２の伝導性がＰ型である請求項１に記載のパワー半導体本体。
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