JP2010287774A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ライナー用シリコン窒化膜を備えたSTI構造の素子分離領域の外周に、段部が形成されることのない半導体装置を提供する。
【解決手段】ライナー用シリコン窒化膜25を備えたSTI構造の素子分離領域27によって活性領域が区画された半導体基板21上に、シリコン酸化膜28を形成する工程と、前記シリコン酸化膜28上に、パターニングされたポリシリコン膜31を形成する工程と、前記ポリシリコン膜31をマスクにして、前記シリコン酸化膜28と前記半導体基板21とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする。
【選択図】図10
【解決手段】ライナー用シリコン窒化膜25を備えたSTI構造の素子分離領域27によって活性領域が区画された半導体基板21上に、シリコン酸化膜28を形成する工程と、前記シリコン酸化膜28上に、パターニングされたポリシリコン膜31を形成する工程と、前記ポリシリコン膜31をマスクにして、前記シリコン酸化膜28と前記半導体基板21とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする。
【選択図】図10
Description
本発明は、半導体装置の製造方法に関する。
一般に、半導体デバイスの微細化に伴い、半導体基板上に形成したMOSトランジスタ間の絶縁分離(素子分離)として、溝パターンの内部に絶縁膜を充填したSTI(Shallow Trench Isolation)が用いられている。また、MOSトランジスタの短チャネル効果を抑制するために、溝型のゲート電極(トレンチゲート電極)を備えたMOSトランジスタも用いられている(特許文献1)。
また、STI構造の素子分離領域の内部に、応力の緩和や半導体基板の酸化防止等を目的として、ライナー膜としてシリコン窒化膜(Si3N4膜)を設ける技術が知られている(特許文献2)。
また、STI構造の素子分離領域の内部に、応力の緩和や半導体基板の酸化防止等を目的として、ライナー膜としてシリコン窒化膜(Si3N4膜)を設ける技術が知られている(特許文献2)。
しかしながら、ライナー用シリコン窒化膜を備えたSTI構造の素子分離領域を用いて、半導体基板上にアクティブ領域(活性領域)を区画し、溝型ゲート電極を備えたMOSトランジスタを形成する場合には、以下に説明する問題点が発生することを本願発明者は明らかにした。なお、図15ないし図17は、従来のMOSトランジスタの製造工程の一部を示す断面図で、従来技術に問題点が発生する現象等を本願発明者が加筆したものである。
まず、従来、MOSトランジスタを製造する場合、図15に示すように、シリコンからなる半導体基板1にシャロートレンチを形成する。その後、シャロートレンチ2の内部に、ライナー用シリコン窒化膜3を成膜し、ライナー用シリコン窒化膜3上に絶縁体であるシリコン酸化膜4(SiO2膜)を充填し、STI構造の素子分離領域5を形成する。
次に、図16に示すように、エッチングのマスクとして、シリコン窒化膜6を用いてパターン(マスクシリコン窒化膜)を形成し、シリコンからなる半導体基板1のエッチングを行って、溝型ゲート電極用のゲートトレンチ7(溝パターン)を形成する。なお、シリコンをエッチングしてゲートトレンチ7を形成する場合には、エッチング耐性等の観点から、シリコン窒化膜をマスクとしてドライエッチングを行う手法が一般的に行われる。
その後、図17(a)に示すように、湿式エッチングによって、シリコン窒化膜6を除去する。
この際、STI構造の素子分離領域5内部のライナー用シリコン窒化膜3の上端も薬液にさらされる。また、活性領域と交差するように形成した溝型ゲート電極用のゲートトレンチ7の開口部において、ライナー用シリコン窒化膜3が一部露出しており、そこから薬液が浸透してライナー用シリコン窒化膜3のエッチングが進行する。
このため、ライナー用シリコン窒化膜3が除去された部分に段部8(溝)が形成されてしまう。なお、図17(b)は、この段部8を拡大して示したものである。
この際、STI構造の素子分離領域5内部のライナー用シリコン窒化膜3の上端も薬液にさらされる。また、活性領域と交差するように形成した溝型ゲート電極用のゲートトレンチ7の開口部において、ライナー用シリコン窒化膜3が一部露出しており、そこから薬液が浸透してライナー用シリコン窒化膜3のエッチングが進行する。
このため、ライナー用シリコン窒化膜3が除去された部分に段部8(溝)が形成されてしまう。なお、図17(b)は、この段部8を拡大して示したものである。
このライナー用シリコン窒化膜3に起因した段部8は、半導体基板1の表面のSTI構造の素子分離領域5の外周に沿って形成される。そして、溝型ゲート用のゲートトレンチ7の内部に充填する導電体は、この段部8にも埋め込まれてしまう。また、ライナー用シリコン窒化膜3は薄く、段部8の幅も微細なため、ゲート電極のパターニング(ドライエッチング)に際して、段部8に埋め込まれた導電体は完全には除去されずに残存する。
これにより、隣接するゲート電極間で、STI構造の素子分離領域5の外周に沿って残存した導電体によって、ショート(短絡)が発生し、半導体装置の製造歩留まりが低下すると言う問題があった。
これにより、隣接するゲート電極間で、STI構造の素子分離領域5の外周に沿って残存した導電体によって、ショート(短絡)が発生し、半導体装置の製造歩留まりが低下すると言う問題があった。
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置の製造方法は、ライナー用シリコン窒化膜を備えたSTI構造の素子分離領域によって活性領域が区画された半導体基板上に、シリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、パターニングされたポリシリコン膜を形成する工程と、 前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする。
本発明の半導体装置の製造方法は、ライナー用シリコン窒化膜を備えたSTI構造の素子分離領域によって活性領域が区画された半導体基板上に、シリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、パターニングされたポリシリコン膜を形成する工程と、 前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする。
本発明では、溝パターンを形成する際に、ポリシリコン膜をマスクにしてエッチングするので、エッチング終了後にマスクを除去する際に、シリコン窒化膜を除去しない薬液を使用することができる。言い換えれば、ライナー用シリコン窒化膜が露出した状態で、シリコン窒化膜を除去する薬液を用いることがない。これにより、ライナー用シリコン窒化膜が除去されることに起因した段部の発生を防止することができ、段部にゲート電極用の導体が残存するのを回避し、製造歩留まりの低下を抑制することができる。
以下、本発明の実施形態である半導体装置の製造方法について、図面を参照して説明する。
まず、本実施形態の半導体装置の製造方法によって製造される半導体装置の一例であるDRAMについて説明する。図1に示すように、本実施形態のDRAM素子のメモリセルは、細長い短冊状の活性領域11が複数、個々に所定間隔をあけて右斜め下向きに整列しており、6F2型メモリセルのレイアウトで形成されている。
まず、本実施形態の半導体装置の製造方法によって製造される半導体装置の一例であるDRAMについて説明する。図1に示すように、本実施形態のDRAM素子のメモリセルは、細長い短冊状の活性領域11が複数、個々に所定間隔をあけて右斜め下向きに整列しており、6F2型メモリセルのレイアウトで形成されている。
また、キャパシタコンタクト12は、各活性領域11の両端部の真上に配置されるように形成されており、ビット線コンタクト13は、各活性領域11の中央部の真上に配置されるように形成されている。
また、図1の横(X)方向には、折れ線形状(湾曲形状)にビット配線14が延設されており、ビット線は、図1の縦(Y)方向に所定の間隔で複数配置されている。
また、図1の横(X)方向には、折れ線形状(湾曲形状)にビット配線14が延設されており、ビット線は、図1の縦(Y)方向に所定の間隔で複数配置されている。
ゲート電極15およびダミーゲート電極16は、図1の縦(Y)方向に形成されている。なお、活性領域11間にダミーゲート電極16を配置することで、ゲート電極パターンの連続性(パターン配置の繰り返し周期)が途切れないため、微細化したゲート電極パターンを精度よく形成することができる。また、図1において、キャパシタ素子は省略して記載してある。
次に、本実施形態の半導体装置の製造方法について説明する。図2〜図14は、図1のA−A’で切った断面図を示している。
まず、図2に示すように、シリコンからなる半導体基板21上にシリコン酸化膜22を、例えば厚さ10nmで、シリコン窒化膜23を、例えば厚さ100nmで、順次成膜する。そして、図1の活性領域11に対応する部分が残るように、シリコン窒化膜23とシリコン酸化膜22を順次パターニングする。
まず、図2に示すように、シリコンからなる半導体基板21上にシリコン酸化膜22を、例えば厚さ10nmで、シリコン窒化膜23を、例えば厚さ100nmで、順次成膜する。そして、図1の活性領域11に対応する部分が残るように、シリコン窒化膜23とシリコン酸化膜22を順次パターニングする。
次に、パターニングしたシリコン窒化膜23をマスクにして、半導体基板21をエッチングし、半導体基板21にシャロートレンチ24を形成する。ここで、シャロートレンチ24の深さは、例えば300nm程度になるように形成する。
次に、図3に示すように、シャロートレンチ24の内壁にライナー用シリコン窒化膜25(第1シリコン窒化膜)を6nmの厚さで形成する。その後、シャロートレンチ24内を、埋め込み材となる絶縁体であるシリコン酸化膜26で充填する。この際、シリコン酸化膜26は、例えば半導体基板21上における厚みが200nmになるように充填する。
なお、ライナー用シリコン窒化膜25を形成する前に、シャロートレンチ24の内壁であるシリコン表面を、熱酸化し、シャロートレンチ24の内壁に2〜5nm程度の膜厚のシリコン酸化膜を形成してもよい。
なお、ライナー用シリコン窒化膜25を形成する前に、シャロートレンチ24の内壁であるシリコン表面を、熱酸化し、シャロートレンチ24の内壁に2〜5nm程度の膜厚のシリコン酸化膜を形成してもよい。
次に、図4に示すように、シリコン酸化膜26を、CMP技術を用いて研磨除去する。この際、シリコン窒化膜23が露出するまで研磨を行い、シャロートレンチ24内にシリコン酸化膜26を埋め込みつつ、シリコン窒化膜23の表面を平坦化する。なお、平坦化時に、シリコン窒化膜23の上部も研磨されるが、半導体基板21が露出しないように、例えばシリコン窒化膜23は50nm程度以上残るように行う。
これにより、シャロートレンチ24内には、ライナー用シリコン窒化膜25とシリコン酸化膜26が埋め込まれ、上面は平坦化される。
これにより、シャロートレンチ24内には、ライナー用シリコン窒化膜25とシリコン酸化膜26が埋め込まれ、上面は平坦化される。
次に、図5に示すように、シリコン窒化膜23をエッチング除去する。エッチングは、熱燐酸(加熱したH3PO4液)を用いた湿式のエッチング法などを用いて行う。なお、除去する際に、ライナー用シリコン窒化膜25は、半導体基板21の上面21aより上に出ている部分が除去され、半導体基板21の上面21aより下に位置する部分が除去されないように制御して行うことが好ましい。
このシリコン窒化膜23の除去に際して、ライナー用シリコン窒化膜25の上端が少し除去された場合でも、本実施形態では、後述のゲート電極用のゲートトレンチ33(溝パターン)の形成に際して、ライナー用シリコン窒化膜25がさらにエッチングされることはない。従って、除去されたライナー用シリコン窒化膜25に起因した深い段部が形成されることを防止できる。
このシリコン窒化膜23の除去に際して、ライナー用シリコン窒化膜25の上端が少し除去された場合でも、本実施形態では、後述のゲート電極用のゲートトレンチ33(溝パターン)の形成に際して、ライナー用シリコン窒化膜25がさらにエッチングされることはない。従って、除去されたライナー用シリコン窒化膜25に起因した深い段部が形成されることを防止できる。
次に、露出したシリコン酸化膜22と、シリコン酸化膜26の上部をエッチング除去する。なお、除去する際に、シリコン酸化膜26は、半導体基板21の上面21aより上に出ている部分が除去され、半導体基板21の上面21aより下に位置する部分が除去されないように制御して行うことが好ましい。また、エッチングは、フッ酸(HF)を用いた湿式エッチング法などを用いて行う。
以上の工程を経て、シャロートレンチ24に埋め込まれたライナー用シリコン窒化膜25の上面25a、及びシリコン酸化膜26の上面26aが、半導体基板21の上面21aと概略同等の高さに揃い、STI構造の素子分離領域27が形成され、活性領域11が素子分離される。すなわち、ライナー用シリコン窒化膜25を備えたSTI構造の素子分離領域27によって活性領域11が区画された半導体基板21が形成される。
次に、図6に示すように、半導体基板21上にシリコン酸化膜28を50nm、シリコン窒化膜29(第2シリコン窒化膜)を100nm、順次成膜する。そして、図1に示すゲート電極15及びダミーゲート電極16に対応する部分に、パターンが残るようにレジスト膜30から成るマスクパターンを形成する。この際、本実施形態では、従来のゲート電極用のゲートトレンチ形成に使用するフォトマスクと、明部(光の透過部)と暗部(遮蔽部)のパターン配置が反対に配置されたフォトマスクを使用する(従来の製造方法では、ゲートトレンチの開口形成部分が透過部のフォトマスクを使用している)。
なお、微細加工限界80nmを有するリソグラフィー技術を用いて配線幅80nm、最小間隔80nmのレジストパターンを形成することが好ましい。
なお、微細加工限界80nmを有するリソグラフィー技術を用いて配線幅80nm、最小間隔80nmのレジストパターンを形成することが好ましい。
次に、図7に示すように、レジスト膜30をマスクに、シリコン窒化膜をドライエッチングする。このエッチングでは、まず初めに、O2ガス、Arガスを含むガス条件を用いてレジスト膜30をサイドエッチングさせる処理(スリミング処理)を行い、パターンの幅を40nm程度に細める。そして、細らせたレジストパターンをマスクにCF4ガスを含むガスを用いてシリコン窒化膜29をエッチングし、配線幅40nmのパターンを形成する。
このように、レジスト膜30をサイドエッチングすることにより、リソグラフィー技術で形成できる加工寸法以下のライン幅を有するパターンを形成することができる。
その後、レジスト膜30を除去する。なお、レジスト膜30のサイドエッチング処理を行わずに、そのままの寸法でマスクとして用い、シリコン窒化膜29のエッチングを行ってもよい。
このようにして、シリコン酸化膜28上に、パターニングされたシリコン窒化膜29を形成する。
その後、レジスト膜30を除去する。なお、レジスト膜30のサイドエッチング処理を行わずに、そのままの寸法でマスクとして用い、シリコン窒化膜29のエッチングを行ってもよい。
このようにして、シリコン酸化膜28上に、パターニングされたシリコン窒化膜29を形成する。
次に、図8に示すように、ポリシリコン膜31を厚さ200nm程度、成膜する。その後、図9に示すように、ポリシリコン膜31を、CMP技術を用いて研磨除去する。この際、シリコン窒化膜29の上面を露出させ、隣り合うシリコン窒化膜29パターンの間にポリシリコン膜31を埋め込むように形成する。これにより100nm程度の厚さを備えたポリシリコン膜31のマスクパターンが形成される。
次に、図10に示すように、ポリシリコン膜及びシリコン酸化膜に対して選択比が取れるエッチング条件を用いて、シリコン窒化膜29を選択的にエッチング除去する。エッチングには、例えば、熱燐酸液を用いた湿式エッチングを用いることができる。この際、STI構造の素子分離領域27のライナー用シリコン窒化膜25の上部はシリコン酸化膜28で覆われているため、エッチングされない。
これにより、ゲート電極15及びダミーゲート電極16に対応する部分に、リソグラフィー技術の加工寸法以下(開口幅約40nm)の開口部32を有し、厚さ100nmのポリシリコン膜31から成るマスクが形成される。
これにより、ゲート電極15及びダミーゲート電極16に対応する部分に、リソグラフィー技術の加工寸法以下(開口幅約40nm)の開口部32を有し、厚さ100nmのポリシリコン膜31から成るマスクが形成される。
次に、図11に示すように、ポリシリコン膜31をマスクに、シリコン酸化膜28をエッチングする。その後、ポリシリコン膜31とシリコン酸化膜28をマスクにして、シリコンからなる半導体基板21をドライエッチングして、深さ200nm程度のゲート電極用のゲートトレンチ33を形成する。なお、このシリコンのエッチングに際して、厚さ100nmのポリシリコン膜は31すべて除去される。
ポリシリコン膜31が除去された後は、露出したシリコン酸化膜28がマスクとして機能する。ドライエッチングは、シリコン酸化膜に対して選択比がとれる条件を用いて行い、エッチング終了後に、半導体基板21上にシリコン酸化膜28が10〜30nm程度残るように制御する。
なお、ドライエッチングは、例えばHBrガス、SF6ガス、O2を含むガス条件を用いて行う。
なお、ドライエッチングは、例えばHBrガス、SF6ガス、O2を含むガス条件を用いて行う。
このエッチングを経て、図1のゲート電極15に対応する部分の半導体基板21が除去され、溝型ゲート電極を形成するためのゲートトレンチ33(溝パターン)が形成される。ゲートトレンチ33の深さは約200nm、幅はポリシリコン膜31に形成された開口部32の幅である約40nmである。
ゲートトレンチ33幅をリソグラフィー加工寸法以下の40nmまで細めて形成することにより、後述するゲート電極15をパターニングする際に、ゲート電極15とゲートトレンチ33とのリソグラフィー工程での合わせずれが発生した際に、ゲートトレンチ33内がエッチングされるのを防止することが可能となる(アライメントに際しての余裕度が拡大する)。
ゲートトレンチ33幅をリソグラフィー加工寸法以下の40nmまで細めて形成することにより、後述するゲート電極15をパターニングする際に、ゲート電極15とゲートトレンチ33とのリソグラフィー工程での合わせずれが発生した際に、ゲートトレンチ33内がエッチングされるのを防止することが可能となる(アライメントに際しての余裕度が拡大する)。
また、半導体基板21のエッチングに際しては、シリコン酸化膜26も多少エッチングが進行する。このため、STI構造の素子分離領域27のうちゲート電極及びダミーゲート電極パターン用の開口が形成される部分には、シャロートレンチ24内を埋め込んでいるシリコン酸化膜26の上面が50nm程度エッチングされ、窪み部34が形成される。
開口幅40nmのゲートトレンチ33を半導体基板21に形成するためのマスクは、ポリシリコン膜31とシリコン酸化膜28の積層体を用いて行っており、ゲートトレンチ33をエッチングすると同時に、マスク上部のポリシリコン膜31は除去される。したがって、特別にポリシリコン膜31を除去するための工程は必要としない。
次に、図12に示すように、半導体基板21上に残ったシリコン酸化膜28をエッチング除去する。エッチングは、ライナー用シリコン窒化膜25に対して選択比がとれるエッチング方法を用いる。例えばフッ酸(HF)を用いた湿式エッチングなどを用いることができる。
シリコン酸化膜28の除去に際しては、エッチング時間が長くなりすぎると、シャロートレンチ24内に充填したシリコン酸化膜26もエッチングされて膜厚が減少してしまう。このため、素子分離能力の低下、平坦性の低下を招かないよう、湿式エッチングの時間を適切に調節する。
このエッチングにおいて、シリコン酸化膜28が除去されると同時に、ゲートトレンチ33内部の自然酸化膜も除去され、清浄な半導体基板表面(シリコン表面)が露出される。
シリコン酸化膜28の除去に際しては、エッチング時間が長くなりすぎると、シャロートレンチ24内に充填したシリコン酸化膜26もエッチングされて膜厚が減少してしまう。このため、素子分離能力の低下、平坦性の低下を招かないよう、湿式エッチングの時間を適切に調節する。
このエッチングにおいて、シリコン酸化膜28が除去されると同時に、ゲートトレンチ33内部の自然酸化膜も除去され、清浄な半導体基板表面(シリコン表面)が露出される。
このようにして、シリコン酸化膜28を除去するが、ゲート絶縁膜を形成する前の洗浄工程(半導体基板のシリコン表面を露出させる工程)と兼用できるので、新たにシリコン酸化膜28を除去する工程を加える必要はない。
したがって、本実施形態では、ゲートトレンチ33を開口するためのマスクを除去する工程を、新たに追加する必要がないので、工程の増加を最小限に抑えることが可能となる。
したがって、本実施形態では、ゲートトレンチ33を開口するためのマスクを除去する工程を、新たに追加する必要がないので、工程の増加を最小限に抑えることが可能となる。
次に、図13に示すように、ゲート絶縁膜41、ポリシリコン膜42、タングステンシリサイド膜43(WSi膜)、シリコン窒化膜44を順次成膜する。膜厚は、例えばそれぞれ5nm、50nm、50nm、100nm程度として構わない。ゲート絶縁膜41は、熱酸化で形成したシリコン酸化膜を用いるのが好ましい。また、タングステンシリサイド膜43の代わりにタングステン膜(W膜)や、窒化タングステン膜(WN膜)、またはそれらの積層膜を用いてもよい。
次に、図14に示すように、ゲート電極15及びダミーゲート電極16に対応するレジストパターンを形成し、このレジストパターンをマスクにシリコン窒化膜44、タングステンシリサイド膜43、ポリシリコン膜42を順次エッチングして、ゲートトレンチ33の上部に位置するゲート電極及びダミーゲート電極を形成する。
ここで、ゲートトレンチ33の幅を40nmとなるように形成した場合には、例えばゲート電極15及びダミーゲート電極16の配線幅を60nmとなるように形成することで、ゲートトレンチ33とゲート電極15及びダミーゲート電極16上部のアライメントずれの余裕が片側10nmずつ確保される。
その後、イオン注入法を用いて、リン等の不純物を半導体基板21の表面部分(活性領域11内部)に導入して、ソース・ドレイン用の不順物拡散層領域を形成することで、溝型ゲート電極を備えたMOSトランジスタが、メモリセル部に形成される。シリコン窒化膜44は、引き続きゲート電極15間にコンタクトプラグを形成する際の、ゲート電極保護膜として機能する。
本実施形態では、ゲートトレンチ33を形成する際に、ポリシリコン膜31をマスクにしてエッチングするので、エッチング終了後にマスク等を除去する際に、シリコン窒化膜を除去しない薬液を使用することができる。言い換えれば、ライナー用シリコン窒化膜25が露出した状態で、シリコン窒化膜を除去する薬液を用いることがない。これにより、ライナー用シリコン窒化膜25が除去されることに起因した段部の発生を防止することができ、段部にゲート電極用の導体が残存するのを回避し、製造歩留まりの低下を抑制することができる。
また、本実施形態では、シリコン酸化膜28上にパターニングされたシリコン窒化膜29を形成する工程において、シリコン窒化膜29上にパターニングされたレジスト膜30を形成し、このレジスト膜30をサイドエッチングし、このレジスト膜30をマスクとして、シリコン窒化膜29をエッチングして、パターニングする。これにより、シリコン窒化膜29のパターニングをフォトリソグラフィの解像限界以下の寸法に形成することができ、その結果、フォトリソグラフィの解像限界以下の寸法のゲートトレンチ33を形成することができる。
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態ではDRAMの製造方法について説明したが、本発明はDRAMの製造に限定されるものではなく、溝型ゲート電極を備えたMOSトランジスタと、ライナー用シリコン窒化膜を備えたSTI構造の素子分離領域を有する半導体デバイス一般に適用することが可能である。
例えば、上記実施形態ではDRAMの製造方法について説明したが、本発明はDRAMの製造に限定されるものではなく、溝型ゲート電極を備えたMOSトランジスタと、ライナー用シリコン窒化膜を備えたSTI構造の素子分離領域を有する半導体デバイス一般に適用することが可能である。
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
1・・・半導体基板、2・・・シャロートレンチ、3・・・ライナー用シリコン窒化膜、4・・・シリコン酸化膜、5・・・STI構造の素子分離領域、6・・・シリコン窒化膜、7・・・ゲートトレンチ、8・・・段部、11・・・活性領域、21・・・半導体基板、24・・・シャロートレンチ、25・・・ライナー用シリコン窒化膜(第1シリコン窒化膜)、27・・・STI構造の素子分離領域、28・・・シリコン酸化膜、29・・・シリコン窒化膜(第2シリコン窒化膜)、31・・・ポリシリコン膜。
Claims (6)
- ライナー用シリコン窒化膜を備えたSTI構造の素子分離領域によって活性領域が区画された半導体基板上に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、パターニングされたポリシリコン膜を形成する工程と、
前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、溝パターンを形成する工程と、を備えていることを特徴とする半導体装置の製造方法。 - 半導体基板にシャロートレンチを形成する工程と、
前記シャロートレンチの内壁にライナー用第1シリコン窒化膜を形成する工程と、
前記シャロートレンチ内を絶縁体で充填して、STI構造の素子分離領域を形成する工程と、
前記半導体基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、パターニングされた第2シリコン窒化膜を形成する工程と、
前記第2シリコン窒化膜のパターン間をポリシリコン膜で充填する工程と、
前記第2シリコン窒化膜を除去する工程と、
前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、溝パターンを形成する工程と、
前記ポリシリコン膜を除去する工程と、
前記シリコン酸化膜を除去する工程と、を備えていること特徴とする半導体装置の製造方法。 - 前記シリコン酸化膜上に、パターニングされた前記第2シリコン窒化膜を形成する工程において、前記第2シリコン窒化膜上に、パターニングされたレジスト膜を形成し、該レジスト膜をサイドエッチングし、該レジスト膜をマスクとして、前記第2シリコン窒化膜をエッチングすることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記ポリシリコン膜をマスクにして、前記シリコン酸化膜と前記半導体基板とをエッチングして、前記溝パターンを形成する工程において、同時に該ポリシリコン膜を除去することを特徴とする請求項2又は請求項3に記載の半導体装置の製造方法。
- 前記シリコン酸化膜を除去する工程において、同時に前記溝パターン内部の自然酸化膜を除去することを特徴とする請求項2ないし請求項4のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体基板に前記シャロートレンチを形成した後に、該シャロートレンチの内壁を熱酸化することを特徴とする請求項2ないし請求項5のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
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