JP2010283453A5 - - Google Patents

Description

なお、図１に示した例では、差動対（Ｎ１、Ｎ２）、（Ｎ３、Ｎ４）、（Ｎ５、Ｎ６）、（Ｎ７、Ｎ８）をＮＭＯＳトランジスタで構成した例について説明したが、極性をかえてＰＭＯＳトランジスタで構成してもよいことは勿論である。この場合、定電流源トランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４はＰＭＯＳトランジスタで構成される。また負荷抵抗Ｒ１、Ｒ２は能動素子で構成してもよいことは勿論である。本発明は、高速シリアル伝送を行うＳｅｒＤｅｓ（シリアライザ／デシリアライザ）インタフェース等のシリアライザ側の出力ドライバ回路等、半導体装置間の差動伝送を行う出力回路に適用して好適とされる。
なお、上記した実施形態は以下のように付記される（ただし、以下に限定されない）。
(形態１)
入力信号を差動入力して差動出力し、前記入力信号の遷移時に差動出力信号にプリエンファシスをかける出力回路であって、
プリエンファシス時には、前記差動出力信号のプリエンファシス作用を補い、
デエンファシス時には、前記プリエンファシス時に前記差動出力信号のプリエンファシスを行っていたパスをオフし、電源間の電流パスをオンする差動回路を備えている出力回路。
(形態２)
第１の電流源で駆動され、入力信号を差動入力し、出力対が差動出力端子に接続された第１の差動トランジスタ対と、
第２の電流源で駆動され、第１の制御信号を差動入力し、出力対が前記差動出力端子に接続された第２の差動トランジスタ対と、
を備え、前記差動出力端子と電源間に負荷抵抗素子対が接続された、前記出力回路であって、
前記差動回路が、
第３の電流源で駆動され、第２の制御信号を差動入力し、出力対が前記差動出力端子の一方の出力端子と前記電源とに接続された第３の差動トランジスタ対と、
第４の電流源で駆動され、第３の制御信号を差動入力し、出力対が前記電源と前記差動出力端子の他方の出力端子とに接続された第４の差動トランジスタ対と、
を備えている、形態１記載の出力回路。
(形態３)
第１の電流源で駆動され、入力信号を差動入力し、出力対が差動出力端子に接続された第１の差動トランジスタ対と、
第２の電流源で駆動され、第１の制御信号を差動入力し、出力対が前記差動出力端子に接続された第２の差動トランジスタ対と、
を備え、前記差動出力端子と電源間に負荷抵抗素子対が接続され、
第３の電流源で駆動され、第２の制御信号を差動入力し、出力対が前記差動出力端子の一方の出力端子と前記電源とに接続された第３の差動トランジスタ対と、
第４の電流源で駆動され、第３の制御信号を差動入力し、出力対が前記電源と前記差動出力端子の他方の出力端子とに接続された第４の差動トランジスタ対と、
を備えている、出力回路。
(形態４)
前記第３の差動トランジスタ対に差動入力される前記第２の制御信号として、
前記入力信号の正相信号が第１の値から第２の値へ遷移する時に、前記第３の差動トランジスタ対のうち前記一方の出力端子に出力が接続されたトランジスタをオン、前記電源に出力が接続されたトランジスタをオフさせ、それ以外は、前記第３の差動トランジスタ対の前記一方の出力端子に出力が接続されたトランジスタはオフ、前記電源に出力が接続されたトランジスタをオンとする、前記第２の制御信号を生成し、
前記第４の差動トランジスタ対に差動入力される前記第３の制御信号として、
前記入力信号の正相信号が第２の値から第１の値へ遷移する時に、前記第４の差動トランジスタ対の前記他方の出力端子に出力が接続されたトランジスタをオン、前記電源に出力が接続されたトランジスタをオフさせ、それ以外は、前記第４の差動トランジスタ対の前記第１の負荷素子に出力が接続されたトランジスタはオフ、前記電源に出力が接続されたトランジスタをオンとする前記第３の制御信号を生成する回路を備えた、形態２又は３記載の出力回路。
(形態５)
前記第１の制御信号は、出力対象の現在ビットデータとその直前のビットデータに関して、
現在ビットデータ、直前ビットデータが第１の値、第２の値のとき、第１の値、
現在ビットデータ、直前ビットデータが第１の値、第１の値のとき、第２の値、
現在ビットデータ、直前ビットデータが第２の値、第１の値のとき、第２の値、
現在ビットデータ、直前ビットデータが第２の値、第２の値のとき、第１の値とされる正相信号と、前記正相信号の相補信号である逆相信号からなる、形態４記載の出力回路。
(形態６)
前記第１の差動トランジスタ対が、ゲートに前記入力信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記差動出力端子の逆相出力端子と正相出力端子にそれぞれ接続され、共通接続されたソースが、前記第１の電流源をなす第９のＭＯＳトランジスタのドレインに接続された第１、第２のＭＯＳトランジスタを備え、
前記２の差動トランジスタ対が、ゲートに前記第１の制御信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記差動出力端子の逆相出力端子と正相出力端子にそれぞれ接続され、共通接続されたソースが、前記第２の電流源をなす第１０のＭＯＳトランジスタのドレインに接続された第３、第４のＭＯＳトランジスタを備え、
前記３の差動トランジスタ対が、ゲートに前記第２の制御信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記差動出力端子の正相出力端子と前記電源にそれぞれ接続され、共通接続されたソースが、前記第３の電流源をなす第１１のＭＯＳトランジスタのドレインに接続された第５、第６のＭＯＳトランジスタを備え、
前記４の差動トランジスタ対が、ゲートに前記第３の制御信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記電源と前記差動出力端子の逆相出力端子にそれぞれ接続され、共通接続されたソースが、前記第４の電流源をなす第１２のＭＯＳトランジスタのドレインに接続された第７、第８のＭＯＳトランジスタを備えている、形態２又は３記載の出力回路。
(形態７)
前記入力信号の正相信号の第２の値から第１の値への遷移に対するプリエンファシス時に、
前記第１、第３、第６、第８のＭＯＳトランジスタがオンし、
前記第２、第４、第５、第７のＭＯＳトランジスタがオフし、
前記プリエンファシス後のデエンファシス時には、
前記第１、第４、第６、第７のＭＯＳトランジスタがオンし、
前記第２、第３、第５、第８のＭＯＳトランジスタがオフし、
前記入力信号の正相信号の第１の値から第２の値への遷移に対するプリエンファシス時に、
前記第２、第４、第５、第７のＭＯＳトランジスタがオンし、
前記第１、第３、第６、第８のＭＯＳトランジスタがオフし、
前記プリエンファシス後のデエンファシス時には、
前記第２、第３、第６、第７のＭＯＳトランジスタがオンし、
前記第１、第４、第５、第８のＭＯＳトランジスタがオフする、形態６記載の出力回路。
(形態８)
形態１乃至７のいずれか１に記載の出力回路を備えた半導体装置。

Claims (1)

1. 入力信号を差動入力して差動出力し、前記入力信号の遷移時に差動出力信号にプリエンファシスをかける出力回路であって、
   プリエンファシス時には、前記差動出力信号のプリエンファシス作用を補い、
   デエンファシス時には、前記プリエンファシス時に前記差動出力信号のプリエンファシスを行っていたパスをオフし、電源間の電流パスをオンする差動回路を備えている出力回路。