JP2010278159A5 - 半導体装置 - Google Patents

Description

このような下層配線設計装置、下層配線設計方法、および、プログラムは、ＭＩＭキャパシタ２０を搭載することは必須でないけれども、搭載できればより良い電気特性が望める回路の場合に、有効である。
＜＜付記＞＞
＜発明１＞
複数の下層配線を備える下層配線層と、
前記下層配線層の上方に設けられる、下部電極と、容量誘電膜と、平面形状が前記下部電極より小さい上部電極と、を下からこの順に積層したＭＩＭキャパシタと、
前記ＭＩＭキャパシタの上方に設けられ、ビアを介して前記下部電極および前記上部電極のそれぞれに接続する複数の上層配線を備える上層配線層と、
を備えた半導体装置であって、
前記上部電極の平面形状は矩形に構成され、
前記上部電極の平面のいずれか一以上の辺であるエッジ部の直下には前記下層配線が配置されていない半導体装置。
＜発明２＞
前記上部電極の前記平面いずれか一組の対向する二辺であるエッジ部の直下には前記下層配線が配置されていない発明１に記載の半導体装置。
＜発明３＞
前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下から１００ｎｍの距離以内には前記下層配線が配置されていない発明１または発明２に記載の半導体装置。
＜発明４＞
前記上部電極の真下に位置する前記下層配線は、
複数の直線状の前記下層配線を等間隔で配置したパターンを形成する発明１から３のいずれか一に記載の半導体装置。
＜発明５＞
前記上層配線と前記下部電極とを接続する前記ビアは、直下に前記下層配線が配置されていない前記上部電極のエッジ部付近に配置される発明１から４のいずれか一に記載の半導体装置。
＜発明６＞
前記上層配線と前記上部電極とを接続する前記ビアの直下には前記下層配線が配置されていない発明１から５のいずれか一に記載の半導体装置。
＜発明７＞
発明１から６のいずれか一に記載の前記半導体装置を設計するための下層配線設計方法であって、
前記ＭＩＭキャパシタの配置位置を決定する第一工程と、
配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二工程と、
前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三工程と、
を有する下層配線設計方法。
＜発明８＞
発明１から６のいずれか一に記載の前記半導体装置を設計するための下層配線設計方法であって、
前記下層配線のパターンを設計する第一工程と、
前記第一工程で設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二工程と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三工程と、
を有する下層配線設計方法。
＜発明９＞
発明１から６のいずれか一に記載の前記半導体装置を設計する下層配線設計装置であって、
前記ＭＩＭキャパシタの配置位置を決定するＭＩＭ配置位置決定部と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、
前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、
前記下層配線配置禁止エリア情報で特定されるエリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する禁止エリア考慮設計部と、
設計した前記下層配線の前記パターンを出力する出力部と、
を有する下層配線設計装置。
＜発明１０＞
発明１から６のいずれか一に記載の前記半導体装置を設計する下層配線設計装置であって、
前記下層配線のパターンを設計する下層配線設計部と、
前記下層配線設計部が設計した前記パターンを考慮して、前記ＭＩＭキャパシタの配置位置を決定する下層配線考慮ＭＩＭ配置位置決定部と、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内となるエリアを示す下層配線配置禁止エリア情報を取得する下層配線配置禁止エリア情報取得部と、
前記下層配線配置禁止エリア情報を保持する下層配線配置禁止エリア情報保持部と、
前記下層配線設計部で設計された前記下層配線の前記パターンを補正するための補正ルールを保持する補正ルール保持部と、
前記下層配線配置禁止エリア情報および前記補正ルールを利用して、前記下層配線設計部で設計された前記下層配線の前記パターンを補正する補正部と、
補正後の前記下層配線の前記パターンを出力する出力部と、
を有する下層配線設計装置。
＜発明１１＞
発明１から６のいずれか一に記載の前記半導体装置を設計するためのプログラムであって、
前記ＭＩＭキャパシタの配置位置を決定する第一ステップと、
配置位置が決定した前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内を下層配線配置禁止エリアとして特定する第二ステップと、
前記下層配線配置禁止エリアに前記下層配線を配置しないよう前記下層配線のパターンを設計する第三ステップと、
をコンピュータに実行させるためのプログラム。
＜発明１２＞
発明１から６のいずれか一に記載の前記半導体装置を設計するためのプログラムであって、
前記下層配線のパターンを設計する第一ステップと、
前記第一ステップで設計した前記パターンを基に前記ＭＩＭキャパシタの配置位置を決定する第二ステップと、
前記ＭＩＭキャパシタの前記上部電極の前記平面のいずれか一以上の辺であるエッジ部、または、いずれか一組の対向する二辺であるエッジ部、の直下または前記エッジ部の直下から所定の距離以内に前記下層配線が存在しないよう、あらかじめ定められた補正ルールに従い、前記パターンを補正する第三ステップと、
をコンピュータに実行させるためのプログラム。

Claims (1)

1. 複数の下層配線を備える下層配線層と、
   前記下層配線層の上方に設けられる、下部電極と、容量誘電膜と、平面形状が前記下部電極より小さい上部電極と、を下からこの順に積層したＭＩＭキャパシタと、
   前記ＭＩＭキャパシタの上方に設けられ、ビアを介して前記下部電極および前記上部電極のそれぞれに接続する複数の上層配線を備える上層配線層と、
   を備えた半導体装置であって、
   前記上部電極の平面形状は矩形に構成され、
   前記上部電極の平面のいずれか一以上の辺であるエッジ部の直下には前記下層配線が配置されていない半導体装置。