JP2010261931A - 取り外し可能なボンド・パッド延長部を含む回路装置 - Google Patents
取り外し可能なボンド・パッド延長部を含む回路装置 Download PDFInfo
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Abstract
【解決手段】ボンド・パッド延長部のテスト・パッド14は、電気回路デバイス22の電気的構成要素のうちの1つ、例えばボンド・パッド12に取り外し可能に結合される。テストしないとき、電気的構成要素からボンド・パッド延長部のテスト・パッドを切断できるので、ボンド・パッド延長部のテスト・パッドは、対応する電気回路デバイスに付加的な寄生効果を与えない。電気回路構成は、ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたときにそのことを自動的に検出し、その後、印加されたテスト電圧の検出に応答してボンド・パッド延長部のテスト・パッドを接続する。ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないときは、電気回路構成は、関連する電気的構成要素からテスト・パッドを切断する。
【選択図】図1
Description
Claims (22)
- 電気回路デバイス内の少なくとも1つの構成要素を電気的に分離するための電気回路構成であって、
ボンド・パッド延長部のテスト・パッドと、
前記ボンド・パッド延長部のテスト・パッドに結合されており、前記少なくとも1つの構成要素に結合するように構成された制御可能スイッチであって、それをイネーブルしディスエーブルするための少なくとも1つのイネーブル制御入力端を含んでおり、イネーブルされたとき、前記ボンド・パッド延長部のテスト・パッドが前記少なくとも1つの構成要素に電気的に接続され、ディスエーブルされたとき、前記ボンド・パッド延長部のテスト・パッドが前記少なくとも1つの構成要素から電気的に分離されるように構成されている制御可能スイッチと、
前記ボンド・パッド延長部のテスト・パッドに結合され、前記制御可能スイッチの前記イネーブル制御入力端に結合された制御回路とを備え、
前記制御回路が、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記制御可能スイッチをイネーブルし、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記制御可能スイッチをディスエーブルするように構成されている
電気回路構成。 - 前記制御回路が、前記ボンド・パッド延長部のテスト・パッドに結合された書込み線を含んでおり、前記制御回路が、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記制御回路の前記書込み線の入力端が前記制御回路に前記制御可能スイッチをイネーブルさせ、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記制御回路の前記書込み線の入力端が前記制御回路に前記制御可能スイッチをディスエーブルさせるように構成されている、請求項1に記載の構成。
- 前記制御可能スイッチが、前記ボンド・パッド延長部のテスト・パッドに結合された入力端と、前記少なくとも1つの構成要素に結合するように構成されている出力端と、第1のイネーブル制御入力端と、第2のイネーブル制御入力端とを含み、
前記制御回路が、前記制御可能スイッチの前記第1のイネーブル制御入力端に結合された第1の制御線と、前記制御可能スイッチの前記第2のイネーブル制御入力端に結合された第2の制御線と、前記ボンド・パッド延長部のテスト・パッドに結合された書込み線とを含み、
前記制御回路が、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記制御可能スイッチがイネーブルされるように、前記第1の制御線を介して前記第1のイネーブル制御入力端に、また前記第2の制御線を介して前記第2のイネーブル制御入力端に制御入力信号を印加するように構成されており、
前記制御回路が、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記制御可能スイッチがディスエーブルされるように、前記第1の制御線を介して前記第1のイネーブル制御入力端に、また前記第2の制御線を介して前記第2のイネーブル制御入力端に制御入力信号を印加するように構成されている、請求項1に記載の構成。 - 前記少なくとも1つの構成要素がボンド・パッドである、請求項1に記載の構成。
- 前記制御可能スイッチがトランスミッション・ゲートである、請求項1に記載の構成。
- 前記制御回路がスタティック・ランダム・アクセス・メモリ(SRAM)セルを含む、請求項1に記載の構成。
- 前記制御可能スイッチが第1のイネーブル制御入力端と第2のイネーブル制御入力端とを含み、前記制御回路がスタティック・ランダム・アクセス・メモリ(SRAM)セルを含み、前記SRAMセルが、
前記ボンド・パッド延長部のテスト・パッドに結合された第1のトランジスタと、
前記第1のトランジスタに結合された第2のトランジスタと、
前記第2のトランジスタにクロス・カップリングされた第3のトランジスタと、
前記第3のトランジスタに結合され、前記ボンド・パッド延長部のテスト・パッドに結合された第4のトランジスタと、
前記第1のトランジスタと前記第2のトランジスタの間に結合された第1の端部、および前記制御可能スイッチの前記第1のイネーブル制御入力端に結合された第2の端部を有する第1の制御線と、
前記第3のトランジスタと前記第4のトランジスタの間に結合された第1の端部、および前記制御可能スイッチの前記第2のイネーブル制御入力端に結合された第2の端部を有する第2の制御線とを含んでおり、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記SRAMセルが、前記制御可能スイッチがイネーブルされるように、前記第1および第2の制御線を介して前記制御可能スイッチに制御入力信号を印加し、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記SRAMセルが、前記制御可能スイッチがディスエーブルされるように、前記第1および第2の制御線を介して前記制御可能スイッチに制御入力信号を印加する、請求項1に記載の構成。 - 前記少なくとも1つの構成要素が無線周波数(RF)送受信機の入力端ボンド・パッドをさらに備え、前記ボンド・パッド延長部のテスト・パッドがRFテスト・ソースに結合されており、前記RFテスト・ソースが前記ボンド・パッド延長部のテスト・パッドにテスト信号を印加したとき、前記制御回路が前記制御可能スイッチをイネーブルして前記RFテスト信号を前記RF送受信機の入力端ボンド・パッドに印加できるようにし、前記RFテスト・ソースが前記ボンド・パッド延長部のテスト・パッドにテスト信号を印加しないとき、前記制御回路が前記制御可能スイッチをディスエーブルして前記RF送受信機の入力端ボンド・パッドから前記RFテスト・ソースを電気的に分離する、請求項1に記載の構成。
- 前記少なくとも1つの構成要素が、無線周波数(RF)送受信機の出力段に結合されたボンド・パッドであり、前記ボンド・パッド延長部のテスト・パッドがスタブを介してRF出力検出器に結合されており、前記RF出力検出器がパワーアップされたとき、前記制御回路が、前記ボンド・パッド延長部のテスト・パッドに結合された前記RF出力検出器の存在を検出し、前記存在の検出に応答して前記制御可能スイッチをイネーブルして、前記RF出力検出器が前記RF送受信機の出力段によって生成される出力の一部分を取り出すことができるようにし、前記RF出力検出器がパワーアップされていないとき、前記制御回路が前記制御可能スイッチをディスエーブルして、前記RF送受信機の出力段から前記RF出力検出器を電気的に分離する、請求項1に記載の構成。
- 少なくとも1つの構成要素と、
前記少なくとも1つの構成要素に取り外し可能に結合された電気回路構成とを備える電気回路デバイスであって、前記電気回路構成が、
ボンド・パッド延長部のテスト・パッドと、
前記ボンド・パッド延長部のテスト・パッドと前記少なくとも1つの構成要素との間に結合された制御可能スイッチであって、それをイネーブルしディスエーブルするための少なくとも1つのイネーブル制御入力端を含んでおり、イネーブルされたとき、前記ボンド・パッド延長部のテスト・パッドが前記少なくとも1つの構成要素に電気的に接続され、ディスエーブルされたとき、前記ボンド・パッド延長部のテスト・パッドが前記少なくとも1つの構成要素から電気的に分離されるように構成されている制御可能スイッチと、
前記ボンド・パッド延長部のテスト・パッドに結合された書込み線の入力端を有し、前記制御可能スイッチの前記イネーブル制御入力端に結合された出力端を有する制御回路とを含み、
前記制御回路が、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記制御可能スイッチをイネーブルし、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記制御可能スイッチをディスエーブルするように構成されている、電気回路デバイス。 - 前記制御回路が、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記制御回路の前記書込み線の入力端が前記制御回路に前記制御可能スイッチをイネーブルさせ、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記制御回路の前記書込み線の入力端が前記制御回路に前記制御可能スイッチをディスエーブルさせるように構成されている、請求項10に記載のデバイス。
- 前記制御可能スイッチが、前記ボンド・パッド延長部のテスト・パッドに結合された入力端と、前記少なくとも1つの構成要素に結合するように構成されている出力端と、第1のイネーブル制御入力端と、第2のイネーブル制御入力端とを含み、
前記制御回路が、前記制御可能スイッチの前記第1のイネーブル制御入力端に結合された第1の制御線と、前記制御可能スイッチの前記第2のイネーブル制御入力端に結合された第2の制御線と、前記ボンド・パッド延長部のテスト・パッドに結合された書込み線とを含み、
前記制御回路が、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記制御可能スイッチがイネーブルされるように、前記第1の制御線を介して前記第1のイネーブル制御入力端に、また前記第2の制御線を介して前記第2のイネーブル制御入力端に制御入力信号を印加するように構成されており、
前記制御回路が、前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記制御可能スイッチがディスエーブルされるように、前記第1の制御線を介して前記第1のイネーブル制御入力端に、また前記第2の制御線を介して前記第2のイネーブル制御入力端に制御入力信号を印加するように構成されている、請求項10に記載のデバイス。 - 前記少なくとも1つの構成要素がボンド・パッドである、請求項10に記載のデバイス。
- 前記制御可能スイッチがトランスミッション・ゲートである、請求項10に記載のデバイス。
- 前記制御回路がスタティック・ランダム・アクセス・メモリ(SRAM)セルを含む、請求項10に記載のデバイス。
- 前記制御可能スイッチが第1のイネーブル制御入力端と第2のイネーブル制御入力端とを含み、前記制御回路がスタティック・ランダム・アクセス・メモリ(SRAM)セルを含み、前記SRAMセルが、
前記書込み線の入力端に結合された第1のトランジスタと、
前記第1のトランジスタに結合された第2のトランジスタと、
前記第2のトランジスタにクロス・カップリングされた第3のトランジスタと、
前記第3のトランジスタに結合され、前記書込み線の入力端に結合された第4のトランジスタと、
前記第1のトランジスタと前記第2のトランジスタの間に結合された第1の端部、および前記制御可能スイッチの前記第1のイネーブル制御入力端に結合された第2の端部を有する第1の制御線と、
前記第3のトランジスタと前記第4のトランジスタの間に結合された第1の端部、および前記制御可能スイッチの前記第2のイネーブル制御入力端に結合された第2の端部を有する第2の制御線とを含んでおり、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されたとき、前記SRAMセルが、前記制御可能スイッチがイネーブルされるように、前記第1および第2の制御線を介して前記制御可能スイッチに制御入力信号を印加し、
前記ボンド・パッド延長部のテスト・パッドにテスト電圧が印加されていないとき、前記SRAMセルが、前記制御可能スイッチがディスエーブルされるように、前記第1および第2の制御線を介して前記制御可能スイッチに制御入力信号を印加する、請求項10に記載のデバイス。 - 前記ボンド・パッド延長部のテスト・パッドが論理回路構成を介して前記書込み線の入力端に結合されており、前記論理回路構成が、
前記ボンド・パッド延長部のテスト・パッドに結合された入力端を有し、出力端を有するNANDゲートと、
前記NANDゲートの前記出力端に結合された入力端と、前記書込み線の入力端に結合された出力端とを有するインバータと
を含む、請求項10に記載のデバイス。 - 前記少なくとも1つの構成要素が無線周波数(RF)送受信機の入力端ボンド・パッドをさらに備え、前記ボンド・パッド延長部のテスト・パッドがRFテスト・ソースに結合されており、前記RFテスト・ソースが前記ボンド・パッド延長部のテスト・パッドにテスト信号を印加したとき、前記制御回路が前記制御可能スイッチをイネーブルして前記RFテスト信号を前記RF送受信機の入力端ボンド・パッドに印加できるようにし、前記RFテスト・ソースが前記ボンド・パッド延長部のテスト・パッドにテスト信号を印加しないとき、前記制御回路が前記制御可能スイッチをディスエーブルして前記RF送受信機の入力端ボンド・パッドから前記RFテスト・ソースを電気的に分離する、請求項10に記載のデバイス。
- 前記少なくとも1つの構成要素が、無線周波数(RF)送受信機の出力段に結合されたボンド・パッドであり、前記ボンド・パッド延長部のテスト・パッドがスタブを介してRF出力検出器に結合されており、前記RF出力検出器がパワーアップされたとき、前記制御回路が、前記ボンド・パッド延長部のテスト・パッドに結合された前記RF出力検出器の存在を検出し、前記存在の検出に応答して前記制御可能スイッチをイネーブルして、前記RF出力検出器が前記RF送受信機の出力段によって生成される出力の一部分を取り出すことができるようにし、前記RF出力検出器がパワーアップされていないとき、前記制御回路が前記制御可能スイッチをディスエーブルして、前記RF送受信機の出力段から前記RF出力検出器を電気的に分離する、請求項10に記載のデバイス。
- 少なくとも1つの構成要素をその中に有する電気回路をテストする方法であって、
制御可能スイッチを介して前記少なくとも1つの構成要素に結合されたボンド・パッド延長部のテスト・パッドにテスト信号が印加されたかどうか検出するステップであって、制御回路が前記制御可能スイッチに結合され、前記ボンド・パッド延長部のテスト・パッドに結合されており、前記制御可能スイッチが、イネーブルされたとき、前記ボンド・パッド延長部のテスト・パッドが前記少なくとも1つの構成要素に電気的に接続され、ディスエーブルされたとき、前記ボンド・パッド延長部のテスト・パッドが前記少なくとも1つの構成要素から電気的に分離されるように構成されている、検出するステップと、
前記ボンド・パッド延長部のテスト・パッドに印加されたテスト信号の検出に応答して、前記制御回路によって前記制御可能スイッチをイネーブルするステップであって、前記ボンド・パッド延長部のテスト・パッドに印加された前記テスト信号が前記少なくとも1つの構成要素に印加されるように、前記ボンド・パッド延長部のテスト・パッドが、前記制御可能スイッチを介して前記少なくとも1つの構成要素に電気的に結合される、イネーブルするステップと、
前記ボンド・パッド延長部のテスト・パッドに印加されるテスト信号が放出されなかったことに応答して、前記制御回路によって前記制御可能スイッチをディスエーブルするステップであって、前記ボンド・パッド延長部のテスト・パッドが、前記制御可能スイッチを介して前記少なくとも1つの構成要素から電気的に分離される、ディスエーブルするステップと
を含む方法。 - 前記ボンド・パッド延長部のテスト・パッドに前記テスト信号を印加するように構成されたテスト・プローブを接触させるステップをさらに含み、前記方法が、前記テスト・プローブを前記少なくとも1つの構成要素に接触させずに、前記電気回路をテストする、請求項20に記載の方法。
- 前記少なくとも1つの構成要素がボンド・パッドである、請求項20に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/463,718 | 2009-05-11 | ||
US12/463,718 US7724023B1 (en) | 2009-05-11 | 2009-05-11 | Circuit apparatus including removable bond pad extension |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010261931A true JP2010261931A (ja) | 2010-11-18 |
JP5676868B2 JP5676868B2 (ja) | 2015-02-25 |
Family
ID=42184277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009234710A Expired - Fee Related JP5676868B2 (ja) | 2009-05-11 | 2009-10-09 | 電気回路デバイス内の少なくとも1つの構成要素を電気的に分離するための電気回路構成 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7724023B1 (ja) |
EP (1) | EP2251703B1 (ja) |
JP (1) | JP5676868B2 (ja) |
KR (1) | KR101420174B1 (ja) |
CN (1) | CN101887089A (ja) |
AT (1) | ATE543102T1 (ja) |
SG (1) | SG166712A1 (ja) |
TW (1) | TWI401440B (ja) |
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- 2009-08-24 CN CN2009101666199A patent/CN101887089A/zh active Pending
- 2009-08-26 SG SG200905697-9A patent/SG166712A1/en unknown
- 2009-09-11 KR KR1020090085791A patent/KR101420174B1/ko not_active IP Right Cessation
- 2009-10-09 JP JP2009234710A patent/JP5676868B2/ja not_active Expired - Fee Related
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TWI401440B (zh) | 2013-07-11 |
SG166712A1 (en) | 2010-12-29 |
EP2251703A1 (en) | 2010-11-17 |
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RD03 | Notification of appointment of power of attorney |
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