JP2010250866A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】小型のセンスアンプを有しながら、オフセットやノイズによる誤読み出しを防止可能な不揮発性半導体記憶装置を提供すること。
【解決手段】本発明に係る不揮発性半導体記憶装置は、ビット線ＢＬと、制御端子に入力される選択信号Ｃ１１に基づいて、ビット線ＢＬとの導通状態が制御される選択トランジスタＴ１１と、選択トランジスタＴ１１を介してビット線ＢＬと接続されるメモリ素子としての電気ヒューズＦ１と、ビット線ＢＬに選択トランジスタＴ１１と並列に接続された参照抵抗選択トランジスタＴ１０と、参照抵抗選択トランジスタＴ１０を介してビット線ＢＬと接続される参照抵抗Ｒｒｅｆと、選択トランジスタＴ１１と電気ヒューズＦ１との間の第１ノードの電圧と、参照抵抗選択トランジスタＴ１０と参照抵抗Ｒｒｅｆとの間の第２ノードの電圧とをセンスするセンスアンプＡＭＰと、を備えるものである。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、特に電気的に溶断可能な電気ヒューズを記憶素子に用いた不揮発性半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの半導体記憶装置の大容量化に伴い、製造歩留まりが低下してしまうのは避けられない問題である。このような問題を回路的に解決する技術として、不良メモリセルをあらかじめ余分に設けられたメモリセル領域（冗長セル領域）の正常なメモリセルに置換する冗長回路技術が知られている。通常、この置換制御に必要な不良メモリセル情報は、電気的溶断またはレーザ溶断によりプログラミングされたヒューズＲＯＭ（Read Only Memory）に記憶される。

レーザ溶断されるヒューズを用いる場合、レーザ装置の導入、素子置換後の電気的検査などによりコストが増加するなどの問題があった。そこで、近年は電気的に溶断可能な電気ヒューズが主流になりつつある。非特許文献１のＦｉｇ．１０には、１つの電気ヒューズ及び１つの選択トランジスタからなるメモリセルを複数備えた不揮発性半導体記憶装置が開示されている。

Robson, N.、他９名、「Electrically Programmable Fuse (eFUSE): From Memory Redundancy to Autonomic Chips」、Custom Integrated Circuits Conference, 2007、２００７年９月、ｐ．７９９−８０４

非特許文献１のＦｉｇ．６には、この不揮発性半導体記憶装置に用いられるセンスアンプとして、ラッチ型のセンスアンプが開示されている。このように、非特許文献１に開示された不揮発性半導体記憶装置では、オフセットやノイズによる誤読み出しを防ぐため、大型のセンスアンプを用いる必要があった。

本発明に係る不揮発性半導体記憶装置は、
ビット線と、
制御端子に入力される選択信号に基づいて、前記ビット線との導通状態が制御される選択トランジスタと、
前記選択トランジスタを介して前記ビット線と接続されるメモリ素子としての電気ヒューズと、
前記ビット線に前記選択トランジスタと並列に接続された参照抵抗選択トランジスタと、
前記参照抵抗選択トランジスタを介して前記ビット線と接続される参照抵抗と、
前記選択トランジスタと前記電気ヒューズとの間の第１ノードの電圧と、前記参照抵抗選択トランジスタと前記参照抵抗との間の第２ノードの電圧とをセンスするセンスアンプと、を備えるものである。

読み出し動作時に、選択トランジスタ、電気ヒューズ、参照抵抗選択トランジスタ、及び参照抵抗が、増幅器として動作するため、小型のセンスアンプであっても、オフセットやノイズによる誤読み出しを防止することができる。

本発明によれば、小型のセンスアンプを有しながら、オフセットやノイズによる誤読み出しを防止可能な不揮発性半導体記憶装置を提供することができる。

第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。 図１におけるセンスアンプＡＭＰの具体的構成の一例を示す回路図である。 書き込み動作時のタイミングチャートである。 読み取り動作時のタイミングチャートである。 第２の実施の形態に係る不揮発性半導体記憶装置の回路図である。 第３の実施の形態に係る不揮発性半導体記憶装置の回路図である。 実施の形態３に係る不揮発性半導体記憶装置の変形例である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。この不揮発性半導体記憶装置は、ビット線ＢＬ、ｎ個（ｎは自然数）のメモリセルＭＣ１〜ＭＣｎ、参照抵抗Ｒｒｅｆ、参照抵抗選択トランジスタＴ１０、読み出し専用選択トランジスタＴ３０、センスアンプＡＭＰ、読み出し用電流源トランジスタＴ２１、書き込み用電流源トランジスタＴ２２を備えている。

また、メモリセルＭＣ１は、ヒューズＦ１、選択トランジスタＴ１１、読み出し専用選択トランジスタＴ３１を備えている。同様に、メモリセルＭＣ２は、ヒューズＦ２、選択トランジスタＴ１２、読み出し専用選択トランジスタＴ３２を、メモリセルＭＣ３は、ヒューズＦ３、選択トランジスタＴ１３、読み出し専用選択トランジスタＴ３３を、メモリセルＭＣｎは、ヒューズＦｎ、選択トランジスタＴ１ｎ、読み出し専用選択トランジスタＴ３ｎを備えている。

参照抵抗Ｒｒｅｆの一端は接地され（接地電位ＧＮＤ）、他端は参照抵抗選択トランジスタＴ１０のドレインと読み出し専用選択トランジスタＴ３０のソースとの間のノードに接続されている。また、参照抵抗Ｒｒｅｆの抵抗値は、例えばヒューズＦ１〜Ｆｎの溶断時抵抗値と非溶断時抵抗値との中間の値とすればよい。

参照抵抗選択トランジスタＴ１０はＰＭＯＳトランジスタである。参照抵抗選択トランジスタＴ１０のソースはビット線ＢＬに接続され、ゲートには選択信号Ｃ１０が入力される。一方、読み出し専用選択トランジスタＴ３０はＮＭＯＳトランジスタである。読み出し専用選択トランジスタＴ３０のドレインはセンスアンプＡＭＰの非反転入力端子に接続され、ゲートには選択信号Ｃ２０が入力される。

メモリセルＭＣ１において、ヒューズＦ１の一端は接地され、他端は選択トランジスタＴ１１のドレインと読み出し専用選択トランジスタＴ３１のソースとの間のノードに接続されている。選択トランジスタＴ１１はＰＭＯＳトランジスタである。選択トランジスタＴ１１のソースはビット線ＢＬに接続され、ゲートには選択信号Ｃ１１が入力される。一方、読み出し専用選択トランジスタＴ３１はＮＭＯＳトランジスタである。読み出し専用選択トランジスタＴ３１のドレインはセンスアンプＡＭＰの反転入力端子に接続され、ゲートには選択信号Ｃ２１が入力される。

同様に、メモリセルＭＣ２において、ヒューズＦ２の一端は接地され、他端は選択トランジスタＴ１２のドレインと読み出し専用選択トランジスタＴ３２のソースとの間のノードに接続されている。選択トランジスタＴ１２はＰＭＯＳトランジスタである。選択トランジスタＴ１２のソースはビット線ＢＬに接続され、ゲートには選択信号Ｃ１２が入力される。一方、読み出し専用選択トランジスタＴ３２はＮＭＯＳトランジスタである。読み出し専用選択トランジスタＴ３２のドレインはセンスアンプＡＭＰの反転入力端子に接続され、ゲートには選択信号Ｃ２２が入力される。

同様に、メモリセルＭＣ３において、ヒューズＦ３の一端は接地され、他端は選択トランジスタＴ１３のドレインと読み出し専用選択トランジスタＴ３３のソースとの間のノードに接続されている。選択トランジスタＴ１３はＰＭＯＳトランジスタである。選択トランジスタＴ１３のソースはビット線ＢＬに接続され、ゲートには選択信号Ｃ１３が入力される。一方、読み出し専用選択トランジスタＴ３３はＮＭＯＳトランジスタである。読み出し専用選択トランジスタＴ３３のドレインはセンスアンプＡＭＰの反転入力端子に接続され、ゲートには選択信号Ｃ２３が入力される。

その他のメモリセルも同様である。すなわち、メモリセルＭＣｎにおいて、ヒューズＦｎの一端は接地され、他端は選択トランジスタＴ１ｎのドレインと読み出し専用選択トランジスタＴ３ｎのソースとの間のノードに接続されている。選択トランジスタＴ１ｎはＰＭＯＳトランジスタである。選択トランジスタＴ１ｎのソースはビット線ＢＬに接続され、ゲートには選択信号Ｃ１ｎが入力される。一方、読み出し専用選択トランジスタＴ３ｎはＮＭＯＳトランジスタである。読み出し専用選択トランジスタＴ３ｎのドレインはセンスアンプＡＭＰの反転入力端子に接続され、ゲートには選択信号Ｃ２ｎが入力される。

読み出し用電流源トランジスタＴ２１、書き込み用電流源トランジスタＴ２２は、それぞれ読み出し動作時、書き込み動作時にビット線ＢＬを選択するためのＰＭＯＳトランジスタであって、その際定電流源として機能する電流源トランジスタである。読み出し用電流源トランジスタＴ２１、書き込み用電流源トランジスタＴ２２のソースはいずれも電源（電源電位ＶＤＤ）に接続され、ドレインはいずれもビット線ＢＬに接続されている。読み出し用電流源トランジスタＴ２１のゲートには、読み出し制御信号ＲＣが入力される。一方、書き込み用電流源トランジスタＴ２２のゲートには、書き込み制御信号ＷＣが入力される。

また、書き込み用電流源トランジスタＴ２２は大電流を生成する大型のトランジスタである。書き込み用電流源トランジスタＴ２２により生成された電流により、ヒューズＦ１〜Ｆｎの溶断が可能となる。一方、読み出し用電流源トランジスタＴ２１は書き込み用電流源トランジスタＴ２２に比べ低電流を生成するためのトランジスタである。

動作の詳細については後述するが、読み出し対象メモリセルをメモリセルＭＣ１とすると、読み出し動作時には、参照抵抗選択トランジスタＴ１０と選択トランジスタＴ１１とがいずれもオンとなる。そして、参照抵抗選択トランジスタＴ１０と参照抵抗Ｒｒｅｆとの間のノードの電位と、選択トランジスタＴ１１とヒューズＦ１との間のノードの電位とが、読み出し動作時にオンとなる読み出し専用選択トランジスタＴ３０、Ｔ３１を介してセンスアンプＡＭＰによりセンスされる。この際、読み出し用電流源トランジスタＴ２１により生成された定電流が、参照抵抗Ｒｒｅｆを通過する経路と、ヒューズＦ１を通過する経路とに分岐される。そのため、センスアンプＡＭＰによりセンスされる２つのノード間の電位差が増幅される。

このように、本実施の形態に係る不揮発性半導体記憶装置では、読み出し用電流源トランジスタＴ２１、参照抵抗選択トランジスタＴ１０、選択トランジスタＴ１１、参照抵抗Ｒｒｅｆ、ヒューズＦ１により増幅回路が構成される。そして、増幅回路により増幅された信号がセンスアンプＡＭＰに入力される。このそのため、センスアンプＡＭＰの回路構成を簡易にし、小型化することができる。また、小型のセンスアンプＡＭＰであっても、オフセットやノイズによる誤読み出しを防止することができる。

図２は、図１におけるセンスアンプＡＭＰの具体的構成の一例を示す回路図である。このセンスアンプＡＭＰは、２つのＮＭＯＳトランジスタＴ４１、Ｔ４２及び２つのＰＭＯＳトランジスタＴ４３、Ｔ４４から構成されている。ＮＭＯＳトランジスタＴ４１、Ｔ４２は入力トランジスタであり、いずれもソースが接地されている。また、ＮＭＯＳトランジスタＴ４１、Ｔ４２のドレインは、それぞれＰＭＯＳトランジスタＴ４３、Ｔ４４のドレインに接続されている。そして、ＮＭＯＳトランジスタＴ４１のゲートが非反転入力端子、ＮＭＯＳトランジスタＴ４２のゲートが反転入力端子を構成している。

ＰＭＯＳトランジスタＴ４３、Ｔ４４のソースは、いずれも電源に接続されている。また、ＰＭＯＳトランジスタＴ４３、Ｔ４４のゲートは互いに接続され、かつ、ＰＭＯＳトランジスタＴ４４のドレインに接続されている。すなわち、ＰＭＯＳトランジスタＴ４３、Ｔ４４はカレントミラーを構成している。そして、ＰＭＯＳトランジスタＴ４３のドレインとＮＭＯＳトランジスタＴ４１のドレインとの間のノードから出力信号ＯＵＴが出力される。

次に図３、図４のタイミングチャートを用いて書き込み動作及び読み込み動作について説明する。図３は、書き込み動作時のタイミングチャートである。また、図４は、読み取り動作時のタイミングチャートである。まず、図３を用いて書き込み動作について説明する。

書き込み動作時は、書き込み制御信号ＷＣがＬ（Ｌｏｗ）となる。すなわち、図３に示すように、書き込み制御信号ＷＣがＨ（Ｈｉｇｈ）からＬへ切り替わることにより、ＰＭＯＳトランジスタである書き込み用電流源トランジスタＴ２２がオンとなり、書き込み用の電流が生成される。ここで、Ｈの電位は電源電位ＶＤＤ、Ｌの電位は接地電位ＧＮＤである。

次に、書き込み対象メモリセルを順次選択し、書き込み対象メモリセルのヒューズを溶断することにより、記憶情報を書き込む。図３の例では、書き込み対象メモリセルとして、メモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎが順次選択される。すなわち、メモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎが選択される期間だけ、各メモリセルの選択トランジスタＴ１１、Ｔ１２、Ｔ１３、・・・、Ｔ１ｎのゲートに入力される選択信号Ｃ１１、Ｃ１２、Ｃ１３、・・・、Ｃ１ｎが、Ｌとなる。すなわち、ＰＭＯＳトランジスタである選択トランジスタＴ１１、Ｔ１２、Ｔ１３、・・・、Ｔ１ｎがオンとなる。そして、選択されたメモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎのヒューズＦ１、Ｆ２、Ｆ３、・・・、Ｆｎが、書き込み用電流源トランジスタＴ２２により生成された電流により、順次溶断されていく。

なお、書き込み動作時は、読み出し用電流源トランジスタＴ２１、参照抵抗選択トランジスタＴ１０、読み出し専用選択トランジスタＴ３０〜Ｔ３ｎは常時オフである。そのため、図３に示すように、ＰＭＯＳトランジスタである読み出し用電流源トランジスタＴ２１、参照抵抗選択トランジスタＴ１０のゲートに入力される読み出し制御信号ＲＣ、選択信号Ｃ１０は常にＨである。また、ＮＭＯＳトランジスタである読み出し専用選択トランジスタＴ３０〜Ｔ３ｎのゲートに入力される選択信号Ｃ２０〜Ｃ２ｎは常にＬである。また、出力信号ＯＵＴは常に不定値Ｘとなる。

次に、図４を用いて読み出し動作について説明する。読み出し動作時は、読み出し制御信号ＲＣがＬ（Ｌｏｗ）となる。すなわち、図４に示すように、読み出し制御信号ＲＣがＨ（Ｈｉｇｈ）からＬへ切り替わることにより、ＰＭＯＳトランジスタである読み出し用電流源トランジスタＴ２１がオンとなり、読み出し用の電流が生成される。ここで、Ｈの電位は電源電位ＶＤＤ、Ｌの電位は接地電位ＧＮＤである。

また、読み出し動作時は、参照抵抗選択トランジスタＴ１０及び参照抵抗Ｒｒｅｆ用の読み出し専用選択トランジスタＴ３０は、常にオンとなる。すなわち、図４に示すように、ＰＭＯＳトランジスタである参照抵抗選択トランジスタＴ１０のゲートに入力される選択信号Ｃ１０は常にＬである。ＮＭＯＳトランジスタである読み出し専用選択トランジスタＴ３０のゲートに入力される選択信号Ｃ２０は常にＨである。

次に、読み出し対象メモリセルを順次選択し、センスアンプＡＭＰによりセンスすることにより、記憶情報を読み出す。図４の例では、読み出し対象メモリセルとして、メモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎが順次選択される。

具体的には、メモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎが選択される期間だけ、各メモリセルの選択トランジスタＴ１１、Ｔ１２、Ｔ１３、・・・、Ｔ１ｎのゲートに入力される選択信号Ｃ１１、Ｃ１２、Ｃ１３、・・・、Ｃ１ｎが、Ｌとなる。すなわち、ＰＭＯＳトランジスタである選択トランジスタＴ１１、Ｔ１２、Ｔ１３、・・・、Ｔ１ｎがオンとなる。

また、メモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎが選択される期間だけ、各メモリセルの読み出し専用選択トランジスタＴ３１、Ｔ３２、Ｔ３３、・・・、Ｔ３ｎのゲートに入力される選択信号Ｃ２１、Ｃ２２、Ｃ２３、・・・、Ｃ２ｎが、Ｈとなる。すなわち、ＮＭＯＳトランジスタである読み出し専用選択トランジスタＴ３１、Ｔ３２、Ｔ３３、・・・、Ｔ３ｎがオンとなる。

そして、選択されたメモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎのヒューズＦ１、Ｆ２、Ｆ３、・・・、Ｆｎの溶断、非溶断に応じた記憶情報が、読み出し用電流源トランジスタＴ２１により生成された電流により読み出される。その結果、選択されたメモリセルＭＣ１、ＭＣ２、ＭＣ３、・・・、ＭＣｎに格納されたデータＤ１、Ｄ２、Ｄ３、・・・、Ｄｎが順次出力信号ＯＵＴとして出力される。図１の例では、ヒューズＦ１〜Ｆｎが溶断されている場合の出力信号ＯＵＴはＬ、溶断されていない場合の出力信号ＯＵＴはＨとなる。

なお、読み出し動作時は、書き込み用電流源トランジスタＴ２２は常時オフである。そのため、図４に示すように、ＰＭＯＳトランジスタである書き込み用電流源トランジスタＴ２２のゲートに入力される書き込み制御信号ＷＣは常にＨである。また、読み出し対象メモリセルを選択する期間外の出力信号ＯＵＴは不定値Ｘとなる。

上述の通り、読み出し対象メモリセルをメモリセルＭＣ１とすると、読み出し動作時には、参照抵抗選択トランジスタＴ１０と選択トランジスタＴ１１とがいずれもオンとなる。そして、参照抵抗選択トランジスタＴ１０と参照抵抗Ｒｒｅｆとの間のノードの電位と、選択トランジスタＴ１１とヒューズＦ１との間のノードの電位とが、読み出し専用選択トランジスタＴ１０、Ｔ１１を介してセンスアンプＡＭＰによりセンスされる。この際、読み出し用電流源トランジスタＴ２１により生成された定電流が、参照抵抗Ｒｒｅｆを通過する経路と、ヒューズＦ１を通過する経路とに分岐される。そのため、センスアンプＡＭＰによりセンスされる２つのノード間の電位差が増幅される。

なお、書き込み動作時のバイアスと、読み出し動作時のバイアスとを変化させれば、書き込み用電流源トランジスタＴ２２と読み出し用電流源トランジスタＴ２１とを１つのトランジスタで兼用することも可能である。しかしながら、本実施の形態において、書き込み用電流源トランジスタＴ２２とは別に読み出し用電流源トランジスタＴ２１を専用に設けた理由は、読み出し動作時のバイアスを最適化し、当該２つのノード間の電位増幅を最大化するためである。

このように、本実施の形態に係る不揮発性半導体記憶装置では、読み出し動作時に、読み出し用電流源トランジスタＴ２１、参照抵抗選択トランジスタＴ１０、選択トランジスタＴ１１、参照抵抗Ｒｒｅｆ、ヒューズＦ１により増幅回路が構成される。そして、増幅回路により増幅された信号がセンスアンプＡＭＰに入力される。このそのため、センスアンプＡＭＰの回路構成を簡易にし、小型化することができる。また、小型のセンスアンプＡＭＰであっても、オフセットやノイズによる誤読み出しを防止することができる。

（実施の形態２）
図５は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の回路図である。この不揮発性半導体記憶装置は、図２に示した不揮発性半導体記憶装置におけるトランジスタの極性が反転されたものである。その他の構成は図２に示した不揮発性半導体記憶装置と同様であるから、説明を省略する。

図５に示した不揮発性半導体記憶装置でも、実施の形態１に係る不揮発性半導体記憶装置と同様に、読み出し動作時に、読み出し用電流源トランジスタＴ２１、参照抵抗選択トランジスタＴ１０、選択トランジスタＴ１１、参照抵抗Ｒｒｅｆ、ヒューズＦ１により増幅回路が構成される。そして、増幅回路により増幅された信号がセンスアンプＡＭＰに入力される。このそのため、センスアンプＡＭＰの回路構成を簡易にし、小型化することができる。また、小型のセンスアンプＡＭＰであっても、オフセットやノイズによる誤読み出しを防止することができる。

（実施の形態３）
図６は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の回路図である。この不揮発性半導体記憶装置は、図１に示した不揮発性半導体記憶装置に相当するセル列（カラム）ＣＬを複数備えた不揮発性半導体記憶装置である。

図１に示した不揮発性半導体記憶装置に相当するセル列（カラム）ＣＬについて説明する。図６の不揮発性半導体記憶装置では、選択トランジスタＴ１１〜Ｔ１ｎのゲートにワード線が接続されており、ワード線を介して選択信号Ｃ１１〜Ｃ１ｎが入力される。すなわち、選択信号Ｃ１１〜Ｃ１ｎに対応するｎ本のワード線を備えている。また、読み取り専用選択トランジスタＴ３１〜Ｔ３ｎのゲートにワード線が接続されており、ワード線を介して選択信号Ｃ２１〜Ｃ２ｎが入力される。すなわち、選択信号Ｃ２１〜Ｃ２ｎに対応するｎ本のワード線をさらに備えている。上記ｎ対のワード線はワード線コントローラＷＬＣに接続されている。ワード線コントローラＷＬＣが選択信号Ｃ１１〜Ｃ１ｎ、Ｃ２１〜Ｃ２ｎを生成し、出力している。

一方、ビット線ＢＬ１に対し、互いに並列に接続された読み出し用電流源トランジスタＴ２１及び書き込み用電流源トランジスタＴ２２のゲートはいずれもビット線コントローラＢＬＣに接続されている。このビット線コントローラＢＬＣは、読み出し制御信号ＲＣ及び書き込み制御信号ＷＣを生成し、出力している。その他の構成は図１と同様であるため、説明を省略する。

図６の不揮発性半導体記憶装置は、ビット線ＢＬ１に対応する上記のセル列ＣＬと同様のセル列をｍ本備えている。すなわち、ビット線ＢＬ１、ＢＬ２、・・・、ＢＬｍに対応するｍ本のセル列を備えている。ここで、各セル列はｎ個のメモリセルを有するから、図６の不揮発性半導体記憶装置はｎ×ｍ個のメモリセルＭＣを有している。

図６に示した不揮発性半導体記憶装置でも、実施の形態１に係る不揮発性半導体記憶装置と同様に、読み出し動作時に、セル列ＣＬにおける読み出し用電流源トランジスタＴ２１、参照抵抗選択トランジスタＴ１０、選択トランジスタＴ１１、参照抵抗Ｒｒｅｆ、ヒューズＦ１により増幅回路が構成される。そして、増幅回路により増幅された信号がセンスアンプＡＭＰ１に入力される。そのため、センスアンプＡＭＰ１の回路構成を簡易にし、小型化することができる。その他のセル列についても同様であって、センスアンプＡＭＰ２、・・・、ＡＭＰｍも回路構成を簡易にし、小型化することができる。また、センスアンプＡＭＰ１〜ＡＭＰｍが小型であっても、オフセットやノイズによる誤読み出しを防止することができる。

図７は、実施の形態３に係る不揮発性半導体記憶装置の変形例である。図６に示した不揮発性半導体記憶装置では、ワード線によりメモリセルＭＣを選択するが、図７に示した不揮発性半導体記憶装置では、セル選択コントローラＣＳＣから各セルを直接選択する。これにより、ビット線コントローラＢＬＣを無くし、読み出し用電流源トランジスタＴ２１と書き込み用電流源トランジスタＴ２２とを１つずつにすることができる。すなわち、回路構成を簡素化することができる。

ＡＭＰ、ＡＭＰ１〜ＡＭＰｍ センスアンプ
ＢＬ、ＢＬ１〜ＢＬｍ ビット線
ＢＬＣ ビット線コントローラ
ＣＬ セル列
ＣＳＣ セル選択コントローラ
Ｆ１〜Ｆｎ ヒューズ
ＭＣ、ＭＣ１〜ＭＣｎ メモリセル
Ｔ１０ 参照抵抗選択トランジスタ
Ｔ１１〜Ｔ１ｎ 選択トランジスタ
Ｔ２１ 読み出し用電流源トランジスタ
Ｔ２２ 書き込み用電流源トランジスタ
Ｔ３０〜Ｔ３ｎ 読み出し専用選択トランジスタ
Ｔ４１〜Ｔ４４ トランジスタ
ＷＬＣ ワード線コントローラ

Claims (12)

1. ビット線と、
   制御端子に入力される選択信号に基づいて、前記ビット線との導通状態が制御される選択トランジスタと、
   前記選択トランジスタを介して前記ビット線と接続されるメモリ素子としての電気ヒューズと、
   前記ビット線に前記選択トランジスタと並列に接続された参照抵抗選択トランジスタと、
   前記参照抵抗選択トランジスタを介して前記ビット線と接続される参照抵抗と、
   前記選択トランジスタと前記電気ヒューズとの間の第１ノードの電圧と、前記参照抵抗選択トランジスタと前記参照抵抗との間の第２ノードの電圧とをセンスするセンスアンプと、を備える不揮発性半導体記憶装置。
2. 前記ビット線に接続された読み出し用定電流源をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ビット線に接続され、前記読み出し用定電流源よりも大きい電流を生成する書き込み用電流源をさらに備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記読み出し用定電流源及び前記書き込み用電流源はそれぞれ第１及び第２の電流源トランジスタからなり、
   読み出し動作時には、第１の電流源トランジスタがオンかつ第２の電流源トランジスタがオフとなり、
   書き込み動作時には、第１の電流源トランジスタがオフかつ第２の電流源トランジスタがオンとなることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 読み出し動作時に、前記選択トランジスタと、前記参照抵抗選択トランジスタとが、いずれもオンとなることを特徴とする請求項１〜４のいずれか一項に記載の不揮発性半導体記憶装置。
6. 前記選択トランジスタの導電型と前記参照抵抗選択トランジスタの導電型とが同一であることを特徴とする請求項１〜５のいずれか一項に記載の不揮発性半導体記憶装置。
7. 前記第１ノードと前記センスアンプの第１入力端子との間に設けられた第１スイッチと、
   前記第２ノードと前記センスアンプの第２入力端子との間に設けられた第２スイッチと、
   を更に備えることを特徴とする請求項１〜６のいずれか一項に記載の不揮発性半導体記憶装置。
8. 前記第１及び第２のスイッチは、同一の導電型のトランジスタであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. 前記選択トランジスタと前記第１のスイッチとは、互いに異なる導電型のトランジスタであることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
10. 前記参照抵抗の抵抗値が、前記ヒューズの非溶断状態の抵抗値よりも大きいことを特徴とする請求項１〜９のいずれか一項に記載の不揮発性半導体記憶装置。
11. １本の前記ビット線に対して、前記選択トランジスタと前記電気ヒューズとを複数備えることを特徴とする請求項１〜１０のいずれか一項に記載の不揮発性半導体記憶装置。
12. 複数本の前記ビット線のそれぞれに対して、前記選択トランジスタと前記電気ヒューズとを複数備えることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。

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