KR102529357B1 - 1 회 프로그래밍가능 메모리 셀들에 대한 기입 종료를 제공하기 위한 시스템들 및 방법들 - Google Patents
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Abstract
1 회 프로그래밍가능 (OTP) 메모리는, 제 1 비트 라인에 의해 레퍼런스 셀에 커플링된 제 1 드라이버; 제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버; 및 제 1 비트 라인 및 레퍼런스 셀에 커플링된 제 1 입력, 제 2 비트 라인 및 OTP 셀에 커플링된 제 2 입력, 및 제 1 드라이버 및 제 2 드라이버를 제어하도록 구성된 로직 회로에 커플링된 출력을 갖는 비교기를 포함한다.
Description
35 U.S.C. §119 하의 우선권 주장
본 특허 출원은 "SYSTEMS AND METHODS TO PROVIDE WRITE TERMINATION FOR ONE TIME PROGRAMMABLE MEMORY CELLS" 를 발명의 명칭으로 하여 2020년 3월 6일자로 출원된 정규출원 제16/811,145호에 대해 우선권을 주장하고, 이는 본원의 양수인에게 양도되고 이로써 본 명세서에 참조로 명백히 통합된다.
기술 분야
본 출원은 1 회 프로그램 (One Time Program; OTP) 데이터에 관한 것으로, 보다 구체적으로는, OTP 데이터를 기입하기 위한 시스템들 및 기법들에 관한 것이다.
스마트 폰과 같은 모바일 컴퓨팅 디바이스는 컴퓨팅 능력을 제공하기 위해 멀티-프로세서 칩을 포함한다. 멀티-프로세서 칩은 1 회 프로그램 (OTP) 메모리에 보안 데이터를 저장하고 있다. OTP 메모리의 예는, 어레이 내의 퓨즈들 중 일부를 선택적으로 단선시키는 것 (blowing) 에 의해 한 번 프로그래밍될 수 있는 전자 퓨즈들의 어레이를 포함한다. 예를 들어, 단선된 (blown) 퓨즈는 이진수 (binary) 1 을 나타낼 수도 있고, 단선되지 않은 (un-blown) 퓨즈는 이진수 0 을 나타낼 수도 있다. 이들 퓨즈들은 한 번만 단선될 수도 있고 단선된 후 보수되지 않을 수도 있어서, 퓨즈들을 단선시키는 것에 의해 저장된 데이터는 프로그래밍 후 판독 전용으로 간주된다.
계속 예를 들면, 보안 데이터는 칩의 파워 온 (power on) 또는 부트 업 (boot up) 동안 판독된다. 저장될 수도 있는 보안 데이터의 예들은 하드웨어 키들, 부트 판독 전용 메모리 (read-only memory; ROM) 패치들, 칩 구성 정보, 및 OEM (Original Equipment Manufacturer) 정보를 포함한다.
예시적인 OTP 셀은 트랜지스터 및 퓨즈 링크를 포함하고, 여기서 트랜지스터는 퓨즈를 단선시키기 위해 퓨즈를 통해 전류가 흐를 수 있도록 턴 온될 수도 있다. 계속 예를 들면, 단선되지 않은 퓨즈는 낮은 저항을 가질 수도 있는 반면, 단선된 퓨즈는 높은 저항을 가질 수도 있다. 더욱이, 일부 기존 OTP 메모리들은 수 천 (예를 들어, 20,000) 개의 OTP 셀들을 포함할 수도 있으며, 이들 각각은 그 자신의 퓨즈를 갖는다. 프로세스 변화 (process variation) 로 인해 일부 퓨즈들이 다른 퓨즈들과 물리적으로 상이할 수도 있으므로, 일부 퓨즈들은 다른 퓨즈들을 단선시키는 것보다 단선시키기 위해 더 많은 전류를 사용할 수도 있다. 따라서, 일부 시스템들은, 단선될 모든 퓨즈들에 비교적 오랜 시간동안 비교적 많은 양의 전류를 인가할 수도 있으며, 그에 의해 다른 퓨즈들보다 더 많은 전류를 사용하는 퓨즈도 단선시킬 것으로 예상될 것임을 보장할 수도 있다. 다시 말해서, 그러한 예시적인 시스템들은 단선되도록 의도된 모든 퓨즈들이 단선되도록 최악의 시나리오에 따라 단선될 모든 퓨즈들을 처리한다.
그러나, 단선될 모든 퓨즈들에 비교적 오랜 시간 동안 비교적 많은 전류를 인가하는 시스템들은 일부 단점들을 경험할 수도 있다. 예를 들어, 오랜 시간 동안 많은 양의 전류는 일부 인스턴스들에서 전류 경로 내의 다른 회로 컴포넌트들을 손상시킬 수도 있다. 또한, 프로세스 변화가 OTP 메모리 내에 존재하는 한, 유사한 방식으로 단선될 모든 퓨즈들을 처리하는 것은, 단선된 퓨즈에 대한 가장 낮은 저항이 동일한 시스템 내의 단선된 퓨즈에 대한 가장 높은 저항과 상당히 상이한 성능 분포를 생성할 수도 있다. 그리고 일부 기존 시스템들은 퓨즈가 단선되는 것을 검증하기 위한 메커니즘이 없어서, 대신에 퓨즈들이 단선되는 것을 보장하기 위해 전류 및 시간에 의존하기 때문에, 일부 퓨즈들은 특별한 변화로 인해 단순히 단선되지 않을 수도 있고, 이것은 수율을 감소시킬 수도 있을 가능성이 있다.
추가적인 단점은 OTP 메모리를 프로그래밍하는데 걸리는 시간을 포함할 수도 있다. 예를 들어, 각각의 퓨즈가 단선되는데 약 0.5 μs 가 걸리고, OTP 메모리가 차례로 단선될 수 천 개의 퓨즈들을 포함하면, OTP 메모리를 프로그래밍하는데 걸리는 총 시간은 주목할 만하고 고가일 수도 있다.
현재, 프로그래밍하는데 걸리는 시간을 감소시키면서, 단선될 퓨즈들이 단선되는 것을 보장하는, OTP 메모리들을 프로그래밍하기 위한 보다 강건한 기법이 필요하다.
다양한 구현들은 폐루프 OTP 프로그래밍 기법을 채용하는 시스템들 및 방법들을 포함한다. 일 예시적인 구현에서, 전류가 퓨즈에 인가되고, 퓨즈가 단선된 것이 검출될 때, 시스템은 예를 들어, 단선 드라이버 (blow driver) 를 디스에이블함으로써 전류를 중단한다.
일 구현에서, 시스템은 1 회 프로그래밍가능 (One Time Programmable; OTP) 메모리를 포함하고, 그 메모리는, 제 1 비트 라인에 의해 레퍼런스 셀에 커플링된 제 1 드라이버; 제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버; 및 제 1 비트 라인 및 레퍼런스 셀에 커플링된 제 1 입력, 제 2 비트 라인 및 OTP 셀에 커플링된 제 2 입력, 및 제 1 드라이버 및 제 2 드라이버를 제어하도록 구성된 로직 회로에 커플링된 출력을 갖는 비교기를 포함한다.
다른 구현에서, 방법은, 제 1 비트 라인에 의해 레퍼런스 셀에 커플링된 제 1 드라이버에 드라이버 제어 신호를 인가하는 단계; 제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버에 드라이버 제어 신호를 인가하는 단계; 제 1 드라이버에 의해 제 1 전류를 생성하여, 제 1 비트 라인에 커플링되는 비교기의 제 1 입력에서 레퍼런스 전압을 생성하는 단계; 제 2 드라이버에 의해 제 2 전류를 생성하여, 제 2 비트 라인에 커플링되는 비교기의 제 2 입력에서 OTP 셀 전압을 생성하는 단계; 및 OTP 셀이 제 2 전류에 의해 단선되는 것과 연관된 OTP 셀 전압의 변화에 응답하여 드라이버 제어 신호를 조정하는 단계를 포함한다.
또 다른 구현에서, 판독 전용 메모리 (ROM) 는, 제 1 비트 라인 상에 제 1 전류를 생성하기 위한 수단; 제 2 비트 라인 상에 제 2 전류를 생성하기 위한 수단; 제 1 비트 라인과 접지 사이에 커플링된 레퍼런스 저항기; 제 2 비트 라인과 접지 사이에 커플링된 1 회 프로그래밍가능 (OTP) 셀; 및 제 1 비트 라인에서의 전압에 대한 제 2 비트 라인에서의 전압의 변화에 응답하여 제 2 전류 생성 수단을 턴 오프하기 위한 수단을 포함한다.
도 1 은 다양한 구현들에 따른 예시적인 OTP 모듈의 예시이다.
도 2 는 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다.
도 3 은 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다.
도 4 는 일 구현에 따라 적응된, 도 2, 도 3, 도 9 의 물리적 아키텍처들에 대한 예시적인 타이밍 다이어그램의 예시이다.
도 5 는 일 구현에 따른, 멀티플렉서에 커플링된 다중 퓨즈들의 예시이다.
도 6 은 일 구현에 따른, 퓨즈에 대한 예시적인 전류 경로의 예시이다.
도 7 은 도 2, 도 3, 및 도 9 의 프로그래밍 피드백 루프와 함께 사용하기 위한 예시적인 비교기의 예시이다.
도 8 은 도 7 의 비교기 내의 예시적인 신호 레벨들의 예시이다.
도 9 는 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다.
도 10 은 일 구현에 따른, OTP 셀 저항의 분포의 예시이다.
도 11 은 일 구현에 따른 OTP 셀을 프로그래밍하는 예시적인 방법의 예시이다.
도 2 는 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다.
도 3 은 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다.
도 4 는 일 구현에 따라 적응된, 도 2, 도 3, 도 9 의 물리적 아키텍처들에 대한 예시적인 타이밍 다이어그램의 예시이다.
도 5 는 일 구현에 따른, 멀티플렉서에 커플링된 다중 퓨즈들의 예시이다.
도 6 은 일 구현에 따른, 퓨즈에 대한 예시적인 전류 경로의 예시이다.
도 7 은 도 2, 도 3, 및 도 9 의 프로그래밍 피드백 루프와 함께 사용하기 위한 예시적인 비교기의 예시이다.
도 8 은 도 7 의 비교기 내의 예시적인 신호 레벨들의 예시이다.
도 9 는 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다.
도 10 은 일 구현에 따른, OTP 셀 저항의 분포의 예시이다.
도 11 은 일 구현에 따른 OTP 셀을 프로그래밍하는 예시적인 방법의 예시이다.
다양한 구현들은 OTP 셀들을 프로그래밍하기 위한 시스템들 및 방법들을 제공한다. 구체적으로, 일부 구현들은 퓨즈가 단선된 때를 결정하기 위한 피드백 루프를 포함한다. 피드백 루프가 퓨즈가 단선되었다고 결정할 때, 그 피드백 루프는 단선시키는 전류 (blowing current) 를 턴 오프할 수도 있다. 일부 구현들에서, 일단 퓨즈가 단선되면, 시스템은 단선될 다음 퓨즈로 이동하고 동일한 기법을 수행한다. 시스템은 이러한 방식으로 단선될 퓨즈들의 각각을 단선시킬 수도 있다.
일 예시적인 아키텍처는 레퍼런스 저항에 커플링되는 제 1 단선 전류 드라이버 및 OTP 셀에 커플링되는 제 2 단선 전류 드라이버를 포함한다. 레퍼런스 저항은 더미 비트 라인 상의 노드에 커플링되고, OTP 셀의 퓨즈는 그 대응하는 비트 라인 상의 노드에 커플링된다. 비교기는 더미 비트 라인 상의 노드로부터의 하나의 입력 및 대응하는 비트 라인 상의 노드로부터의 다른 입력을 갖는다. 양자의 단선 전류 드라이버들이 온인 경우, 그리고 퓨즈가 단선되기 전에, 대응하는 비트 라인 상의 노드에서의 전압은 더미 비트 라인 상의 노드에서의 전압보다 낮을 수도 있다. 그러나, 그것은 대응하는 비트 라인 상의 노드에서의 전압이 더미 비트 라인 상의 노드에서의 전압의 레벨을 지나서 증가하기 때문에 퓨즈가 단선될 때 변경된다. 이것은 비교기의 출력이 플립되게 한다. 비교기의 출력이 플립될 때, 제어기 회로부는 양자의 드라이버들을 디스에이블할 수도 있고, 그에 의해 레퍼런스 저항에 대한 그리고 퓨즈에 대한 전류를 턴 오프할 수도 있다.
위에서 언급된 바와 같이, 일부 시스템들은 수 천 개의 OTP 셀들을 포함할 수도 있다. 이에 따라, 예시적인 시스템은 단선될 다음 퓨즈로 이동하고 동일한 단선 기법을 수행할 수도 있다. 일 예시적인 시스템은, 다수의 단선 전류 드라이버들에 제어 (예를 들어, 인에이블) 신호들을 인가하기 위해 제어 회로의 일부로서 구현되거나 제어 회로에 의해 제어되거나 하는 멀티플렉싱 기능을 포함한다. 예를 들어, 멀티플렉서는 제 1 OTP 셀이 단선되고 있을 때 인에이블 신호를 제 1 단선 전류 드라이버에 인가할 수도 있고, 제 1 OTP 셀이 단선된 후, 멀티플렉서는 제 2 OTP 셀을 단선시키기 위해 인에이블 신호를 제 2 단선 전류 드라이버에 인가할 수도 있으며, 등등이다. 멀티플렉싱 기능은 또한 각 개별의 비트 라인으로부터의 전압을 비교기로 멀티플렉싱할 수도 있다. 멀티플렉싱 기능은 동일한 레퍼런스 단선 전류 드라이버, 레퍼런스 저항, 및 비교기가 복수의 OTP 셀들에 대해 사용되는 것을 허용할 수도 있다.
일 예에서, 제어 회로부는 비교기로부터의 신호 및 인에이블 신호를 수신하는 로직 게이트, 이를 테면 OR 게이트만큼 단순할 수도 있다. 다른 예에서, 제어 회로부는 예를 들어, 멀티플렉싱 기능들을 포함하여, 더 복잡할 수도 있다.
일 예에서, 비교기에 입력된 전압은 기입 비트 라인으로부터 검출될 수도 있다. 다른 예에서, 비교기에 입력된 전압은 판독 비트 라인으로부터 검출될 수도 있다. 어느 경우든, 검출된 전압 변화는 비트 라인 전압일 수도 있다. 비트 라인 상의 전압을 측정하는 이점은, 소스 라인과 같은 어딘가 다른 곳에서 전압을 측정하는 것과 비교하여, 더 높은 전압, 및 따라서 더 큰 검출 마진을 가질 수도 있다는 것이다.
다양한 구현들은 알려진 시스템들에 비해 하나 이상의 이점들을 제공할 수도 있다. 예를 들어, 다양한 구현들은, 모든 OTP 셀들에 동일한 시간 동안 동일한 양의 전류를 단순히 인가하는 시스템들과 비교할 때 OTP 메모리를 프로그래밍하기 위한 시간을 절약할 수도 있다. 하나의 실험은 프로세스 변화를 고려하더라도, 통상의 퓨즈가 20 mA 에서 단선되는데 보통 약 0.5 μs 가 걸린다는 것을 나타냈다. 그럼에도 불구하고, 일부 기존 시스템들은 각각의 퓨즈가 단선되는 것을 보장하기 위해 각각의 퓨즈에 대해 10 내지 20 μs 만큼 많은 시간 동안 20 mA 를 인가할 수도 있다. 그에 반해서, 본 개시의 다양한 구현들은, 각각의 퓨즈를 단선시키기에 충분한 시간 동안 전류를 인가하고 그 이상은 전류를 인가하지 않을 수도 있으며, 그에 의해 기존 시스템들과 비교하여 10 배 (an order of magnitude) 이상만큼 시간을 절약할 수도 있다. 물론, 프로세스 변화로 인해, 일부 퓨즈들은 다른 퓨즈들보다 단선되는데 더 오래 걸릴 수도 있다. 그러나, 다수의 퓨즈들은 짧은 시간 이내에 단선될 수도 있고 소수의 퓨즈들만이 기존 시스템들에 의해 사용되는 10 또는 20 μs 만큼 오래 걸릴 수도 있기 때문에 전체 시간은 절약될 것으로 예상된다.
본 개시의 일부 구현들의 다른 이점은 감소된 전력 사용을 포함한다. 구체적으로, OTP 메모리를 프로그래밍하기 위한 전력 사용은 OTP 메모리를 프로그래밍하기 위한 시간이 감소될 수도 있는 것과 동일한 이유로 감소될 것으로 예상될 수도 있다. 즉, 다수의 OTP 셀들에 걸쳐, 전류가 인가되는 시간이 단축될 수도 있고, 그에 의해 전력이 감소될 수도 있다.
OTP 메모리를 프로그래밍하는데 있어서의 전력의 감소 및 시간의 감소는 비용을 감소시킬 것으로 예상될 수도 있다. 예를 들어, 전력의 양을 감소시키는 것은 OTP 메모리를 프로그래밍하는 엔티티에 대한 전기 비용을 감소시킬 수도 있다. 또한, 사람 또는 기계가 프로그래밍을 수행하는데 소비하는 시간이 감소될 수도 있으며, 그에 의해 사람 및 기계 비용이 감소될 수도 있다.
더욱이, OTP 프로그래밍은 일반적으로 OTP 메모리가 구축되는 칩에 대한 제조 설비에서 수행되지만, OTP 프로그래밍은 향후 고객 설비에서 더 일반적일 것으로 예상될 수도 있다. 고객들 (예를 들어, 셀 폰 제조자들) 은 그들의 비용도 물론 낮게 유지하길 원할 것으로 예상될 수도 있으며, 따라서 본 명세서에서 설명된 시스템들 및 기법들은 경쟁 우위를 제공할 것으로 예상될 수도 있다.
일부 구현들의 추가적인 이점은 단선된 퓨즈 저항의 증가된 일관성 (consistency) 을 포함할 수도 있다. 구체적으로, 일반적으로, 단선된 퓨즈의 저항은 일부 애플리케이션들에서 약 10 kΩ 인 것으로 예상된다. 그러나, 단선된 퓨즈들 모두에 동일한 시간 동안 동일한 전압을 인가하는 일부 시스템들은 일부 퓨즈들이 약간 과소 단선되게 (under blown) 하고 일부 퓨즈들이 약간 과도단선되게 (overblown) 할 수도 있다. 퓨즈가 과소 단선되거나 과도단선될 때, 그 저항은 예를 들어, 10 kΩ 의 그 공칭 값과 상이할 수도 있다. 그에 반해서, 본 설명의 다양한 구현들은, 단지 퓨즈를 단선시키기에 충분한 시간 동안만 단지 충분한 전류를 인가할 수도 있으며, 그에 의해 퓨즈들을 과소 단선 및 과도단선시키는 것을 감소 또는 회피할 수도 있다. 전반적으로, 더 일관된 퓨즈 단선은 더 일관된 단선된 퓨즈 저항들을 제공할 것으로 예상될 수도 있으며, 이는 더 높은 수율로 이어질 수도 있다. 구현들의 범위는 임의의 특정 단선 전류 레벨, 시간, 또는 단선된 저항에 제한되지 않는다.
추가적으로, 퓨즈들을 과소 단선 또는 과도단선시키는 것을 감소 또는 회피하는 이점은 본 개시에서 하기에 추가로 더 상세히 설명되는 레퍼런스 저항에 의해 추가로 제공될 수도 있다. 예시적인 구현에서, 동일한 레퍼런스 저항은 다중 OTP 셀들을 프로그래밍하기 위해 사용되며, 그에 의해 그 다중 OTP 셀들에 걸쳐 일관성을 제공한다.
도 1 은 다양한 구현들이 구현될 수도 있는 예시적인 OTP 모듈 (100) (ROM) 을 예시하는 단순화된 다이어그램이다. OTP 모듈 (100) 은 그 자체로 도 1 에 도시되지만, 중앙 프로세싱 유닛 (CPU), 디지털 신호 프로세서 (DSP), 칩 상에 다중 프로세싱 코어들을 갖는 시스템 온 칩 (SOC), 다중 칩들을 포함하는 패키지 등과 같은 프로세싱 디바이스에 포함될 수도 있음이 이해된다.
본 명세서에서의 예들에 따르면, OTP 모듈 (100) 이 구현되는 프로세싱 디바이스는 태블릿 컴퓨터, 스마트 폰, 또는 다른 적절한 디바이스를 포함할 수도 있다. 그러나, 구현들의 범위는 다른 구현들이 랩탑 컴퓨터 또는 다른 적절한 디바이스를 포함할 수도 있기 때문에 스마트 폰 또는 태블릿 컴퓨터에 제한되지 않는다. 실제로, 구현들의 범위는 이동식이든 아니든, 임의의 특정 컴퓨팅 디바이스를 포함한다.
OTP 모듈 (100) 은 실질적으로 유사하고 글로벌 제어 블록 (170) 및 단선 제어기 (150) 를 공유하는 2 개의 반부들 (halves) 을 갖는 것으로 도시된다. OTP 모듈 (100) 은 2 개의 OTP 코어들 - 좌측 코어 (110a) 및 우측 코어 (110b) 를 갖는다. 각각의 반부 내에서, OTP 엘리먼트들은 행들 및 열들의 메모리 엘리먼트들의 어레이로서 배열된다. 이 예에서, 열들은 비트 라인들로서 지칭되고, 행들은 워드 라인들로서 지칭된다. ROM 행들 (101) 은 체크 패턴을 포함하고, 각각의 반부는 또한 스페어 행들 (102) 을 포함한다. 코어들 (110) 은 보안 데이터를 포함한다. 각각의 행은 글로벌 제어 블록 (170) 의 지시 하에서 OTP 모듈 (100) 에서 판독될 수 있는 워드이다.
코어들 (110) 내의 보안 데이터의 예들은 프로세싱 디바이스에 대한 구성 정보, 프로세싱 디바이스에 대한 하드웨어 키들, 부트 ROM 패치들, OEM 제조자 정보 등을 포함할 수도 있지만, 이에 제한되지 않는다. 보안 데이터는 일반적으로 프로세싱 디바이스의 제조자 또는 프로세싱 디바이스가 구현되는 컴퓨터의 제조자에 의해 포함되는 데이터이고, 보안 데이터는 보통 프로세싱 디바이스 내의 기본 프로세스들에 의한 판독 전용이고 최종 사용자에 의해 액세스가능하도록 의도되지 않는다. 보안 데이터는 암호화될 수도 있거나 암호화되지 않을 수도 있다.
행들 (101) 은 이진수 0들 및 1들의 사전-프로그래밍된 체크 패턴을 포함한다. 펌웨어 프로세스는 코어들 (110) 내의 보안 데이터가 변조되었는지 여부를 결정하기 위해 파워 업 동안 체크 패턴 행들 (101) 을 판독한다. 이러한 방식으로, 펌웨어 프로세스는 그것이 판독한 것을 체크 패턴의 알려진 값과 비교할 수 있고, 불일치가 있으면, 펌웨어 프로세스는 OTP 모듈에 대한 공격이 있었다고 결정할 수도 있다.
보안 데이터 및 체크 패턴은 퓨즈들을 사용하여 OTP 모듈 (100) 에 저장된다. 예를 들어, 단선된 퓨즈는 높은 저항을 생성하고 이진수 1 로서 판독될 수도 있으며, 여기서 단선되지 않은 퓨즈는 낮은 저항을 가질 수도 있고 이진수 0 으로서 판독된다. 그러나, 구현들의 범위는 단선된 퓨즈가 이진수 0 으로서 판독되고, 단선되지 않은 퓨즈가 이진수 1 로서 판독되는 시스템을 포함할 수도 있다. 더욱이, 구현들의 범위는 다른 적절한 메모리 엘리먼트들이 사용될 수도 있기 때문에 퓨즈들에 제한되지 않는다. 다른 예들은 안티퓨즈들 및 비휘발성 RAM 을 포함한다. 그럼에도 불구하고, 예시의 용이함을 위해, 본 명세서에서의 예들은 퓨즈들 (예를 들어, 전자 퓨즈들, 또는 "e-퓨즈들") 을 참조한다. 행들 (101) 및 코어들 (110) 의 퓨즈들은 본 명세서에서 설명된 기법들에 따라 프로그래밍될 수도 있다.
OTP 모듈 (100) 은 또한, 아이템들 (140) 에, 메모리 엘리먼트들에 저장된 데이터를 판독하도록 동작하는 감지 증폭기들을 포함한다. OTP 모듈 (100) 은 또한, 아이템들 (140) 에, 판독되는 데이터를 캡처하기 위한 플립-플롭들 및 드라이버들을 포함한다. 데이터를 판독할 때, 감지 증폭기들의 각각은 그 개별의 열에서 선택되는 특정 메모리 셀에 대응하는 전압을 수신한다. 예를 들어, 단선된 퓨즈는 높은 전압을 야기할 수도 있고, 단선되지 않은 퓨즈는 낮은 전압을 야기할 수도 있다. 아이템 (140) 의 감지 증폭기들은 퓨즈로부터의 결과의 전압을 레퍼런스 전압과 비교한 후 결과의 값을 아이템 (140) 의 플립-플롭에 출력할 수도 있다.
글로벌 제어 블록 (170) 은 판독 요청들을 디코딩하고, 제어 신호들을 워드 라인들, 비트 라인들, 감지 증폭기들, 및 플립-플롭들에 인가하기 위한 펌웨어 로직을 포함한다. 글로벌 제어 블록 (170) 은 또한, 글로벌 전력 스위치들 (130), 단선 제어기 (150), 및 멀티플렉싱 기능들을 제어하기 위한 펌웨어 로직을 포함할 수도 있다.
계속 예를 들면, 각각의 단선 데이터 경로 (120) 는 주어진 퓨즈를 통해 전류를 허용하기 위해 워드 라인 트랜지스터를 턴 온 또는 오프하는 것에 의해서와 같이, 퓨즈들을 단선시키기 위한 로컬 전력 스위치를 포함할 수도 있다. 글로벌 전력 스위치들 (130) 은 단선 드라이버들에 전력을 제공하기 위해 공유된 전력 도메인 또는 별개의 단선 전력 도메인 내에 전력 스위치들을 포함할 수도 있으며, 이는 도 2 와 관련하여 더 상세히 설명된다. 단선 제어기 (150) 도 물론 도 2 와 관련하여 더 상세히 설명된다. 요컨대, 단선 제어기 (150) 는 단선 드라이버들을 턴 온 또는 오프하기 위한 로직을 포함할 수도 있고 멀티플렉싱 로직도 물론 포함할 수도 있다. 더욱이, OTP 모듈 (100) 은 또한 정전 방전 (electrostatic discharge; ESP) 보호 회로들 (160) 을 포함할 수도 있다.
도 2 는 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다. 도 2 의 아키텍처는 제 1 단선 드라이버 (205) 및 제 2 단선 드라이버 (215) 를 포함한다. 단선 드라이버들 (205, 215) 의 각각은 인에이블될 때 그들 개별의 비트 라인들에 전류를 인가한다. 드라이버 인에이블 신호는 도 2 에 driver_en 으로 도시된다.
먼저 좌측을 보면, 단선 드라이버 (205) 는 제 1 비트 라인 및 레퍼런스 저항기 (202) 에 커플링된다. 제 1 비트 라인은 퓨즈 단선 목적들만을 위한 것이며, 따라서 판독 또는 기입에 사용되지 않고 또한 OTP 셀을 포함하지 않는다. 따라서, 좌측 비트 라인은 더미 비트 라인으로서 지칭된다. 레퍼런스 저항기 (202) 는 노드 (DBL) 에서 더미 비트 라인에 커플링된다. 워드 라인 트랜지스터 (204) 는 레퍼런스 저항기 (202) 를 접지에 커플링한다. 도 2 에 도시되지 않았지만, 워드 라인 트랜지스터 (204) 는 도 1 의 글로벌 제어 블록 (170) 에 의해 제어될 수도 있다. 워드 라인 트랜지스터 (204) 가 온일 때, 전류가 레퍼런스 저항기 (202) 를 통해 흐르게 하여, 노드 (DBL) 에서 측정가능한 레퍼런스 전압을 생성한다.
이제 우측을 보면, 단선 드라이버 (215) 는 제 2 비트 라인 및 퓨즈 (212) 에 커플링된다. 제 2 비트 라인은 퓨즈 (212) 를 포함하는 OTP 셀을 기입 및 판독하기 위한 것이다. 따라서, 제 2 비트 라인은 더미 비트 라인이 아니다.
단선 드라이버 (215) 가 인에이블 신호 (driver_en) 에 의해 인에이블되는 경우, 그 드라이버는 워드 라인 트랜지스터 (214) 가 온일 때 퓨즈 (212) 를 통해 흐르는 전류를 제공한다. 워드 라인 트랜지스터 (204) 에서와 같이, 워드 라인 트랜지스터 (214) 는 도 1 의 글로벌 제어 블록 (170) 에 의해 제어될 수도 있다. 전류가 퓨즈 (212) 를 통해 흐르고, 퓨즈 (212) 가 단선되지 않을 때, 전류는 퓨즈 재료의 금속에서 전자 이동을 야기하여, 결국 퓨즈 (212) 를 통해 높은 저항 경로를 생성할 수도 있다. 일단 높은 저항 경로가 생성되면, 퓨즈는 단선된 것으로 간주된다.
예를 들어, 일부 예들에서, 단선되지 않은 퓨즈 저항은 약 50 Ω 일 수도 있는 반면, 단선된 퓨즈 저항은 약 10 kΩ 일 수도 있다. 물론, 저항에 대한 이들 수치들은 단지 예일 뿐이며, 구현들의 범위는 단선된 및 단선되지 않은 퓨즈들 양자 모두에 대한 임의의 적절한 저항 값을 포함할 수도 있다. 전류가 단선되지 않은 상태에서 퓨즈 (212) 를 통과할 때, 노드 (BL) 에서의 전압은 비교적 낮다. 그에 반해서, 전류가 단선된 상태에서 퓨즈 (212) 를 통과할 때, 노드 (BL) 에서의 전압은 비교적 높다. 이에 따라, 이 예에서, 레퍼런스 저항기 (202) 는 퓨즈 (212) 가 단선되지 않을 때 노드 (BL) 에서의 전압보다 크고 퓨즈 (212) 가 단선될 때 노드 (BL) 에서의 전압보다 낮은 노드 (DBL) 에서의 레퍼런스 전압을 야기하도록 사이징된다.
본 예에서, 도 2 의 아키텍처는 또한 비교기 (220) 를 포함한다. 비교기 (220) 는 예를 들어 대칭 감지 증폭기 설계와 같은 임의의 적절한 비교기 설계를 포함할 수도 있다. 예시적인 대칭 감지 증폭기 설계는 도 7 과 관련하여 더 상세히 도시된다. 비교기 (220) 는 노드 (DBL) 에 커플링되는 반전 입력 및 노드 (BL) 에 커플링되는 비반전 입력을 포함한다.
단선 제어기 (150) 는 비교기의 출력을 수신하고, 응답으로, driver_en 을 어서트 (assert) 또는 디어서트 (de-assert) 한다. 단선 제어기 (150) 는 일부 구현들 또는 다른 구현들에서 트랜지스터 로직 게이트들을 포함할 수도 있고, 더 큰 프로세싱 회로에 의해 제공된 펌웨어 기반 기능을 포함할 수도 있다. 더욱이, 하기에 더 상세히 논의되는 바와 같이, 단선 제어기 (115) 는 멀티플렉싱 기능을 통합할 수도 있거나 또는 다른 멀티플렉싱 기능을 제어할 수도 있다.
이제 도 2 의 아키텍처의 동작을 보면, 단선 제어기 인에이블 신호 (blow_en) 는 아직 어서트되지 않고, 단선 제어기 (150) 의 출력은 디지털 1 이고, 단선 드라이버들 (205, 215) 양자 모두는 오프이다. 단선 제어기 인에이블 신호 (blow_en) 는 예를 들어, 도 1 의 글로벌 제어 블록 (170) 에 의해 공급될 수도 있다. 더욱이, 이 시점에서, 비교기 (220) 는 그 인에이블 신호 (sense_en) 가 어서트되지 않기 때문에 아직 인에이블되지 않는다. 다양한 구현들은 정의되지 않은 전압을 측정하는 것을 회피하기 위해 이 시점에서 비교기 (220) 를 인에이블하지 않을 수도 있다.
그 다음, blow_en 이 어서트될 수도 있어, 단선 제어기 (150) 의 출력이 디지털 0 으로 되게 할 수도 있다. 드라이버 인에이블 신호 (driver_en) 의 디지털 0 은 단선 드라이버들 (205, 215) 을 턴 온한다. 후속하여, 기입 라인 트랜지스터들 (204, 214) 은 그들의 게이트 단자들에 적절한 신호를 제공함으로써 턴 온될 수도 있다. 단선 드라이버들 (205, 215) 및 기입 라인 트랜지스터들 (204, 214) 이 온일 때, 전류는 레퍼런스 저항기 (202) 및 퓨즈 (212) 양자 모두를 통해 흐른다. 이 시점에서, 노드 (DBL) 에서의 전압은 노드 (BL) 에서의 전압보다 높다. 그 다음, 비교기 (220) 는 예를 들어, sense_en 을 어서트하는 글로벌 제어 블록 (170) 에 의해 인에이블될 수도 있다.
비교기 (220) 는 그 입력들에서 2 개의 상이한 전압들을 감지하고, 응답으로, 디지털 0 을 출력한다. 위에서 언급된 바와 같이, 일부 예들에서, 퓨즈 (212) 가 단선되는데 대략 0.5 μs 정도가 걸릴 수도 있다. 그러나, 구현들의 범위는 단선 전류 또는 단선되는 시간에 대한 임의의 특정 값에 제한되지 않는다. 위에서 인식된 바와 같이, 프로세스 변화는 동일한 단선 전류가 인가되는 경우에도, 일부 퓨즈들이 단선되는데 시간이 더 걸리거나 짧아지게 할 수도 있다. 어느 경우든, 일정 시간 후, 퓨즈 (212) 는 단선되고, 그 저항은 수 십배만큼 증가한다. 그 결과, 노드 (BL) 에서의 전압은 증가하는 반면, 레퍼런스 저항기 (202) 가 단선 절차 동안 변경되지 않기 때문에 노드 (DBL) 에서의 전압은 동일하게 유지될 수도 있다.
위에서 언급된 바와 같이, 퓨즈 (212) 가 단선되지 않을 때, DBL 에서의 전압은 BL 에서의 전압보다 높을 수도 있다. 그러나, 일단 퓨즈 (212) 가 단선되면, BL 에서의 전압은 DBL 에서의 전압보다 높다. 전압들은 비교기 (220) 에 의해 감지되고, 노드들 (DBL, BL) 에서의 전압들의 관계들의 변화는, 비교기가 그 출력을 디지털 1 로 변경하게 한다.
단선 제어기 (150) 는 비교기로부터 출력을 수신하고, 이는 이제 디지털 1 이다. 응답으로, 단선 제어기 (150) 는 드라이버 인에이블 신호 (driver_en) 를 디지털 0 으로부터 디지털 1 로 변경하여, 단선 드라이버들 (205, 215) 을 디스에이블한다. 따라서, 단선 드라이버들 (205, 215) 은 그들 개별의 비트 라인들에 전류들을 제공하는 것을 중단한다. 도 2 와 관련하여 설명된 동작은 단선된 퓨즈 (212) 를 초래하며, 여기서 퓨즈 (212) 는 그것이 단선되게 하기에 충분한 전류, 그러나 그것이 과도단선되게 하기에 충분하지 않은 전류에 노출된다.
일 예시적인 구현에서, 디지털 1 을 수신한 후 드라이버들 (205, 215) 을 디스에이블하는 단선 제어기 (150) 에 의해 야기된 지연은 퓨즈 (212) 를 단선시키는 것과 연관된 시간보다 대략 10 배 낮은 약 3 μs 이다. 다시 말해서, 이 예시적인 구현들에서, 비교기 (220) 및 단선 제어기 (150) 로부터의 지연은 퓨즈 (212) 를 단선시키는 것과 연관된 시간와 비교하여 무시해도 될 정도일 수도 있다. 물론, 구현들의 범위는 비교기 (220) 또는 단선 제어기 (150) 의 동작을 위한 임의의 특정 시간에 제한되지 않는다.
도 3 은 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 예시적인 물리적 아키텍처의 예시이다. 도 3 의 예에서, 다양한 컴포넌트들은 도 2 에 도시된 것들과 동일하다. 그러나, 단선 제어기 (150) 의 일 예시적인 구현에 대해 더 상세하게 도시된다. 구체적으로, 도 3 의 예에서, 단선 제어기 (150) 는 2 개의 입력들을 갖는 OR 게이트 (151) 를 포함한다. 첫번째 입력은 비교기 (220) 로부터 출력을 수신하고, 다른 입력은 반전된 blow_en 을 수신한다. 동작은 진리표 (300) 에 표시된다. 진리표 (300) 에 따르면, 단선 드라이버들 (205, 215) 은 blow_en 이 디지털 1 이고 비교기의 출력 (write_ter) 이 디지털 0 인 경우에만 턴 온된다. 그렇지 않으면, 드라이버들 (205, 215) 은 턴 오프된다. 이것은 도 2 와 관련하여 위에서 설명된 거동과 일치한다.
도 4 는 도 2 및 도 3 에 도시된 구현들에 적용되는 타이밍 다이어그램의 예시이다. 시간 (401) 에서, 단선 드라이버들 (205, 215) 은 워드 라인 트랜지스터들 (204, 214) 과 마찬가지로 온이며, 그에 의해 레퍼런스 저항기 (202) 및 퓨즈 (212) 를 통한 단선 전류 (i_blow) 를 허용한다. 시간 (401) 에서, 퓨즈 (212) 는 단선되지 않으므로, DBL 에서의 전압 (Vref) 은 BL 에서의 전압 (Vunblown) 보다 높다. 그러나, 시간 (402) 에서, 퓨즈 (212) 는 단선되고 DBL 에서의 전압 (Vref) 은 이제 BL 에서의 전압 (Vblown) 보다 낮다. 이것은 비교기 (220) 의 출력 (write_ter) 이 하이가 되게 하고, 이는 드라이버 인에이블 신호 (driver_en) 의 상태를 변경하고, 그에 의해 단선 전류 (i_blow) 가 0 으로 되게 한다. 다시 한번, 드라이버들 (205, 215) 은 턴 오프되고, 그에 의해 다른 경우에 단선된 후 퓨즈 (212) 에 인가될 전류를 감소 또는 제거한다.
물론, 도 2 내지 도 4 는 단지 단일 퓨즈 (212) 에만 관련된다. 그러나, 도 1 과 관련하여 언급된 바와 같이, 코어들 (110) 은 행들 및 열들로 배열되는 OTP 엘리먼트들의 어레이를 포함할 수도 있으며, 여기서 열들은 비트 라인들에 대응한다. 다시 말해서, 다양한 구현들은 도 2 내지 도 4 에 도시된 바와 동일한 배열을 사용하여 단선될 OTP 엘리먼트들의 각각을 단선시킬 수도 있다. 실제로, 일부 구현들에서, 단선될 OTP 엘리먼트들은 단선될 퓨즈들의 각각이 단선될 때까지 하나씩, 열 단위로 그리고 행 단위로 단선된다. 예를 들어, 글로벌 제어 블록 (170) 은 열 단위로 진행하는 멀티플렉서 기능을 제어하기 위해 단선 제어기 (150) 에 어드레스 신호들을 인가할 수도 있다. 멀티플렉서에 다중 비트 라인들을 포함하는 예시적인 구현은 도 5 에 예시된다.
도 5 의 예시적인 구현은 주어진 코어 (110a 또는 110b) 에 N 비트 라인들이 있는 예를 도시한다. N 은 1 보다 큰 임의의 적절한 정수일 수 있으며, 이 예에서 64 이다. 그러나, 구현들의 범위는 임의의 특정 수의 비트 라인들에 제한되지 않는다. 단선 제어기 (150) 는 통합된 멀티플렉싱 기능을 가지며, 이는 N-비트 입력에 의해 제어되고, 여기서 N-비트 입력에서의 0 은 대응하는 퓨즈가 단선되지 않을 것임을 나타내고, N-비트 입력에서의 1 은 대응하는 퓨즈가 단선될 것임을 나타낸다. 단선 제어기 (150) 는 다른 입력들 (502 및 504) 을 포함하고, 여기서 예를 들어, 입력 (502) 은 blow_en 일 수도 있고 입력 (504) 은 write_ter 일 수도 있다. 단선 제어기 (150) 는 글로벌 제어 블록 (170) 으로부터 N-비트 입력을 수신할 수도 있다.
N-비트 입력을 수신하면, 단선 제어기 (150) 는 드라이버들 (215) 의 각각을 하나씩 제어하여 그들 개별의 퓨즈들을 단선시키거나 단선시키지 않는다. 구체적으로, 단선 제어기 (150) 는, N-비트 입력이 드라이버 (2150) 가 단선될 것임을 나타내는 것을 가정하여, driver_en 을 디지털 0 으로서 드라이버 (2150) 에 제공할 수도 있다. 도 5 에 도시되지 않았지만, 단선 제어기 (150) 는 또한, 도 2 내지 도 4 와 관련하여 위에서 설명된 바와 같이, 더미 비트 라인의 단선 드라이버 (205) 가 턴 온 또는 오프되게 한다. 그리고, 도 5 에 추가로 도시되지 않았지만, 단선 제어기 (150) 는 또한, 단선 제어기 (150) 가 비트 라인 단위로 진행함에 따라 비교기 (220) 가 적절한 비트 라인 (BL0-BLN) 으로부터 전압 입력을 수신하도록 비교기 (220) 에 대한 입력을 멀티플렉싱할 수도 있다.
일단 드라이버 (2150) 가 퓨즈 (2120) 를 단선시키면, 단선 제어기 (150) 는 다음 드라이버 (2151) 로 진행한다. 다음 드라이버 (2151) 가 단선될 퓨즈와 연관되는 것을 가정하면, 단선 제어기 (150) 는 동일한 단선 기법을 수행한다. 그러나, 다음 드라이버 (2151) 가 단선되지 않을 퓨즈와 연관되는 것을 가정하면, 단선 제어기 (150) 는 드라이버 (2151) 가 단선 전류를 생성하게 하지 않고, 대신에 단선 제어기 (150) 가 드라이버 (215N) 를 어드레싱할 때까지 다음 드라이버 (2152) 등등으로 이동한다.
일단 단선 제어기 (150) 가 드라이버 (215N) 를 어드레싱하면, 프로세스는 다음 행 (상이한 워드 라인) 에서 동일하게 수행한다. 일 예에서, 글로벌 제어 블록 (170) 은 단선 제어기 (150) 에 새로운 N-비트 입력을 제공하고, 단선 제어기 (150) 는 새로운 N-비트 입력에 따라 드라이버들 (2150-215N) 의 각각을 제어한다. 프로세스는 마지막 행의 마지막 드라이버 (215N) 가 어드레싱될 때까지 계속된다. 이 프로세스는 다른 코어 (110a 또는 110b) 에 대해서도 수행된다.
위에서 설명된 예에서, 퓨즈들 (212) 의 각각은 단선 제어기 (150) 가 열들 및 행들을 통해 전진함에 따라 하나씩 단선된다. 위에서 언급된 바와 같이, 그러한 프로세스는 완료하는데 현저한 시간이 걸릴 수도 있다. 그러나, 위에서 설명된 구현은, 다른 경우에 일부 퓨즈들을 과도단선시키는데 사용되었을 시간이 감소 또는 제거되기 때문에 코어들 (110) 에서 퓨즈들을 단선시키는데 전체적으로 더 짧은 시간이 걸리는 이점을 제공할 수도 있다.
구현들의 범위는 통합된 멀티플렉싱 기능을 갖는 단선 제어기에 제한되지 않는다. 일부 구현들에서, 멀티플렉싱 기능은 별개의 멀티플렉서 유닛에 의해 수행될 수도 있다. 더욱이, 일부 구현들은, 도 5 에 도시된 바와 같이, N 드라이버들을 제공하기 보다는, 단일 드라이버 (215) 를 제공하고 그 단선 전류를 멀티플렉싱할 수도 있다. 그러나, 도 5 에 도시된 구현은 멀티플렉스를 통해 단선 전류를 통과시키는 것을 회피하기 때문에 일부 애플리케이션들에 더 적합할 수도 있으며, 이는 멀티플렉서를 손상시키거나 단선 전류의 레벨을 방해할 수도 있다.
도 6 은 일 구현에 따른, 드라이버로부터 접지로의 OTP 셀에 대한 예시적인 경로 (600) 를 예시한다. 이 예에서, 드라이버 (도시되지 않음) 는 전력 공급부에 의해 제공된 바와 같은 1.8 V 에서 그 전류를 제공할 수도 있다. 그러나, 구현들의 범위는 임의의 특정 전압 공급에 제한되지 않는다. 비트 라인 자체는 R1 로서 표시되는 기생 저항을 갖는다. 퓨즈 (612) 는 Rfuse 로서 표시되는 저항을 갖는다. 위의 예들에서 언급된 바와 같이, 퓨즈 (612) 의 저항은 퓨즈가 단선되지 않을 때 작고 퓨즈가 단선될 때 더 크다. 퓨즈 (612) 로부터 접지로의 경로는 워드 라인 트랜지스터 (614) 의 제 1 단자에서의 기생 저항 (R2) 을 포함한다. 워드 라인 트랜지스터 (614) 는 또한, 연관된 저항 (Rtr) 을 갖고, 트랜지스터 (614) 의 다른 단자와 접지 사이의 기생 저항은 R3 으로 도시된다.
표 (610) 는 퓨즈 전류 (ifuse), 위에서 논의된 바와 같은 다양한 저항들, 및 (도 2 및 도 3 의 노드 (BL) 에 대응하는) 노드 (BL) 에서의 전압에 대한 예시적인 값들을 제공한다. 다시 한번, 표 (610) 에서의 값들은 단지 예일 뿐이며, 구현들의 범위는 이들 특정 값들 중 임의의 것에 제한되지 않는다. 오히려, 다른 구현들에서 임의의 적절한 값들이 사용될 수도 있다.
이 예에서 주목되는 것은, 단선되지 않은 상태에 대한 BL 전압과 단선된 상태에 대한 BL 전압 사이의 차이이며, 이는 216 mV 이다. 일부 예들에서, 216 mV 는 비교기 (222) 가 BL 에서의 그 전압들의 각각과 그 전압들의 대략 중간에 있는 레퍼런스 전압 사이의 차이를 검출하기에 충분한 마진을 제공한다. 그러한 저항 값들, 전압들, 및 전류는 스마트 폰 또는 태블릿에서 사용될 수도 있는 바와 같이, SOC 상에서 구현될 수도 있다.
도 7 은 일 구현에 따른, 예시적인 비교기 (700) 의 예시이다. 비교기 (700) 는 도 2 및 도 3 에 도시된 아키텍처들에서 비교기 (220) 로서 구현될 수도 있다. 도 7 의 예에서, 비교기 (700) 는 대칭 감지 증폭기를 포함한다. 비교기 (700) 는 DBL 및 BL 노드들로부터 전압을 각각 수신하는 2 개의 NMOS 입력들 (702, 704) 을 포함한다. 비교기 (700) 는 트랜지스터 (706) 에서의 반전된 인에이블 신호 (sense_en) 및 트랜지스터 (708) 에서의 인에이블 신호 (sense_en) 에 의해 인에이블된다. 유사한 입력들이 도 2 및 도 3 의 예들에도 물론 도시된다.
트랜지스터 (702) 의 게이트는 비교기의 반전 입력을 나타낸다. 유사하게, 트랜지스터 (704) 의 게이트는 비교기의 비반전 입력을 나타낸다.
도 7 의 감지 증폭기 (720) 는 BL 로부터의 전압을 DBL 로부터의 레퍼런스 전압과 비교하고 그에 대한 응답으로 Vs_out 에서 하이 또는 로우 전압 값을 출력한다. 예를 들어, 노드 (BL) 로부터의 전압이 노드 (DBL) 에서의 레퍼런스 전압보다 낮으면, 감지 증폭기는 하이 전압을 출력할 수도 있다. 반면에, 노드 (BL) 로부터 수신된 전압이 노드 (DBL) 에서의 레퍼런스 전압보다 높으면, 감지 증폭기는 로우 전압을 출력할 수도 있다. 감지 증폭기 (720) 는 인에이블 신호 (sense_en) 를 수신할 때 비교를 수행한다.
도 7 의 예에서, 감지 증폭기 (720) 의 출력은 인버터 (710) 에 인가된다. 인버터 (710) 는 도 2 및 도 3 에 도시된 바와 같이, 신호 (write_ter) 를 제공하기 위해 Vs_out 을 반전시킨다.
도 8 은 도 7 에 도시된 회로에 대한 예시적인 전압 다이어그램이다. (도 6 에서와 같이) 노드 (BL) 에서의 전압이 대략 216 mV 만큼 스윙할 때 출력 신호 (Vs_out) 는 약 1.08 V 의 델타만큼 스윙한다는 점에 유의한다. 이 예에서, 1.08 V 스윙은 인버터 (710) 를 트리거하기에 충분하므로, 정확한 write_ter 신호를 보장한다. 물론, 구현들의 범위는 다른 구현들이 상이하게 설계될 수도 있기 때문에 임의의 특정 전압 레벨에 제한되지 않는다. 그럼에도 불구하고, 도 6 내지 도 8 에 도시된 전압, 전류, 및 저항 값들은 시스템 온 칩에서 구현가능하다는 것에 유의한다.
더욱이, 비교기 (700) 의 아키텍처는 단지 예일 뿐이며, 구현들의 범위는 그에 제한되지 않는다. 예를 들어, 현재 알려져 있거나 또는 나중에 발견되는 다른 비교기 아키텍처들이 도 2 및 도 3 의 예들에서의 비교기 (220) 에 대해 사용될 수도 있다. 그러나, 도 7 의 예에 도시된 바와 같은, 대칭 감지 증폭기들은 프로세스 변화에 덜 민감하다는 이점을 가질 수도 있고 다른 비교기 설계들보다 큰 감지 마진을 가질 수도 있다.
도 9 는 일 구현에 따른, 하나의 OTP 셀 및 프로그래밍 피드백 루프의 다른 물리적 아키텍처의 예시이다. 도 9 의 아키텍처는 도 2 및 도 3 에 도시된 것과 유사하다. 그러나, 도 9 의 아키텍처는 도 2 및 도 3 에 도시된 바와 같이, 기입 비트 라인들보다는 판독 비트 라인들 상의 비트 라인 전압들을 감지한다. 달리 말하면, 도 9 는 판독 경로 및 기입 경로를 갖는 분할 비트 셀 아키텍처를 도시한다. 구체적으로, 도 9 를 더 자세히 보면, 더미 비트 라인은 더미 기입 비트 라인 (910) 및 더미 판독 비트 라인 (912) 을 포함한다. 유사하게, 퓨즈 (212) 와 연관된 비트 라인은 기입 비트 라인 (920) 및 판독 비트 라인 (922) 을 포함한다.
먼저 더미 비트 라인을 보면, 기입 워드 라인 트랜지스터 (904) 및 판독 워드 라인 트랜지스터 (906) 를 포함한다. 이것은 워드 라인 트랜지스터 (204) 를 갖는 도 2 및 도 3 의 예들과 대조적이다. 단선 전류가 약 20 mA 의 범위에 있는 것을 가정하면, 워드 라인 트랜지스터 (204) 는 그 전류의 양을 핸들링하기에 충분히 크도록 사이징될 수도 있다. 그러나, 더 큰 트랜지스터는 더 큰 누설을 가질 수도 있다는 것이 예상될 수도 있으며, 이는 통상적으로 바람직하지 않다. 따라서, 도 9 의 예는 기입 경로로부터 판독 경로를 분리하기 위해 2 개의 상이한 트랜지스터들 (904, 906) 을 사용하여, 기입 경로 내의 트랜지스터 (904) 가 턴 오프되게 하고 누설 전류를 절약한다. 이 구현의 이점은 더 적은 누설로부터 발생하는 증가된 에너지 효율을 포함할 수도 있다.
이제 퓨즈 (212) 를 갖는 비트 라인을 보면, 기입 워드 라인 트랜지스터 (914) 및 판독 워드 라인 트랜지스터 (916) 를 포함한다. 더미 비트 라인 측 상의 배열과 유사하게, 판독 경로들 및 기입 경로들은 2 개의 트랜지스터들 (914, 916) 을 사용하여 분리된다. 이것은 기입 경로 내의 트랜지스터 (914) 가 턴 오프되게 하여 누설 전류를 절약한다.
일 예에서, 글로벌 제어 블록 (170) 은 트랜지스터들 (904, 906, 914, 916) 의 게이트들에 제어 신호들을 제공하여 그 트랜지스터들이 판독 및 기입 동작들 동안 턴 온 및 오프되도록 제어할 수도 있다. 예를 들어, 기입 동작 동안, 트랜지스터들 (904, 906) 및 트랜지스터들 (914, 916) 은 온이어서, 비교기 (220) 가 개별의 비트 라인들 (DRBL 및 RBL) 상의 전압을 감지하게 한다. 판독 동작 동안, 트랜지스터들 (904, 914) 은 턴 오프될 수도 있는 반면, 트랜지스터들 (906, 916) 은 턴 온될 수도 있다.
도 2 및 도 3 의 구현들과 비교하여, 도 9 의 구현은 또한, 비트 라인들로부터의 전압들을 비교하지만, 도 9 의 구현은 비교기 (220) 의 입력들을 판독 비트 라인들 (DRBL 및 RBL) 에 커플링한다. 비교기 (220) 및 단선 제어기 (150) 는 도 2 및 도 3 의 구현들에서와 실질적으로 동일하게 동작한다. 다시 말해서, 단선 제어기 (150) 는 일단 비교기 (220) 가 퓨즈 (212) 가 단선되었음을 검출하면 드라이버들 (205, 215) 이 턴 오프되게 한다.
도 10 은 일 구현에 따른, OTP 셀 저항 분포의 예시이다. 그래프 (1010) 에서의 구현에서, OTP 셀 저항은 비교적 넓은 대역을 따라 확산된다. R0 은 단선된 퓨즈가 비교기 (220) 를 트리거하고 단선 전류가 턴 오프되게 하는 시스템 설계에서의 저항을 나타낸다. 그러나, 단선 전로가 턴 오프되게 하기 위해 비교기를 사용하기 보다는, 그래프 (1010) 는 단선될 모든 OTP 셀들에 동일한 시간 동안 동일한 단선 전류를 인가하는 구현에 대응한다. 다시 말해서, 그래프 (1010) 는 퓨즈가 단선되는지 여부를 검증하지 않는 개루프 구현에 대응한다. 그래프 (1010) 는 몇몇 OTP 셀들이 과소 단선되는 반면, 많은 OTP 셀들은 과도단선되고, 과소 단선 내지 과도단선의 범위는 비교적 크다는 것을 나타낸다.
그에 반해서, 그래프 (1020) 는 비교기가 단선 전류를 턴 오프시키는데 사용되는 도 1 내지 도 9 와 관련하여 위에서 설명된 것과 같은, 구현에 대응한다. 그래프 (1020) 로부터 명백한 바와 같이, 거의 어떠한 OTP 셀들도 과소 단선되지 않으며, 저항들의 범위는 비교적 좁다. 따라서, 도 1 내지 도 9 와 관련하여 위에서 설명된 구현들은 퓨즈를 단선시키기에 충분한 시간 동안 충분한 전류를 인가함으로써 퓨즈 저항의 증가된 정밀도를 제공할 수도 있으며, 그에 의해 퓨즈가 단선되는 것을 검증하고, 과도단선된 전류를 감소 또는 제거할 수도 있다. 그러한 구현의 이점은, 그들이 더 정밀하게 퓨즈들을 기입하고 또한 퓨즈들이 단선됨을 검증함으로써 수율을 증가시킬 수도 있다는 것이다.
또한, 그래프 (1020) 에 나타낸 증가된 정밀도는 퓨즈의 단선된 상태를 검증하기 위해 동일한 레퍼런스 저항을 사용하는 것으로부터 발생할 수도 있다. 구체적으로, 도 2, 도 3, 및 도 9 의 아키텍처들에서, 레퍼런스 저항기 (202) 는 주어진 코어 (110a 또는 110b) 내의 퓨즈들의 각각의 단선된 상태를 검증하는데 사용될 수도 있다. 일부 구현들에서, 각각의 코어 (110a, 110b) 는 그 자신의 더미 비트 라인 및 그 자신의 레퍼런스 저항기 (202) 를 가질 수도 있어, 그 어레이 내의 OTP 셀들의 각각에 대한 단선된 상태를 검증할 수도 있다. 다른 구현들에서, 코어들 (110) 은 레퍼런스 저항기 (202) 를 공유할 수도 있다. 어느 경우든, 이점은 퓨즈의 단선된 상태가 어레이 내의 그 열 또는 행에 관계없이 일관된 레퍼런스 전압에 대해 검증될 수도 있기 때문에, 그래프 (1020) 에 의해 입증된 바와 같이, 일관성을 포함할 수도 있다.
OTP 메모리에 데이터를 기입하는 예시적인 방법 (1100) 의 플로우 다이어그램이 도 11 에 예시된다. 일 예에서, 방법 (1100) 은 도 1 의 단선 제어기 (150) 및 글로벌 제어 블록 (170) 에 의해 수행된다. 방법 (1100) 은 디바이스의 제조, 어셈블리, 또는 검증 동안 수행될 수도 있다. 예를 들어, 방법 (1100) 은 OTP 메모리가 구현되는 SOC 의 제조 또는 검증 동안 수행될 수도 있다. 다른 예에서, 방법 (1100) 은 SOC 가 사용되는 더 큰 디바이스 (예를 들어, 스마트 폰 또는 랩탑) 의 어셈블리 또는 검증 동안 수행될 수도 있다. 구현들에서, 일단 퓨즈들이 단선되면, 되돌리는 것이 가능하지 않을 수도 있으므로, 기입 프로세스는 퓨즈 당 한 번만 수행될 수도 있고 영구적일 수도 있다.
액션 (1110) 에서, 드라이버 인에이블 신호는 제 1 비트 라인에 의해 레퍼런스 셀에 커플링되는 제 1 드라이버에 인가된다. 단선 드라이버 (205) 가 더미 비트 라인에 의해 레퍼런스 저항기 (202) 에 커플링되는 예가 도 2, 도 3, 및 도 9 에 도시된다. 예시적인 드라이버 인에이블 신호는 driver_en 으로 도시된다.
도 2, 도 3, 도 9 의 구현들에서, 단선 드라이버 (205) 는 전력 공급부 (예를 들어, VCC) 와 접지 사이에 커플링된 인버터로서 도시된다. 그러나, 구현들의 범위는 임의의 적절한 드라이버 회로가 사용될 수도 있기 때문에, 인버터들을 단선 드라이버들로서 사용하는 것에 제한되지 않는다. 더욱이, driver_en 이 로우 신호 (디지털 0) 에 의해 드라이버들 (205, 215) 을 턴 온하는 것으로 도시되지만, 주어진 드라이버에 대한 임의의 적절한 인에이블 신호가 사용될 수도 있다는 것이 이해된다. 인에이블 신호는 단선 제어기 (150) 와 같은 임의의 적절한 회로에 의해 제공될 수도 있다.
액션 (1120) 에서, 드라이버 인에이블 신호는 제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버에 인가된다. 단선 드라이버 (215) 가 비트 라인에 의해 퓨즈 (212) 에 커플링되는 예가 도 2, 도 3, 및 도 9 에 도시된다. 또한, 예에서, 드라이버 인에이블 신호 (driver_en) 는 더미 비트 라인 및 레퍼런스 저항기에 제공된 것과 동일하지만, 구현들의 범위는 2 개의 드라이버들에 대한 별개의 인에이블 신호들을 포함할 수도 있다.
액션 (1130) 에서, 제 1 드라이버는 제 1 전류를 생성하여, 레퍼런스 전압을 생성한다. 이 예에서, 레퍼런스 전압은 제 1 비트 라인에 커플링되는 비교기의 제 1 입력에 인가된다.
단선 드라이버 (205) 가 레퍼런스 저항기 (202) 및 워드 라인 트랜지스터 (204, 904) 를 통해 전류를 생성하여, 비교기 (220) 의 반전 입력에 인가되는 노드 (DBL) 에서의 레퍼런스 전압을 생성하는 예가 도 2, 도 3, 도 9 에 도시된다.
액션 (1140) 에서, 제 2 드라이버는 제 2 전류를 생성한다. 단선 드라이버 (215) 가 퓨즈 (212) 및 워드 라인 트랜지스터 (214, 914) (각각) 를 통해 전류를 생성하는 예가 도 2, 도 3, 및 도 9 에 도시된다. 퓨즈 (212) 는 비교적 낮은 전압이 비교기 (220) 의 비반전 입력에 인가되게 하는 단선되지 않을 때의 저항을 갖는다. 도 2 의 예에서, 전압은 노드 (BL) 에서 비교기 (220) 에 인가된다. 도 9 의 예에서, 전압은 판독 비트 라인 (RBL) 에 의해 비교기 (220) 에 인가된다.
계속 예를 들면, 제 2 전류는 퓨즈가 단선되게 하여, 퓨즈의 저항을 변화시킬 수도 있다. 퓨즈의 저항의 변화는 비교기의 비반전 입력 및 비트 라인에서의 전압이 증가하게 할 수도 있다.
액션 (1150) 에서, 드라이버 인에이블 신호는 OTP 셀 전압의 변화에 응답하여 조정된다. 도 2, 도 3, 도 9 의 예에서, 드라이버 인에이블 신호는 로우 전압 (디지털 0) 값을 사용함으로써 드라이버들 (205, 215) 을 턴 온시킨다. 따라서, 액션 (1150) 은 일부 인스턴스들에서 드라이버 인에이블 신호를 하이 전압 (디지털 1) 값으로 변화시키는 것을 포함한다. 물론, 구현들의 범위는 드라이버들을 턴 오프하기 위해 인에이블 신호를 어서트하는 것에 제한되지 않는다. 오히려, 다른 구현들은 인에이블 신호를 디어서트하거나 그렇지 않으면 전압 또는 전류 이벤트 인에이블 신호를 조정하여 주어진 드라이버에 대해 적절하게 드라이버들을 턴 오프시킬 수도 있다.
액션 (1150) 에서, 드라이버 인에이블 신호는 OTP 셀이 제 2 전류에 의해 단선되는 것과 연관된 OTP 셀 전압의 변화에 응답하여 조정된다. 도 2, 도 3, 도 9 의 예를 보면, 노드 (BL) 에서의 전압은 노드 (DBL) 에서의 전압에 상대적으로 변화하여, 비교기 (220) 의 출력의 변화를 야기하며, 이는 단선 제어기를 트리거하여 드라이버 인에이블 신호를 조정한다.
대안적인 구현에서, 방법 (1100) 은 퓨즈보다는 안티퓨즈로 수행될 수도 있다. 안티퓨즈 구현에서, 전류가 안티퓨즈에 인가되며, 안티퓨즈는 처음에는 높은 저항 값을 갖지만, 전류가 흐름에 따라, 안티퓨즈를 구성하는 금속에 변화를 야기할 수도 있고, 이는 더 낮은 저항 값을 초래할 수도 있다. 다시 말해서, 안티퓨즈가 "단선될" 때, 그 저항은 내려갈 수도 있다.
방법 (1100) 의 안티퓨즈 구현에서, 안티퓨즈가 퓨즈 (212) 대신에 사용될 수도 있고, 레퍼런스 저항기 (202) 는 그 레퍼런스 저항이 안티퓨즈의 단선된 및 단선되지 않은 저항 값들 사이에 있도록 선택될 수도 있다. 이 예에서, 도 7 에 도시된 감지 증폭기로부터의 출력 값은 도 2, 도 3, 도 9 에 도시된 퓨즈 구현과 비교할 때 역전될 수도 있다. 따라서, 안티퓨즈 구현은 도 7 의 감지 증폭기의 출력으로부터 인버터 (710) 를 생략할 수도 있다. 대안적으로, 안티퓨즈 구현은 도 7 의 감지 증폭기의 출력에 또 다른 인버터 (도시되지 않음) 를 추가할 수도 있다. 또 다른 예에서, 도 7 의 감지 증폭기 구현은 그대로 남겨질 수도 있지만, 비교기 (220) 에 대한 입력들은 더미 비트 라인 전압이 비반전 입력에 인가되고 비트 라인 전압이 반전 입력에 인가되도록 스위칭될 수도 있다. 어느 경우든, 일단 안티퓨즈가 단선되면, 노드 (BL) 에서의 전압이 강하되게 하여, 비교기 (220) 의 출력을 변화시키고 단선 제어기가 드라이버 인에이블 신호를 조정하게 하여, 드라이버들 (205, 215) 을 턴 오프시킨다.
다시 말해서, 구현들의 범위는 도 11 에 도시된 특정 방법에 제한되지 않는다. 오히려, 다양한 구현들은 상이한 OTP 셀들 (예를 들어, 퓨즈들 및 안티퓨즈들), 상이한 비교기 아키텍처들, 상이한 단선 제어기 아키텍처들 등을 사용할 수도 있다.
다른 구현들은 하나 이상의 액션들을 추가, 생략, 재배열, 또는 수정할 수도 있다. 예를 들어, 방법 (1100) 은 OTP 메모리에서 단선될 각각의 퓨즈에 대해 수행될 수도 있다. 예를 들어, ROM 내의 OTP 셀들의 어레이는 단선될 수 천 개의 퓨즈들을 포함할 수도 있다. 그러한 인스턴스에서, 도 11 의 방법은 단선될 퓨즈들의 각각의 퓨즈에 적용될 수도 있다. 이에 따라, 방법 (1100) 은 단선될 각각의 OTP 셀이 단선되도록 OTP 셀들의 어레이에서 열 단위로 멀티플렉싱하는 것을 더 포함할 수도 있다. 예가 도 5 와 관련하여 위에서 설명되었다.
당업자가 이제 인식할 바와 같이 그리고 당해 특정 애플리케이션에 의존하여, 본 개시의 사상 및 범위로부터의 일탈함없이 본 개시의 자료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 다수의 수정들, 치환들 및 변동들이 행해질 수 있다. 이러한 관점에서, 본 개시의 범위는 본 명세서에서 예시 및 설명된 특정 구현들의 범위에 제한되지 않아야 하는데, 왜냐하면 이 구현들은 단지 그 일부 예들일 뿐이기 때문이며, 오히려, 이하 첨부된 청구항들 및 그 기능적 균등물들의 범위와 완전히 상응해야 한다.
Claims (31)
1 회 프로그래밍가능 (One Time Programmable; OTP) 메모리로서,
제 1 비트 라인에 의해 레퍼런스 셀에 커플링된 제 1 드라이버;
제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버; 및
상기 제 1 비트 라인 및 상기 레퍼런스 셀에 커플링된 제 1 입력, 상기 제 2 비트 라인 및 상기 OTP 셀에 커플링된 제 2 입력, 및 상기 제 1 드라이버 및 상기 제 2 드라이버를 제어하도록 구성된 로직 회로에 커플링된 출력을 갖는 비교기를 포함하고,
상기 레퍼런스 셀은 상기 제 1 비트 라인과 워드 라인 트랜지스터 사이에 저항기를 포함하고, 상기 저항기는 상기 OTP 셀이 단선되는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 낮은 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되고, 상기 저항기는 상기 OTP 셀이 단선되지 않는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 큰 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되는, OTP 메모리.
제 1 비트 라인에 의해 레퍼런스 셀에 커플링된 제 1 드라이버;
제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버; 및
상기 제 1 비트 라인 및 상기 레퍼런스 셀에 커플링된 제 1 입력, 상기 제 2 비트 라인 및 상기 OTP 셀에 커플링된 제 2 입력, 및 상기 제 1 드라이버 및 상기 제 2 드라이버를 제어하도록 구성된 로직 회로에 커플링된 출력을 갖는 비교기를 포함하고,
상기 레퍼런스 셀은 상기 제 1 비트 라인과 워드 라인 트랜지스터 사이에 저항기를 포함하고, 상기 저항기는 상기 OTP 셀이 단선되는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 낮은 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되고, 상기 저항기는 상기 OTP 셀이 단선되지 않는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 큰 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되는, OTP 메모리.
제 1 항에 있어서,
상기 OTP 셀은 전자 퓨즈 (e-fuse) 를 포함하는, OTP 메모리.
상기 OTP 셀은 전자 퓨즈 (e-fuse) 를 포함하는, OTP 메모리.
제 1 항에 있어서,
상기 OTP 셀은 안티퓨즈를 포함하는, OTP 메모리.
상기 OTP 셀은 안티퓨즈를 포함하는, OTP 메모리.
제 1 항에 있어서,
상기 비교기는 대칭 감지 증폭기를 포함하는, OTP 메모리.
상기 비교기는 대칭 감지 증폭기를 포함하는, OTP 메모리.
제 1 항에 있어서,
상기 로직 회로는 인에이블 신호를 수신하도록 구성된 제 1 입력 및 상기 비교기로부터 출력 신호를 수신하도록 구성된 제 2 입력을 갖는 OR 게이트를 포함하는, OTP 메모리.
상기 로직 회로는 인에이블 신호를 수신하도록 구성된 제 1 입력 및 상기 비교기로부터 출력 신호를 수신하도록 구성된 제 2 입력을 갖는 OR 게이트를 포함하는, OTP 메모리.
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제 1 항에 있어서,
상기 OTP 셀은 상기 제 2 비트 라인과 워드 라인 트랜지스터 사이에 퓨즈를 포함하는, OTP 메모리.
상기 OTP 셀은 상기 제 2 비트 라인과 워드 라인 트랜지스터 사이에 퓨즈를 포함하는, OTP 메모리.
제 1 항에 있어서,
상기 비교기의 상기 제 1 입력은 판독 워드 라인 트랜지스터에 의해 상기 제 1 비트 라인에 커플링되는, OTP 메모리.
상기 비교기의 상기 제 1 입력은 판독 워드 라인 트랜지스터에 의해 상기 제 1 비트 라인에 커플링되는, OTP 메모리.
제 1 항에 있어서,
상기 비교기의 상기 제 2 입력은 판독 워드 라인 트랜지스터에 의해 상기 제 2 비트 라인에 커플링되는, OTP 메모리.
상기 비교기의 상기 제 2 입력은 판독 워드 라인 트랜지스터에 의해 상기 제 2 비트 라인에 커플링되는, OTP 메모리.
제 1 항에 있어서,
상기 제 1 비트 라인은 판독 비트 라인을 포함하는, OTP 메모리.
상기 제 1 비트 라인은 판독 비트 라인을 포함하는, OTP 메모리.
제 1 항에 있어서,
상기 제 2 비트 라인은 판독 비트 라인을 포함하는, OTP 메모리.
상기 제 2 비트 라인은 판독 비트 라인을 포함하는, OTP 메모리.
제 1 항에 있어서,
상기 로직 회로는 추가적인 OTP 셀을 갖는 제 3 드라이버에 커플링된 멀티플렉서를 포함하고, 상기 멀티플렉서는 상기 제 2 드라이버에 그리고 상기 제 3 드라이버에 인에이블 신호를 제공하도록 구성되는, OTP 메모리.
상기 로직 회로는 추가적인 OTP 셀을 갖는 제 3 드라이버에 커플링된 멀티플렉서를 포함하고, 상기 멀티플렉서는 상기 제 2 드라이버에 그리고 상기 제 3 드라이버에 인에이블 신호를 제공하도록 구성되는, OTP 메모리.
방법으로서,
제 1 비트 라인에 의해 레퍼런스 셀에 커플링된 제 1 드라이버에 드라이버 제어 신호를 인가하는 단계;
제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버에 상기 드라이버 제어 신호를 인가하는 단계;
상기 제 1 드라이버에 의해 제 1 전류를 생성하여, 상기 제 1 비트 라인에 커플링되는 비교기의 제 1 입력에서 레퍼런스 전압을 생성하는 단계;
상기 제 2 드라이버에 의해 제 2 전류를 생성하여, 상기 제 2 비트 라인에 커플링되는 상기 비교기의 제 2 입력에서 OTP 셀 전압을 생성하는 단계;
상기 OTP 셀이 상기 제 2 전류에 의해 단선되는 것과 연관된 상기 OTP 셀 전압의 변화에 응답하여 상기 드라이버 제어 신호를 조정하는 단계;
상기 비교기의 출력 신호를 변경하는 단계; 및
상기 비교기의 상기 출력 신호에 기초하여 상기 드라이버 제어 신호를 조정하는 단계를 포함하고,
상기 OTP 셀이 상기 제 2 전류에 의해 단선되는 것과 연관된 상기 OTP 셀 전압의 변화에 응답하여 상기 드라이버 제어 신호를 조정하는 단계는,
상기 제 1 비트 라인과 워드 라인 트랜지스터 사이에 배치되는, 상기 레퍼런스 셀의 저항기가, 상기 OTP 셀이 단선되는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 낮은 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되고, 상기 OTP 셀이 단선되지 않는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 큰 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되도록, 상기 저항기를 조정하는 단계를 포함하는, 방법.
제 1 비트 라인에 의해 레퍼런스 셀에 커플링된 제 1 드라이버에 드라이버 제어 신호를 인가하는 단계;
제 2 비트 라인에 의해 OTP 셀에 커플링된 제 2 드라이버에 상기 드라이버 제어 신호를 인가하는 단계;
상기 제 1 드라이버에 의해 제 1 전류를 생성하여, 상기 제 1 비트 라인에 커플링되는 비교기의 제 1 입력에서 레퍼런스 전압을 생성하는 단계;
상기 제 2 드라이버에 의해 제 2 전류를 생성하여, 상기 제 2 비트 라인에 커플링되는 상기 비교기의 제 2 입력에서 OTP 셀 전압을 생성하는 단계;
상기 OTP 셀이 상기 제 2 전류에 의해 단선되는 것과 연관된 상기 OTP 셀 전압의 변화에 응답하여 상기 드라이버 제어 신호를 조정하는 단계;
상기 비교기의 출력 신호를 변경하는 단계; 및
상기 비교기의 상기 출력 신호에 기초하여 상기 드라이버 제어 신호를 조정하는 단계를 포함하고,
상기 OTP 셀이 상기 제 2 전류에 의해 단선되는 것과 연관된 상기 OTP 셀 전압의 변화에 응답하여 상기 드라이버 제어 신호를 조정하는 단계는,
상기 제 1 비트 라인과 워드 라인 트랜지스터 사이에 배치되는, 상기 레퍼런스 셀의 저항기가, 상기 OTP 셀이 단선되는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 낮은 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되고, 상기 OTP 셀이 단선되지 않는 것과 연관된 상기 제 2 비트 라인에서의 전압보다 큰 상기 제 1 비트 라인에서의 레퍼런스 전압을 야기하도록 사이징되도록, 상기 저항기를 조정하는 단계를 포함하는, 방법.
제 14 항에 있어서,
상기 드라이버 제어 신호를 조정하는 단계는 상기 제 1 드라이버에 그리고 상기 제 2 드라이버에 드라이버 인에이블 신호를 디어서트하는 단계를 포함하는, 방법.
상기 드라이버 제어 신호를 조정하는 단계는 상기 제 1 드라이버에 그리고 상기 제 2 드라이버에 드라이버 인에이블 신호를 디어서트하는 단계를 포함하는, 방법.
제 14 항에 있어서,
상기 드라이버 제어 신호를 조정하는 단계는 상기 제 1 드라이버에 그리고 상기 제 2 드라이버에 드라이버 인에이블 신호를 어서트하는 단계를 포함하는, 방법.
상기 드라이버 제어 신호를 조정하는 단계는 상기 제 1 드라이버에 그리고 상기 제 2 드라이버에 드라이버 인에이블 신호를 어서트하는 단계를 포함하는, 방법.
제 14 항에 있어서,
상기 드라이버 제어 신호를 조정하는 단계는 상기 제 2 드라이버로 하여금, 상기 제 2 전류를 생성하는 것을 중단하게 하는 단계를 포함하는, 방법.
상기 드라이버 제어 신호를 조정하는 단계는 상기 제 2 드라이버로 하여금, 상기 제 2 전류를 생성하는 것을 중단하게 하는 단계를 포함하는, 방법.
제 14 항에 있어서,
상기 제 2 전류를 생성하는 것은,
상기 OTP 셀의 퓨즈를 단선시키는 것을 포함하는, 방법.
상기 제 2 전류를 생성하는 것은,
상기 OTP 셀의 퓨즈를 단선시키는 것을 포함하는, 방법.
제 14 항에 있어서,
상기 제 2 전류를 생성하는 것은,
상기 OTP 셀의 안티퓨즈를 단선시키는 단계를 포함하는, 방법.
상기 제 2 전류를 생성하는 것은,
상기 OTP 셀의 안티퓨즈를 단선시키는 단계를 포함하는, 방법.
판독 전용 메모리 (Read Only Memory; ROM) 로서,
제 1 비트 라인 상에 제 1 전류를 생성하기 위한 제 1 전류 생성 수단;
제 2 비트 라인 상에 제 2 전류를 생성하기 위한 제 2 전류 생성 수단;
상기 제 1 비트 라인과 접지 사이에 커플링된 레퍼런스 저항기;
상기 제 2 비트 라인과 상기 접지 사이에 커플링된 1 회 프로그래밍가능 (OTP) 셀; 및
상기 제 1 비트 라인에서의 전압에 대한 상기 제 2 비트 라인에서의 전압의 변화에 응답하여 상기 제 2 전류 생성 수단을 턴 오프하기 위한 턴 오프 수단을 포함하고,
상기 레퍼런스 저항기는 상기 OTP 셀이 단선될 때 상기 제 1 비트 라인에서의 전압이 상기 제 2 비트 라인에서의 전압보다 낮아지도록 사이징되고, 상기 레퍼런스 저항기는 상기 OTP 셀이 단선되지 않을 때 상기 제 1 비트 라인에서의 전압이 상기 제 2 비트 라인에서의 전압보다 높아지도록 사이징되는, ROM.
제 1 비트 라인 상에 제 1 전류를 생성하기 위한 제 1 전류 생성 수단;
제 2 비트 라인 상에 제 2 전류를 생성하기 위한 제 2 전류 생성 수단;
상기 제 1 비트 라인과 접지 사이에 커플링된 레퍼런스 저항기;
상기 제 2 비트 라인과 상기 접지 사이에 커플링된 1 회 프로그래밍가능 (OTP) 셀; 및
상기 제 1 비트 라인에서의 전압에 대한 상기 제 2 비트 라인에서의 전압의 변화에 응답하여 상기 제 2 전류 생성 수단을 턴 오프하기 위한 턴 오프 수단을 포함하고,
상기 레퍼런스 저항기는 상기 OTP 셀이 단선될 때 상기 제 1 비트 라인에서의 전압이 상기 제 2 비트 라인에서의 전압보다 낮아지도록 사이징되고, 상기 레퍼런스 저항기는 상기 OTP 셀이 단선되지 않을 때 상기 제 1 비트 라인에서의 전압이 상기 제 2 비트 라인에서의 전압보다 높아지도록 사이징되는, ROM.
제 20 항에 있어서,
상기 턴 오프 수단은 상기 제 1 비트 라인에 커플링된 제 1 입력, 상기 제 2 비트 라인에 커플링된 제 2 입력, 및 상기 제 1 전류 생성 수단 및 상기 제 2 전류 생성 수단을 인에이블하도록 구성된 로직 회로에 커플링된 출력을 갖는 비교기를 포함하는, ROM.
상기 턴 오프 수단은 상기 제 1 비트 라인에 커플링된 제 1 입력, 상기 제 2 비트 라인에 커플링된 제 2 입력, 및 상기 제 1 전류 생성 수단 및 상기 제 2 전류 생성 수단을 인에이블하도록 구성된 로직 회로에 커플링된 출력을 갖는 비교기를 포함하는, ROM.
제 20 항에 있어서,
상기 제 2 전류 생성 수단 및 제 3 비트 라인 상에 제 3 전류를 생성하기 위한 제 3 전류 생성 수단에 커플링된 멀티플렉서를 더 포함하는, ROM.
상기 제 2 전류 생성 수단 및 제 3 비트 라인 상에 제 3 전류를 생성하기 위한 제 3 전류 생성 수단에 커플링된 멀티플렉서를 더 포함하는, ROM.
제 22 항에 있어서,
상기 멀티플렉서에 N-비트 입력을 제공하도록 구성된 제어 회로를 더 포함하고, N 은 상기 ROM 내의 OTP 셀들의 수와 동일한 정수인, ROM.
상기 멀티플렉서에 N-비트 입력을 제공하도록 구성된 제어 회로를 더 포함하고, N 은 상기 ROM 내의 OTP 셀들의 수와 동일한 정수인, ROM.
제 20 항에 있어서,
상기 턴 오프 수단은 상기 제 2 비트 라인에서의 전압 및 상기 제 1 비트 라인에서의 전압을 수신하도록 구성된 감지 증폭기를 포함하는, ROM.
상기 턴 오프 수단은 상기 제 2 비트 라인에서의 전압 및 상기 제 1 비트 라인에서의 전압을 수신하도록 구성된 감지 증폭기를 포함하는, ROM.
제 20 항에 있어서,
상기 OTP 셀은 안티퓨즈를 포함하는, ROM.
상기 OTP 셀은 안티퓨즈를 포함하는, ROM.
제 20 항에 있어서,
상기 제 1 전류 생성 수단은 상기 제 1 비트 라인에 커플링된 인버터를 포함하고, 상기 인버터는 상기 턴 오프 수단으로부터 인에이블 신호를 수신하도록 구성된, ROM.
상기 제 1 전류 생성 수단은 상기 제 1 비트 라인에 커플링된 인버터를 포함하고, 상기 인버터는 상기 턴 오프 수단으로부터 인에이블 신호를 수신하도록 구성된, ROM.
제 20 항에 있어서,
상기 턴 오프 수단은,
상기 제 1 비트 라인의 전압 및 상기 제 2 비트 라인에서의 전압을 수신하도록 구성된 비교기; 및
상기 비교기의 출력을 수신하는 OR 게이트로서, 상기 제 1 전류 생성 수단 및 상기 제 2 전류 생성 수단에 인에이블 신호를 제공하도록 구성된, 상기 OR 게이트를 포함하는, ROM.
상기 턴 오프 수단은,
상기 제 1 비트 라인의 전압 및 상기 제 2 비트 라인에서의 전압을 수신하도록 구성된 비교기; 및
상기 비교기의 출력을 수신하는 OR 게이트로서, 상기 제 1 전류 생성 수단 및 상기 제 2 전류 생성 수단에 인에이블 신호를 제공하도록 구성된, 상기 OR 게이트를 포함하는, ROM.
삭제
삭제
제 20 항에 있어서,
상기 턴 오프 수단의 제 1 입력은 판독 워드 라인 트랜지스터에 의해 상기 제 1 비트 라인에 커플링되는, ROM.
상기 턴 오프 수단의 제 1 입력은 판독 워드 라인 트랜지스터에 의해 상기 제 1 비트 라인에 커플링되는, ROM.
삭제
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