JP2010226051A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】欠陥の発生を防止し且つ電気的特性に優れた強誘電体キャパシタを用いた半導体装置の製造方法を提供する。
【解決手段】第１の導電層４０を形成し、第１の導電層４０の表面に酸化膜１０を形成し、酸化膜１０を大気にさらし、酸化膜１０を、減圧下且つ第１の温度で減圧加熱処理し、減圧加熱処理された酸化膜１０を大気にさらすことなく、減圧下且つ第１の温度よりも低い第２の温度で、非晶質の第１の誘電体層４１を酸化膜１０上に形成し、第１の温度よりも高い第３の温度で、非晶質の第１の誘電体層４１を結晶化する。
【選択図】図４

Description

本発明は、半導体装置の製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを形成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。ＦｅＲＡＭは、強誘電体膜を上部電極及び下部電極間のキャパシタ誘電体として有する。強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことが出来る。ＦｅＲＡＭは、高速動作が可能であること、低消費電力であること、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。

例えば、基板上に形成した下部電極層に熱処理を行って酸化膜を形成した後、酸化膜の上にペロブスカイト誘電体層を形成して、熱処理による結晶化を行うことにより、結晶性及び配向性が向上し、電気的特性に優れたペロブスカイト誘電体層を得る強誘電体キャパシタの製造方法が開示されている。

一方、強誘電体キャパシタは、外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。具体的に、Ｐｔ膜よりなる下部電極と、チタン酸ジルコン酸鉛系化合物（ＰｂＺｒ₁−ＸＴｉＸＯ：ＰＺＴ）膜よりなる強誘電体膜と、Ｐｔ膜よりなる上部電極とが順次積層されてなる標準的なＦｅＲＡＭの強誘電体キャパシタの例を考える。この場合、水素分圧４０Ｐａ（０．３Ｔｏｒｒ）程度の雰囲気にて２００℃程度の温度に基板を加熱すると、ＰＺＴ膜の強誘電性はほぼ失われてしまうことが知られている。

また、強誘電体キャパシタが水分を吸着した状態、又は水分が強誘電体キャパシタの近傍に存在する状態において熱処理を行うと、強誘電体キャパシタの強誘電体膜の強誘電性は、著しく劣化してしまうことが知られている。

そして、大気から遮断された雰囲気中で下部電極、強誘電体膜、及び上部電極を形成することにより、大気によって強誘電体膜が汚染されるのを防ぐ強誘電体キャパシタの製造方法が開示されている。

特開２００２−１１８２３６号公報 特開平１１−５４７２１号公報

本出願人は、従来の製造方法で強誘電体キャパシタを形成すると、欠陥が発生することを発見した。

本明細書では、欠陥の発生を防止し且つ電気的特性に優れた半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本発明に係る半導体装置の製造方法の一形態は、導電層を形成し、上記導電層の表面に酸化膜を形成し、上記酸化膜を大気にさらし、上記酸化膜を、減圧下且つ第１の温度で減圧加熱処理し、上記減圧加熱処理された上記酸化膜を大気にさらすことなく、減圧下且つ上記第１の温度よりも低い第２の温度で、非晶質の誘電体層を上記酸化膜上に形成し、上記第１の温度よりも高い第３の温度で、非晶質の上記誘電体層を結晶化する、工程を有する。

本明細書に開示する半導体装置の製造方法によれば、欠陥の発生を防止し且つ電気的特性に優れた半導体装置を製造できる。

本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その１）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その２）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その３）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その４）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その５）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その６）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その７）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その８）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その９）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その１０）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その１１）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その１２）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その１３）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程を示す図（その１４）である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程の要部を説明する図である。 本明細書に開示する半導体装置の製造方法の一実施形態の変形例１による製造工程の要部を説明する図である。 本明細書に開示する半導体装置の製造方法の一実施形態の変形例２による製造工程の要部を説明する図である。 本明細書に開示する半導体装置の製造方法の一実施形態の変形例３による製造工程の要部を説明する図である。 本明細書に開示する半導体装置の製造方法の一実施形態の変形例４による製造工程の要部を説明する図である。 誘電体層の面配向の測定結果を示す図である。 比較例の断面を示す模式図である。 膨らみ欠陥数を示す図である。

本出願人は、容量素子として強誘電体キャパシタＱを有する強誘電体メモリを備えた半導体装置１の欠陥の原因を調査した。その結果、本出願人は、下部電極の表面に大気中の有機物又は水分が吸着した状態で、強誘電体膜が積層され、この強誘電体膜が熱処理（アニール）されて結晶化すると、下部電極と誘電体膜の界面に膨らみ（図２１参照）が形成されることを発見した。この膨らみは、下部電極表面に吸着していた有気物又は水分が脱着し、体積が増加するためと考えられる。

そこで、本出願人は、この欠陥の発生を防止するための半導体装置の製造方法を発明した。以下に、この製造方法をその好ましい一実施形態に基づいて説明する。

以下、本明細書で開示する半導体装置の製造方法の好ましい実施形態を、図１〜図１４を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

本明細書で開示する実施形態（以下、単に本実施形態ともいう）は、図１４に示すように、容量素子として強誘電体キャパシタＱを有する強誘電体メモリを備えた半導体装置１を製造する方法である。強誘電体メモリは、ＭＯＳトランジスタと強誘電体キャパシタＱとが直列に接続された基本構造を有する。この強誘電体メモリは、図１４に示すように、強誘電体キャパシタＱの下部電極Ｑｃのコンタクト領域上に導電性プラグＰ２が形成されたプレーナ型の構造を有する。

次ぎに、図１４に示す半導体装置１を形成するまでの工程を以下に説明する。

まず、図１に示す構造をシリコン基板２０上に形成する。

図１に示す構造は、シリコン基板２０上に、素子分離絶縁膜２１で画成されたｐ型のウェル領域が形成される。そして、ｎチャネルのＭＯＳトランジスタＴｒが、このウェル領域に間隔を空けて形成される。

ＭＯＳトランジスタＴｒは、そのチャネル領域に対応してゲート絶縁膜２８が形成される。

ゲート絶縁膜２８上にはｎ型にドープされた多結晶シリコンのゲート電極２５が形成される。ゲート電極２５は、強誘電体メモリのワード線の一部を形成する。

ゲート電極２５の両側壁上には、絶縁性のサイドウォール２６が形成される。そして、サイドウォール２６それぞれの外側には、ｎ型のソース／ドレイン領域２３が形成される。

また、図１に示すように、ＭＯＳトランジスタＴｒでは、ソース／ドレイン領域２３の端部からゲート絶縁膜２８に向って、ソース／ドレインエクステンション領域２４が延出するように形成される。

図１に示すように、ソース／ドレイン領域２３上それぞれにはシリサイド層２９が形成される。また、ゲート電極２５上にはシリサイド層２７が形成される。

ソース／ドレイン領域２３上には、ソース／ドレイン領域２３と上層の配線層とをシリサイド層２９を介して接続するプラグＰ１が形成される。

また、図１に示すように、酸化防止絶縁膜としての酸窒化シリコン膜３０が、ＭＯＳトランジスタＴｒを覆うようにシリコン基板２０上に形成される。更に、酸窒化シリコン膜３０の上には、酸化シリコン膜が第１層間絶縁層Ｄ１として形成される。

次に、図２に示すように、後の工程における酸素雰囲気中での熱処理によりプラグＰ１が酸化されることを防ぐために、酸化防止膜３１を形成する。酸化防止膜３１としては、例えば、ＳｉＯＮ（１００ｎｍ）とプラズマＴＥＯＳ酸化シリコン（１３０ｎｍ）との積層構造とすることができる。

そして、窒素雰囲気中で基板温度を６５０℃とするアニールを酸化防止膜３１に対して３０分間行うことにより酸化防止膜３１の脱ガスを行う。

そして、酸化防止膜３１の上に、下部電極となる第１の導電層を酸化防止膜３１に密着させる密着膜（図示せず）を、スパッタ法により形成する。この密着膜は、例えば、２０ｎｍ程度の厚さのアルミナ（Ａｌ₂Ｏ₃）膜とすることができる。

更に、急速加熱処理（ＲＴＡ処理）により６５０℃の酸素雰囲気中で密着膜を酸化する。密着膜は、後述する下部電極と酸化防止膜３１との密着性を向上する。

そして、スパッタ処理を行うチャンバ内で、密着膜の上に、スパッタ法により第１の導電層４０を形成する。第１の導電層４０は、例えば、厚さが約１５０ｎｍのプラチナ膜（Ｐｔ膜）とすることができる。なお、プラチナ膜に代えて、Ｉｒ膜、Ｒｕ膜、Ｏｓ膜、Ｒｈ膜、Ｐｔ膜、Ｐｄ膜、酸化ルテニウム（ＲｕＯ₂）膜、及びＳｒＲｕＯ₃膜のいずれかの単層膜、又はこれらの積層膜で第１の導電膜４０を形成しても良い。

このように、第１の導電層４０を形成する前に密着膜を形成したので、第１の導電層４０は酸化防止膜３１との密着力が高められる。

次に、第１の導電層４０が形成されたシリコン基板２０を、スパッタ処理を行ったチャンバから取り出す。シリコン基板２０がチャンバから取り出されると、第１の導電層４０は大気にさらされる。

そして、図３に示すように、第１の導電層の表面に酸化膜１０を形成する。この工程によって、第１の導電層４０がプラチナにより形成されている場合には、第１の導電層４０は、その表面が酸化されて酸化プラチナ（ＰｔＯ）が形成される。

酸化膜１０は、後の工程において、酸化膜１０上に形成された強誘電体層を結晶化するためのアニールにより還元されて分解する。そして、この分解により発生した酸素は、強誘電体層に取り込まれる。酸素を取り込んだ強誘電体層は、第１の導電層４０と強誘電体層との界面における酸素の欠乏が補われるので、結晶欠陥が減少する。その結果、強誘電体層は、結晶性が向上するので、強誘電体キャパシタの電気的特性が高まる。

この酸化膜を形成する工程は、２０オングストローム以下の膜厚の酸化膜１０を形成することが好ましい。酸化膜１０の厚さが、２０オングストロームよりも厚いと、強誘電体層を結晶化するためのアニール後も、強誘電体層と第１の導電層４０との間に酸化膜１０が分解しきれずに残ってしまう場合がある。強誘電体層は、第１の導電層４０の表面の結晶状態に基づいて結晶化するので、強誘電体層と第１の導電層４０との間に酸化膜１０が存在すると、強誘電体層の結晶化が妨げられる。

また、上記の酸化膜を形成する工程は、酸化膜１０として、アモルファス酸化膜を形成することが、強誘電体層を結晶化するためのアニールの際に、酸化膜１０を還元して完全に分解する上で好ましい。酸化膜１０が多結晶又は単結晶であると、強誘電体層を結晶化するためのアニール後も、強誘電体層と第１の導電層４０との間に酸化膜１０が分解しきれずに残ってしまう場合がある。

酸化膜１０の形成方法は、上述した特性を有する酸化膜を形成できれば、特に制限はない。本実施形態では、酸化膜を形成する工程は、第１の導電層４０を大気にさらさした状態で、第１の導電層４０の表面に自然酸化膜１０を形成する。例えば、第１の導電層４０を形成したシリコン基板２０をカセット内に保管した状態で、クリーンルーム内で数時間、例えば５〜６時間、放置することによって、第１の導電層４０の表面に自然酸化膜１０を形成できる。ここで、大気は、半導体装置を製造するクリーンルーム内の空気雰囲気を意味する。

そして、酸化膜１０が形成されたシリコン基板２０を、減圧加熱処理するチャンバ内に搬送する。酸化膜１０は、搬送されている際に大気にさらされて、酸化膜１０の表面には、有機物又は水分等の不純物が吸着する。

そこで、酸化膜１０に対して、減圧下且つ第１の温度で第１の減圧加熱処理を行う。この第１の減圧加熱処理によって、酸化膜１０の表面の吸着した有機物又は水分等の不純物を除去する。

第１の温度は、１００℃〜３００℃の範囲にあることが好ましい。この第１の温度は、具体的にはシリコン基板２０の温度である。第１の温度が１００℃よりも低いと、酸化膜１０の表面の不純物を除去する効果が小さくなる。また、第１の温度が３００℃よりも高いと、次の工程を開始する前にシリコン基板２０の温度が下がるのを待つ時間が長くなるので、生産性が低下する観点から好ましくない。特に、第１の温度は、後述する非晶質の第１の誘電体層を結晶化する温度よりも低いことが好ましい。

第１の減圧加熱処理は、１００Ｐａ以下に減圧することが好ましい。第１の減圧加熱処理の圧力が１００Ｐａより大きいと、酸化膜１０の表面の不純物を除去する効果が小さくなる。

また、第１の減圧加熱処理は、６０秒〜２００秒間行うことが好ましい。第１の減圧加熱処理の時間が６０秒よりも短いと、酸化膜１０の表面の不純物を除去する効果が小さくなる。また、第１の減圧加熱処理の時間が２００秒よりも長いと、生産性が低下する観点から好ましくない。

本実施形態では、第１の減圧加熱処理を、温度を１５０℃、圧力を約５．０×１０^-6Ｐａ、処理時間を１２０秒間の条件で行った。

次に、不純物が除去された酸化膜１０を大気にさらすことなく、減圧加熱処理するチャンバから誘電体層を形成するためのスパッタ処理を行うチャンバ内へ、シリコン基板２０を搬送する。そして、図４に示すように、減圧下且つ第１の温度よりも低い第２の温度で、非晶質の第１の強誘電体層４１を酸化膜１０上に形成する。

具体的には、ＰＺＴターゲットを用いるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタ法により、酸化膜１０の上に第１の誘電体層４１としてＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ_1-x）Ｏ₃（０≦ｘ≦１））膜を、厚さ約９０〜１３０ｎｍ（例えば１３０ｎｍ）で形成する。

第２の温度は、０℃以上１００℃未満、特に３０℃以上１００℃未満の範囲にあることが好ましい。この第２の温度は、具体的にはシリコン基板２０の温度である。第２の温度が１００℃以上であると、結晶化された第１の強誘電体層４１は、ＰＺＴの面配向として好ましい（１１１）面配向が弱くなると共に、（１０１）及び（１００）面配向が大きくなり、強誘電体キャパシタＱの電気的特性が悪くなる。一方、第２の温度が３０℃未満であると、シリコン基板２０の温度が非常に不安定性となり、生産性が低下して量産に不利である。本実施形態では、第２の温度として５０℃を用いる。

もし、第１の強誘電体層４１を形成する温度を十分に高くすることができれば、酸化膜１０に付着した不純物を、第１の強誘電体層４１を形成することと共に、除去することができる。しかし、上述した理由によって、第１の強誘電体層４１の結晶性を確保する上で、第１の強誘電体層４１を形成する温度を十分に高くすることは好ましくない。

なお、第１の強誘電体層４１の形成材料はＰＺＴに限定されない。ＰＺＴにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ、及びＷのいずれかを添加した材料で第１の強誘電体層４１を形成してもよい。更に、（Ｂｉ_1-xＲ_x）Ｔｉ₃Ｏ₁₂（Ｒは希土類元素で０＜ｘ＜１）、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）、及びＳｒＢｉ₄Ｔｉ₄Ｏ₁₅等のＢｉ層状化合物で第１の強誘電体層４１を形成してもよい。

なお、本実施形態では、第１の強誘電体層４１をスパッタ法を用いて形成したが、他の方法を用いて第１の強誘電体層４１を形成しても良い。例えば、ゾル・ゲル法やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ：有機金属化学気相成長法）法を用いて、第１の強誘電体層４１を形成しても良い。

更に説明すると、第１の誘電体層４１が、スパッタ法又はゾル・ゲル法により形成される場合には、第１の導電層４０が、Ｏｓ膜、Ｒｈ膜、Ｐｔ膜、Ｐｄ膜により形成され、且つ酸化膜１０の膜厚は０．１ｎｍ以上３ｎｍ以下であることが好ましい。

また、第１の誘電体層４１が、有機金属化学気相成長法により形成される場合には、第１の導電層４０が、Ｉｒ膜、Ｒｕ膜により形成され、且つ酸化膜１０の膜厚は１５ｎｍ以上、３０ｎｍ以下であることが好ましい。

上述したようにスパッタ法で形成された第１の強誘電体層４１は、成膜直後では結晶化しておらず非晶質の状態となっており、誘電体特性に乏しい。

次に、スパッタ処理を行ったチャンバから、第１の強誘電体層４１が形成されたシリコン基板２０を取り出し、結晶化アニールのためのチャンバ内に搬送する。シリコン基板２０がチャンバから取り出されると、第１の強誘電体層４１は大気にさらされる。

そして、図５に示すように、第１の温度よりも高い第３の温度でアニールを行って、非晶質の第１の強誘電体層４１を結晶化する。この第３の温度は、具体的にはシリコン基板２０の温度である。

第３の温度は、５８０℃〜６２０℃の範囲にあることが、非晶質の第１の強誘電体層４１を十分に結晶化する上で好ましい。本実施形態では、第３の温度を６１０℃、アニール時間を９０秒とした。

また、この結晶化アニールは、酸素含有雰囲気、例えば酸素濃度が２．０％となるように調整された酸素とアルゴンとよりなる雰囲気においてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により行うことができる。

この結晶化アニールによって、第１の強誘電体層４１は結晶化し、その層中にＰＺＴ結晶粒が多数形成される。

また、図５に示すように、この結晶化アニールによって、酸化膜１０は還元されて分解し、消滅する。そして、この分解により発生した酸素が第１の強誘電体層４１に取り込まれる。

第１の強誘電体層４１の結晶性は、強誘電体層の結晶化の方法に依存すると共に、第１の導電層４０の結晶性及び第１の導電層４０の表面状態に強く依存する。強誘電体層の結晶は第１の導電層４０の結晶粒子間から成長していく。従って、第１の導電層４０の結晶性化の均一性は、第１の強誘電体層４１の結晶性を左右する。一方、第１の導電層４０と第１の強誘電体層４１の界面において第１の強誘電体層４１の組成がずれると、第１の強誘電体層４１の結晶性も悪くなる。ペロブスカイト構造を持つＳＲＯ、ＬＳＣＯ、ＬＮＯなどの化合物を第１の強誘電体層４１の表面に形成すると、第１の強誘電体層４１は、そのまま結晶を成長する。一方、一般的な貴金属酸化膜を第１の導電層４０の上に形成する場合は、これらの貴金属酸化物が（１１１）面に配向しないので、第１の強誘電体層４１の結晶性は悪くなる。

なお、第１の強誘電体層４１をＭＯＣＶＤ法を用いて形成する場合は、第１の強誘電体層４１は成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。

そして、結晶化した第１の強誘電体層４１が形成されたシリコン基板２０を、結晶化アニールのためのチャンバから取り出す。シリコン基板２０がチャンバから取り出されると、結晶化した第１の強誘電体層４１は大気にさらされる。

このように、大気にさらされた第１の強誘電体層４１の表面には、有機物又は水分等の不純物が吸着する。

そこで、結晶化された第１の強誘電体層４１に、減圧下且つ第１の温度で第２の減圧加熱処理を行って、第１の強誘電体層４１の表面の吸着した有機物又は水分等の不純物を除去する。

この第２の減圧加熱処理を行うための、圧力及び時間は、上述した第１の減圧加熱処理と同じであることが好ましい。本実施形態では、第２の減圧加熱処理を、温度を１５０℃、圧力を約５．０×１０^-6Ｐａ、処理時間を６０秒間の条件で行った。

また、第２の減圧加熱処理は、第１の強誘電体層４１を非プラズマ雰囲気中において処理することが好ましい。

この第２の減圧加熱処理のガス雰囲気は特に限定されない。但し、雰囲気中に水素等の還元性物質が存在すると、これらの物質によって第１の強誘電体層４１が還元されてその誘電体特性が劣化してしまうおそれがある。例えば、水素が排除されたガス雰囲気内で第２の減圧加熱処理を行うことが好ましい。そのような雰囲気としては、例えば、Ａｒ、Ｎ₂、及びＯ₂のいずれかの雰囲気がある。これらのうち、Ｏ₂雰囲気中で第２の減圧加熱処理を行うと、第１の強誘電体層４１の酸素欠損が補われるという利点も得られる。

また、雰囲気の圧力は大気圧でもよいが、上述のように減圧下で加熱処理を行う方が、第１の強誘電体層４１に付着している有機物等の不純物を除去し易い。

ここで、第２の減圧加熱処理の基板温度を第３の温度であるＰＺＴの結晶化温度以上とすると、次の工程を開始する前にシリコン基板２０の温度が下がるのを待つ時間が長くなるので、生産性が低下する観点から好ましくない。従って、第２の減圧加熱処理の基板温度は、第３の温度よりも低い温度、特に３５０℃以下、更に３００℃以下にすることが好ましい。

第２の減圧加熱処理の方法は特に限定されない。例えば、加熱用チャンバ、又はスパッタチャンバのステージを流用して加熱処理を行ってもよいし、ＲＴＡチャンバや炉を用いて加熱処理を行ってもよい。

次に、第２の減圧加熱処理された第１の強誘電体層４１を大気にさらすことなく、減圧加熱処理するチャンバから第２の導電層を形成するためのスパッタ処理を行うチャンバ内へ、シリコン基板２０を搬送する。そして、図６に示すように、減圧下且つ第２の温度で、非晶質の第２の強誘電体層４２を第１の強誘電体層４１上に形成する。

第２の強誘電体層４１の厚さは、第１の強誘電体層４０の厚さの４０％以下であることが好ましい。

また、第１の強誘電体層４１と同じ材料で第２の強誘電体層４２を形成することが好ましい。また、第２の強誘電体層４２はＰＺＴ膜に限定されず、ＰＺＴにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ、及びＷのいずれかを添加した材料で第２の強誘電体層４２を形成しても良い。更に、（Ｂｉ_1-xＲ_x）Ｔｉ₃Ｏ₁₂（Ｒは希土類元素で０＜ｘ＜１）、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）、及びＳｒＢｉ₄Ｔｉ₄Ｏ₁₅等のＢｉ層状化合物で第２の強誘電体層４２を形成しても良い。

本実施形態では、第１の強誘電体層４１の上に、ＲＦスパッタ法により第２の強誘電体層４２として非晶質のＰＺＴ膜を厚さ１０〜３０ｎｍに形成する。

上述したようにスパッタ法で形成された第２の強誘電体層４２は、成膜直後では結晶化しておらず非晶質の状態となっており、誘電体特性に乏しい。

本実施形態では、第２の強誘電体層４２を形成するためのスパッタ処理と、第２の強誘電体層４２の上に形成される第２の導電層を形成するためのスパッタ処理とが、クリーンルーム内の異なる半導体製造装置を用いて行われる。

そこで、シリコン基板２０を、第２の強誘電体層４２を形成するためのスパッタ処理のチャンバから取り出す。シリコン基板２０がチャンバから取り出されると、第２の強誘電体層４２は大気にさらされる。

このように、大気にさらされた第２の強誘電体層４２の表面には、有機物又は水分等の不純物が吸着する。

そこで、第２の強誘電体層４２に対して、減圧下且つ第１の温度で第３の減圧加熱処理を行って、第１の強誘電体層４１の表面の吸着した有機物又は水分等の不純物を除去する。

この第３の減圧加熱処理を行うための圧力及び時間は、上述した第２の減圧加熱処理と同じであることが好ましい。本実施形態では、第２の減圧加熱処理を、温度を１５０℃、圧力を約５．０×１０^-6Ｐａ、処理時間を６０秒間の条件で行った。

また、第２の減圧加熱処理は、第１の強誘電体層４１を水素が排除された非プラズマ雰囲気又はプラズマ雰囲気において処理することが好ましい。

第３の減圧加熱処理の基板温度が第２の強誘電体層４２の結晶化温度以上だと、後述する第２の導電層の形成前に第２の強誘電体層が結晶化してしまう。第２の強誘電体層が結晶化すると、第２の導電層を形成する際に該導電層の材料が第２の強誘電体層の結晶粒界に入り込んでリークパスが形成されてしまって、リーク電流が増大する。従って、第３の減圧加熱処理の基板温度は第２の強誘電体層４２の結晶化温度よりも低い温度に設定することが好ましい。

次に、第３の減圧加熱処理された第１の強誘電体層４１を大気にさらすことなく、減圧加熱処理するチャンバから第２の導電層を形成するためのスパッタ処理を行うチャンバ内へ、シリコン基板２０を搬送する。そして、図７に示すように、減圧下で、第２の導電層４３を第２の強誘電体層４２上に形成する。

第２の導電層４３を形成する温度は、１５０〜３５０℃であることが好ましい。

本実施形態では、スパッタ法により、第２の強誘電体層４２の上に第２の導電層４３として酸化イリジウム膜を厚さ約５０ｎｍに形成する。

そして、第２の導電層４３に覆われた非晶質の第２の強誘電体層４２に対して、酸素含有雰囲気中において結晶化アニールを行う。この結晶化アニールを行うことにより、非晶質の第２の強誘電体層４２を結晶化すると共に、その下の第１の強誘電体層４１の結晶性を更に高める。

非晶質の第２の強誘電体層４２の結晶化アニールの条件は、第２の強誘電体層４２を結晶化できる条件であれば、特に限定されない。本実施形態では基板温度を７１０℃、処理時間を１２０秒とする。また、本実施形態では、アニールが行われる酸素含有雰囲気として、酸素濃度が１％に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。

このように第２の導電層４３が形成された状態で第２の強誘電体層４２を結晶化することにより、第２の導電層４３を形成する酸化イリジウムが第２の強誘電体層４２の結晶粒界に入り込むことを防止できる。従って、酸化イリジウムによって第２の強誘電体層４２にリークパスが形成されることを抑制できる。

また、この結晶化アニールにより、酸素が、第２の導電層４３を通じて第２の強誘電体層４２に供給され、第２の強誘電体層４２の酸素欠損が補われるという利点も得られる。このような利点を得るために、第２の導電層４３の厚さは酸素が透過しやすいように薄く、例えば１０〜１００ｎｍとすることが好ましい。

次に、図８に示すように、第３の導電層４４を第２の導電層４３の上に形成する。本実施形態では、第３の導電層４４として、スパッタ法により、酸化イリジウム膜を厚さ約２００ｎｍに形成する。

第３の導電層４４は、上部電極の一部を形成すると共に、後のエッチング処理等において受けるダメージを第２の導電層４３と共に吸収し、第１の強誘電体層４１及び第２の強誘電体層４２が劣化することを防止する。

そして、シリコン基板２０の背面洗浄を行う。この背面洗浄は、シリコン基板２０の表面をレジストで保護し、シリコン基板２０の背面についているＰＺＴ膜をＨＦで除去し、表面のレジストを除去することにより行われる。

次に、図９に示すように、第３の導電層４４及び第２の導電層４３をパターニングして、上部電極Ｑａを形成する。本実施形態では、強誘電体キャパシタＱの上部電極Ｑａは、第３の導電層４４と第２の導電層４３とが積層された２層構造を有する。

そして、シリコン基板２０に対して、酸素含有雰囲気中において熱処理を行う。熱処理の温度は６００〜７００℃とすることが好ましい。本実施形態では、温度を６５０℃、処理時間を４０分間の条件で熱処理を行う。この熱処理は、プロセス中に第１の強誘電体層４１及び第２の強誘電体層４２が受けたダメージを回復させる。この熱処理は、回復アニールとも呼ばれる。

次に、図１０に示すように、第２の強誘電体層４２及び第１の強誘電体層４１をパターニングして、強誘電体膜Ｑｂを形成する。本実施形態では、強誘電体キャパシタＱの強誘電体膜Ｑｂは、第２の強誘電体層４２と第１の強誘電体層４１とが積層された２層構造を有する。

そして、強誘電体膜Ｑｂが形成されたシリコン基板２０に対して、酸素雰囲気にて、例えば温度を３００℃〜４００℃、処理時間を３０分間〜１２０分間の条件で熱処理を行う。

次に、図１１に示すように、上部電極Ｑａが積層された強誘電体膜Ｑｂを覆う第１の保護層５０を形成する。第１の保護層５０は、例えばスパッタ法又はＣＶＤ法を用いて形成される。本実施形態では、第１の保護層５０として、膜厚が２０〜５０ｎｍの酸化アルミニウム膜を形成する。

次いで、第１の保護層５０が形成されたシリコン基板２０に対して、酸素雰囲気にて、例えば温度を４００〜６００℃、処理時間を３０〜１２０分間の条件で熱処理を行う。

次に、図１２に示すように、第１の保護層５０及び第１の強誘電体層４０をパターニングして、下部電極Ｑｃを形成する。

このようにして、上部電極膜Ｑａと、強誘電体膜Ｑｂと、下部電極Ｑｃとを有する強誘電体キャパシタＱが形成される。

そして、下部電極Ｑｃが形成されたシリコン基板２０に対して、酸素雰囲気にて、例えば温度を４００〜６００℃、処理時間を３０〜１２０分間の条件で熱処理を行う。

そして、図１２に示すように、第１の保護膜５０に覆われた強誘電体キャパシタＱを覆うように、第２の保護膜５１を形成する。第２の保護層５１は、例えばスパッタ法又はＣＶＤ法を用いて形成される。本実施形態では、第２の保護層５１として、膜厚が２０ｎｍの酸化アルミニウム膜を形成する。

そして、第２の保護層５１が形成されたシリコン基板２０に対して、酸素雰囲気にて、例えば温度を５００℃〜７００℃、処理時間を３０分間〜１２０分間の条件で熱処理を行う。この結果、強誘電体膜Ｑｂに酸素が供給されて、強誘電体キャパシタの電気的特性が回復する。

次に、図１３に示すように、第２の保護層５１の上に、第２層間絶縁層Ｄ２を形成する。第２層間絶縁層Ｄ２は、例えばプラズマＴＥＯＳＣＶＤ法を用いて形成される。本実施形態では、膜厚が１４００ｎｍのシリコン酸化物から形成される第２層間絶縁層Ｄ２を形成する。

そして、例えばＣＭＰ法により、第２層間絶縁層Ｄ２の表面を平坦化する。

そして、第２層間絶縁層Ｄ２が形成されたシリコン基板２０に対して、Ｎ₂Ｏガス又はＮ₂ガスを用いて発生させたプラズマ雰囲気にて、例えば温度を３５０℃、処理時間を２分間の条件で熱処理を行う。この熱処理の結果、第２層間絶縁層Ｄ２中の水分が除去されると共に、第２層間絶縁層Ｄ２の膜質が変化し、第２層間絶縁層Ｄ２中に水分が入りにくくなる。また、この熱処理により、第２層間絶縁層Ｄ２の表面が窒化され、第２層間絶縁層Ｄ２の表面にＳｉＯＮ膜（図示せず）が形成される。

そして、第２層間絶縁層Ｄ２の上に、第３の保護層３２を形成する。第３の保護層３２は、例えばスパッタ法又はＣＶＤ法を用いて形成される。本実施形態では、第３の保護層３２として、例えば膜厚が２０〜５０ｎｍの酸化アルミニウム膜を形成する。

そして、第３の保護層３２の上に、例えばプラズマＴＥＯＳＣＶＤ法により、膜厚が３００ｎｍのシリコン酸化物により形成される層間絶縁膜３３を形成する。

そして、図１３に示すように、フォトリソグラフィー及びドライエッチングを用いて、上部電極Ｑａに達するコンタクトホールＨ１を形成する。また、同様にして、下部電極Ｑｂに達するコンタクトホールＨ２を形成する。

そして、コンタクトホールＨ１，Ｈ２が形成されたシリコン基板２０に対して、酸素雰囲気にて、例えば温度を４００℃〜６００℃、処理時間を３０分間〜１２０分間の条件で熱処理を行う。この結果、強誘電体膜Ｑｂに酸素が供給され、強誘電体キャパシタＱの電気的特性が更に回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行ってもよい。オゾン雰囲気中にて熱処理が行われた場合にも、強誘電体膜Ｑｂに酸素が供給されて、強誘電体キャパシタＱの電気的特性が回復する。

そして、図１３に示すように、フォトリソグラフィー及びドライエッチングを用いて、プラグＰ１に達するコンタクトホールＨ３を形成する。

そして、コンタクトホールＨ３が形成されたシリコン基板２０に対して、アニール処理を行って、積層された各層の脱ガスを行う。このアニール処理は、不活性ガス雰囲気中又は減圧下で行うことを好ましい。

そして、コンタクトホールＨ１，Ｈ２，Ｈ３の内壁面に対する表面処理（ＲＦエッチング）を行う。

そして、コンタクトホールＨ１，Ｈ２，Ｈ３の内壁面上及び層間絶縁膜３３の上に、導電性バリア膜３４を形成する。導電性バリア膜３４は、例えばスパッタ法を用いて形成される。導電性バリア膜３４としては、例えば膜厚が５０〜１５０ｎｍのＴｉＮ膜を用いることができる。本実施形態では、このＴｉＮ膜を形成するとき、カバーレッジがよいＥＮＤＵＲＡのＳＩＰチャンバ（アプライドマテリアル社製）で、Ｔｉターゲットを用いて、Ａｒ（８３．４×１０^-8ｍ³／秒（５０ｓｃｃｍ））とＮ₂（１５０．０×１０^-8ｍ³／秒（９０ｓｃｃｍ））の混合雰囲気中で２００℃にて成膜した。この導電性バリア膜３４はＴｉＮに限らない。導電性バリア膜３４の形成材料としては、例えば、ＴｉＮ、ＴａＮ、ＣｒＮ、ＨｆＮ、ＺｒＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＣｒＡｌＮ、ＨｆＡｌＮ、ＺｒＡｌＮ、ＴｉＯＮ、ＴａＯＮ、ＣｒＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、ＣｒＡｌＯＮ、ＨｆＡｒＯＮ、ＺｒＡｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、Ｉｒ、Ｒｕ、ＩｒＯｘ、ＲｕＯｘ、Ｔｉ／ＴｉＮ、Ｔｉ／ＴａＮ、Ｔａ／ＴｉＮ、Ｔａ／ＴａＮ膜からなる群から選択された１種を用いることができる。

次に、図１４に示すように、導電性バリア膜３４の上に導電性膜を形成し、例えばＣＭＰ法により層間絶縁膜３３の表面が露出するまで、この導電性膜を研磨して、プラグＰ２を形成する。導電性膜の形成材料としては、例えばタングステン又は銅を用いることができる。

そして、プラグＰ２が形成されたシリコン基板２０に対して、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、プラグＰ２の表面に存在する自然酸化膜等が除去される。

そして、層間絶縁膜３３の上に、第１配線層Ｗ１を形成する。第１配線層Ｗ１は、例えば、膜厚が５０ｎｍのＴｉＮ膜と、膜厚が５５０ｎｍのＡｌＣｕ合金膜と、膜厚が５ｎｍのＴｉ膜と、５０ｎｍのＴｉＮ膜とを順次積層し、パターニングして形成される。第１配線層Ｗ１は、プラグＰ２又はプラグＰ１を介して、上部電極Ｑａ、又は下部電極Ｑｃ、又はソース／ドレイン領域２３と電気的に接続される。

そして、第３層間絶縁層Ｄ３と、プラグＰ３と、第２配線層Ｗ２と、第４層間絶縁層Ｄ４と、プラグＰ４と、第３配線層Ｗ３と、第５層間絶縁層Ｄ５と、プラグＰ５と、第４配線層Ｗ４と、第６層間絶縁層Ｄ６と、プラグＰ６と、第５配線層Ｗ５と、を形成する。

以上の工程によって、強誘電体キャパシタＱを有する強誘電体メモリを備えた半導体装置１が形成される。

上述した本実施形態の半導体装置の製造方法において、第１の導電層の形成から第３の導電層の形成までの主要な工程の流れを図１５に示す。

図１５に示すように、本実施形態では、第１の減圧加熱処理の工程１５０４と第１の誘電体層の形成工程１５０５とが、シリコン基板２０を大気にさらすことなく連続処理される。

また、本実施形態では、第２の減圧加熱処理の工程１５０８と第２の誘電体層の形成工程１５０９とが、シリコン基板２０を大気にさらすことなく連続処理される。

更に、本実施形態では、第３の減圧加熱処理の工程１５１１と第２の導電層の形成工程１５１２とが、シリコン基板２０を大気にさらすことなく連続処理される。

上述した本実施形態によれば、第１の導電層４０上に形成された酸化膜１０上の有機物又は水分等の不純物が除去される。従って、形成された強誘電体キャパシタＱにおいて、強誘電体膜Ｑｂが、第１の導電層４０によって形成される下部電極Ｑｃに対して浮き上がることによる膨らみの発生が防止される。このようにして、半導体装置１の欠陥の発生が防止される。

また、本実施形態によれば、強誘電体膜Ｑｂと下部電極Ｑｃとの間の密着性が向上するので、半導体装置１は優れた電気的特性を有する。

また、本実施形態によれば、第１の強誘電体層４１が結晶化される際に、酸化膜１０の分解による酸素が補給されるので、第１の強誘電体層４１の結晶性が高められる。従って、強誘電体キャパシタＱは電気的特性に優れる。

また、本実施形態によれば、結晶化した第１の強誘電体層４１上の有機物又は水分等の不純物が除去される。従って、形成された強誘電体キャパシタＱにおいて、第２の強誘電体層４２が、第１の強誘電体層４１に対して浮き上がることによる膨らみの発生が防止される。このようにして、半導体装置１の欠陥の発生が防止される。

更に、本実施形態によれば、第２の強誘電体層４２上の有機物又は水分等の不純物が除去される。従って、形成された強誘電体キャパシタＱにおいて、上部電極Ｑａが、第２の強誘電体層４２に対して浮き上がることによる膨らみの発生が防止される。このようにして、半導体装置１の欠陥の発生が防止される。

次に、上述した本発実施形態の変形例について以下に説明する。

図１６は、本実施形態の変形例１による製造工程の要部を説明する図である。

変形例１は、第１の導電層の形成工程１６０１と、自然酸化膜の形成工程１６０３との間に、第１の導電層のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理工程１６０２を有する。

工程１６０２は、第１の導電層４０の結晶粒径を大きくする。第１の強誘電体層４１は、結晶粒径の大きい第１の導電層４０上で結晶化されると、第１の強誘電体層４１の結晶粒径も大きくなって、第１の強誘電体層４１の疲労損失を向上することができる。

工程１６０２は、例えば、ＲＴＡ装置を用いて、シリコン基板２０に対して、温度を５００℃以上７５０℃以下（例えば、６５０℃）、ガス雰囲気を不活性ガス（例えば、Ａｒ）の条件で熱処理することにより行われる。変形例１のその他の工程は、上述した本実施形態と同じである。

図１７は、本実施形態の変形例２による製造工程の要部を説明する図である。

変形例２では、酸化膜の形成工程１７０２において第１の導電層４０上に酸化膜１０を形成する際に、自然酸化膜ではなく、装置を用いて酸化膜を形成する。

工程１７０２では、第１の導電層４０が形成されたシリコン基板２０を、低温炉の中に搬送し、酸素の雰囲気中で第１の導電層４０の表面を酸化させる。酸化膜の厚さは、１〜３０オングストローム、特に１〜２０オングストロームの範囲にあることが好ましい。

工程１７０２を行う装置としては、ＲＴＡ装置等の熱処理装置又はＣＶＤ装置等を用いることができる。工程１７０２を行う温度は、１００℃以下、特に５０℃以下、更には室温であることが好ましい。シリコン基板２０を搬送したチャンバ内には、酸素を２Ｌ／分以上流すことが好ましい。また、工程１７０３の処理時間は、２分以上、特に３時間以上、例えば６時間、であることが好ましい。

本変形例では、酸化膜の形成工程と、第１の誘電体層の形成工程との間では、酸化膜が形成されたシリコン基板は、大気にさらされることなく、搬送することができない。従って、酸化膜が形成されたシリコン基板は、工程１７０２を行ったチャンバから取り出されて、酸化膜は大気にさらされる（工程１７０３）。酸化膜の表面には、有機物又は水分等の不純物が吸着する。そこで、酸化膜に対して、減圧下且つ第１の温度で第１の減圧加熱処理を行う（工程１７０４）。

変形例２のその他の工程は、上述した本実施形態と同じである。

図１８は、本実施形態の変形例３による製造工程の要部を説明する図である。

変形例３は、図１５に示す本実施形態の工程１５１０及び工程１５１１を行わずに、第２の強誘電体層の形成工程１８０９の後に、第２の導電層の形成工程１８１０が続く。変形例３のその他の工程は、上述した本実施形態と同じである。

変形例３では、以下に示す理由によって、図１５に示す第３の減圧加熱処理工程１５１１が不要となる。

まず、第２の強誘電体層４２が形成されたシリコン基板２０を大気にさらすことなく、第２の導電層４３を形成する方法を用いることによって、第３の減圧加熱処理工程１５１１が不要となる。

また、第２の導電層４３を１００℃以上の高温で形成することによって、第２の導電層４３を形成する際に、第２の強誘電体層４２上の不純物を除去できる。従って、第２の強誘電体層４２が形成されたシリコン基板２０が大気にさらされても、第３の減圧加熱処理工程１５１１が不要となる。

図１９は、本実施形態の変形例４による製造工程の要部を説明する図である。

変形例４は、第２の誘電体層を形成しない製造方法である。従って、図１９では、図１５に示す本実施形態の工程から第２の誘電体層に関する工程が取り除かれる。このように、強誘電体キャパシタＱの強誘電体膜Ｑｂは、一つの誘電体層により形成されていても良い。

以下、本明細書に開示する半導体装置の製造方法の作用効果について、実施例および実施例と比較するための比較例を用いて更に説明する。ただし、本発明はかかる実施例に制限されるものではない。

[実施例１]
上述した図１６に示す変形例１の半導体装置の製造方法に従って、半導体装置を、第３の導電層が形成されたシリコン基板２０に対して背面洗浄を行う工程（図８）まで製造して、実施例１を得た。実施例１のＮ数は３とした。

第１の導電層の形成工程では、第１の導電層としてＰｔを用いた。第１の導電層のＲＴＡ処理工程では、６４２℃の温度を用いて、Ａｒの雰囲気中、処理時間６０秒の条件で熱処理が行われた。自然酸化膜を形成する工程では、第１の導電層の表面に３オングストローム程度のＰｔＯ膜が低温で自然酸化によって形成された。

第１の減圧加熱処理は、温度を１５０℃、圧力を２×１０^-5Ｐａ、処理時間を６０秒の条件で行われた。第１の強誘電体層の形成工程では、第１の強誘電体層が５０℃の条件で形成された。

第１の強誘電体層及び第２誘電体層の形成工程では、誘電体層としてＰＺＴを用いた。

第２の減圧加熱処理は、温度を１５０℃、圧力を２×１０^-5Ｐａ、処理時間を６０秒の条件で行われた。第３の減圧加熱処理も、温度を１５０℃、圧力を２×１０^-5Ｐａ、処理時間を６０秒の条件で行われた。

第２の導電層の形成工程では、第２の導電層が２０℃の温度で形成された。

第２の強誘電体層の結晶化工程では、第２の強誘電体層が形成されたシリコン基板に対して、温度を７１７℃、ガス雰囲気をＯ₂＝１体積％のＡｒとＯ₂との混合雰囲気、処理時間を１２０秒の条件で熱処理が行われた。

第３の導電層の形成工程は、第３の導電層としてＩｒＯｘを用いた。

[実施例２]
上述した実施例１の製造工程における第１の減圧加熱処理において、処理時間を１２０秒とした他は、実施例１と同様に形成して、実施例２を得た。実施例２のＮ数は２とした。

[実施例３]
上述した実施例１の製造工程における第１の減圧加熱処理において、処理時間を２００秒とした他は、実施例１と同様に形成して、実施例３を得た。実施例３のＮ数は２とした。

[比較例]
上述した実施例１の製造工程における第１の減圧加熱処理を行わなかった点を除いては、実施例１と同様に形成して、比較例を得た。比較例のＮ数は１とした。

（強誘電体膜の面配向の測定）
上述した実施例１〜３及び比較例に対して、第３の導電層の形成工程前の段階で、強誘電体膜の面配向の測定を以下のように行った。

実施例１〜３及び比較例の各シリコン基板に対して、面内９点のＸＲＤ測定を行って面配向の積分強度を測定した。測定点は、シリコン基板のノッチの位置を６時として、１２時、３時、６時、９時方向のエッジ近傍及び半径の１／２の位置、及び中心である。

測定した面配向は、ＰＺＴ（１００）、（１０１）、（１１１）面配向の積分強度、及びＰＺＴ（２２２）比（ＰＺＴ（２２２）／（ＰＺＴ（１００）＋（１０１）＋（２２２））である。測定結果を図２０に示す。各実施例において、測定結果はＮ数の平均値である。

実施例１〜３及び比較例のすべては、下部電極Ｐｔの成膜後、ＲＴＡで熱処理を行い、その上に約３オングストロームの自然酸化膜ＰｔＯが形成されているので、ＰＺＴとＰｔの界面に酸素欠損がなくなる。従って、いずれのＰＺＴ（１００）面配向は５ｃｐｓ以下である。また、ＰＺＴ（１０１）面配向は１ｃｐｓ以下（配向しない相当）、ＰＺＴ（１１１）面が６００ｃｐｓ以上、ＰＺＴ（２２２）比が０．９７％以上であった。

従って、実施例１〜３では、ＰＺＴ成膜前の下部電極に対して、温度を１５０℃、処理時間を６０秒以上の条件で第１の減圧加熱処理を行っても、この減圧加熱処理を行わない比較例と遜色しない結果となった。

（欠陥数の測定）
また、上述した実施例１〜３及び比較例に対して、欠陥数の測定を以下のように行った。

欠陥検出装置（ＫＬＡ−Ｔｅｎｃｏｒ社製）を用いて、実施例１〜３及び比較例の表面に存在する欠陥の数を測定した。測定条件は、径が０．１μｍ以上の大きさを有する欠陥の数を測定した。

実施例１に対する欠陥検出装置による測定結果は、９３７個、９７８個、６８２個であった。実施例２に対する欠陥検出装置による測定結果は、５００個、４８２個であった。実施例３に対する欠陥検出装置による測定結果は、６９４個、５５９個であった。比較例に対する欠陥検出装置による測定結果は、１２４８個であった。

さらに、実施例１〜３及び比較例に対して、一枚のシリコン基板上の欠陥についてランダムに選んだ５０個の欠陥レビューを行った。そして、図２１に示すように、下部電極Ｑｃと強誘電体膜Ｑｂとの間に膨らみを有する膨らみ欠陥数を調べた。

図２１は、比較例の強誘電体キャパシタの欠陥を透過型電子顕微鏡により撮影した断面を示す模式図である。下部電極Ｑｃと強誘電体膜Ｑｂとの界面に膨れＦが発生している。この膨れＦは、下部電極Ｑｃの表面に大気中の有機物又は水分が吸着し、その後、強誘電体層の結晶化アニール又は上部電極Ｑａの形成後の熱処理により、吸着した有機物又は水分が脱着し、下部電極Ｑｃと強誘電体膜Ｑｂとの界面に膨れが発生したもの考えられる。

その結果、実施例１の膨らみ欠陥数の割合は、３４個／５０個であった。実施例２の膨らみ欠陥数の割合は、２４個／５０個であった。実施例３の膨らみ欠陥数の割合は、２１個／５０個であった。比較例の膨らみ欠陥数の割合は、４０個／５０個であった。

次に、実施例１〜３及び比較例の欠陥検出装置により測定された欠陥数と、欠陥レビューにより調べた膨らみ欠陥数の割合との積を求めて、実施例１〜３及び比較例の膨らみ欠陥数を得た。その結果を図２２に示す。各実施例の膨らみ欠陥数はＮ数の平均値とした。

この結果より、第１の強誘電体層を成膜する前に、第１の減圧加熱処理を行い、シリコン基板を大気にさらさないように第１の強誘電層を成膜すると、第１の減圧加熱処理を行わない場合と比べて、膨らみ欠陥数を大幅に低減できることが分かった。つまり、この第１の減圧加熱処理は、下部電極表面に吸着された水分又は有機物などの不純物を除去できると考えられる。各実施例は、これらの膨らみ欠陥を低減したので、半導体装置の歩留まりを向上できる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上述した実施形態に制限されない。
例えば、上述した本実施形態では、強誘電体キャパシタはプレーナ型であったが、強誘電体キャパシタはスタック型であっても良い。

以上の上述した実施形態及びその変形例に関し、更に以下の付記を開示する。

（付記１）
導電層を形成し、
前記導電層の表面に酸化膜を形成し、
前記酸化膜を大気にさらし、
前記酸化膜を、減圧下且つ第１の温度で減圧加熱処理し、
前記減圧加熱処理された前記酸化膜を大気にさらすことなく、減圧下且つ前記第１の温度よりも低い第２の温度で、非晶質の誘電体層を前記酸化膜上に形成し、
前記第１の温度よりも高い第３の温度で、非晶質の前記誘電体層を結晶化する、
工程を有する半導体装置の製造方法。（１，図２〜５）

（付記２）
前記酸化膜を形成する工程は、２０オングストローム以下の膜厚の酸化膜を形成する付記１に記載の半導体装置の製造方法。（２，図３）

（付記３）
前記酸化膜を形成する工程は、アモルファス酸化膜を形成する付記１又は２に記載の半導体装置の製造方法。（３，図３）

（付記４）
前記酸化膜を形成する工程は、前記導電層を大気にさらさした状態で、前記第１の導電層の表面に自然酸化膜を形成する付記１から３の何れか一項に記載の半導体装置の製造方法。（４，図３）

（付記５）
前記第１の温度は、１００℃〜３００℃の範囲にある付記１から４の何れか一項に記載の半導体装置の製造方法。（５，図４）

（付記６）
前記減圧加熱処理する工程は、１００Ｐａ以下に減圧する付記１から５の何れか一項に記載の半導体装置の製造方法。（図３）

（付記７）
前記誘電体層を結晶化する工程では、前記酸化膜が分解して、酸素が前記誘電体層に吸収される付記１から６の何れか一項に記載の半導体装置の製造方法。（図５）

（付記８）
前記第２の温度は、３０℃以上１００℃未満の範囲にある付記１から７の何れか一項に記載の半導体装置の製造方法。（図４）

（付記９）
前記第３の温度は、５８０℃〜６２０℃の範囲にある付記１から８の何れか一項に記載の半導体装置の製造方法。（図５）

（付記１０）
前記誘電体層を結晶化する工程の前に、前記誘電体層を大気にさらし、
前記誘電体層を結晶化する工程の後に、
更に、
結晶された前記誘電体層を、減圧下且つ前記第１の温度で第２の減圧加熱処理し、
前記第２の減圧加熱処理された前記誘電体層を大気にさらすことなく、減圧下且つ前記第２の温度で、非晶質の第２の誘電体層を前記誘電体層上に形成する、
工程を有する付記１から９の何れか一項に記載の半導体装置の製造方法。（図５〜６）

（付記１１）
前記第２の誘電体層を前記誘電体層上に形成する工程の後に、
更に、
前記第２の誘電体層を大気にさらし、
前記第２の誘電体層を、減圧下且つ前記第１の温度で第３の減圧加熱処理し、
前記第３の減圧加熱処理された前記第２の誘電体層を大気にさらすことなく、減圧下で第２の導電層を前記第２の誘電体層上に形成する、
工程を有する付記１０に記載の半導体装置の製造方法。（図６〜７）

１ 半導体装置
１０ 酸化膜
２０ シリコン基板
４０ 第１の導電層（導電層）
４１ 第１の強誘電体層（誘電体層）
４２ 第２の強誘電体層
４３ 第２の導電層
４４ 第３の導電層
Ｑ 強誘電体キャパシタ
Ｑａ 上部電極
Ｑｂ 強誘電体膜
Ｑｃ 下部電極

Claims (5)

1. 導電層を形成し、
   前記導電層の表面に酸化膜を形成し、
   前記酸化膜を大気にさらし、
   前記酸化膜を、減圧下且つ第１の温度で減圧加熱処理し、
   前記減圧加熱処理された前記酸化膜を大気にさらすことなく、減圧下且つ前記第１の温度よりも低い第２の温度で、非晶質の誘電体層を前記酸化膜上に形成し、
   前記第１の温度よりも高い第３の温度で、非晶質の前記誘電体層を結晶化する、
   工程を有する半導体装置の製造方法。
2. 前記酸化膜を形成する工程は、２０オングストローム以下の膜厚の酸化膜を形成する請求項１に記載の半導体装置の製造方法。
3. 前記酸化膜を形成する工程は、アモルファス酸化膜を形成する請求項１又は２に記載の半導体装置の製造方法。
4. 前記酸化膜を形成する工程は、前記導電層を大気にさらさした状態で、前記第１の導電層の表面に自然酸化膜を形成する請求項１から３の何れか一項に記載の半導体装置の製造方法。
5. 前記第１の温度は、１００℃〜３００℃の範囲にある請求項１から４の何れか一項に記載の半導体装置の製造方法。

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